KR850003044A - 반도체 기억장치 및 그것을 사용한 시스템 - Google Patents

반도체 기억장치 및 그것을 사용한 시스템 Download PDF

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Abstract

내용 없음

Description

반도체 기억장치 및 그것을 사용한 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명이 적용된 다이나믹형 RAM의 1실시예를 도시한 블록도, 제2도는, 그 자동 리프렛쉬 회로의 1실시예를 도시한 회로도. 제3도는 본 발명의 1실시예를 도시하는 메모리 시스템의 블록도.

Claims (28)

  1. 반도체기억 장치는, 각각 정보를 기억하기 위한 캐파시터를 가진 다수개의 메모리 셀과, 상기 다수개의 메모리 셀 중에서, 제1어드레스 신호에 의해서지시된 메모리셀을 선택하는 선택회로와, 선택된 메모리 셀의 캐파시터에 기억되어 있는 정보가 전달되어, 그것을 증폭해서, 증폭된 정보를 선택된 메모리 셀의 캐파시터이 전달되는 증폭회로와, 제1단자와, 상기 제1어드레스 신호를 형성함과 동시에, 상기 제1단자에 공급되어야 할 비지 신호를 형성하는 제1제어회로를 포함하고 이로인해, 메모리 셀의 재차 기억동작이 행하여지고 있는 사이에, 비지 신호가 송출된다.
  2. 특허청구의 범위 제1항의 반도체 기억 장치에 있어서, 상기 제1제어회로는, 주기적으로, 상기 비지신호와, 서로 다른 제1어드레스 신호를 형성한다. 이로 인해, 각각의 메모리 셀의 재차 기억 동작이 행하여질과 동시에 메모리 셀의 재차 기억동작이 행하여지고 있는 사이에 비지신호가 송출된다.
  3. 특허청구의 범위 제2항의 반도체 기억장치에 있어서, 상기 제1제어회로는, 주기적으로 제1기동 신호를 형성하는 제1발진회로와, 상기 제1기동신호에 응답해서 상기 제1어드레스 신호와, 상기 비지 신호를 형성하는 제1리프렛쉬 제어회로를 갖는다.
  4. 특허청구의 범위 제3항의 반도체 기억 장치는 또, 제2어드레스 신호를 형성하는 제2제어신호회로와 상기 제1어드레스 신호와 상기 제2어드레스 신호를 받아서 어느 한쪽을 선택적으로 상기 선택 회로에 전달하는 멀티 플렉서를 포함하고, 이로 인해, 상기 다수개의 메모리 셀 중에서 제1어드레스 신호 또는 제2어드레스 신호에 의해서 지시된 메모리 셀이 선택된다.
  5. 특허청구의 범위 제4항의 반도체 기억 장치에 있어서, 상기 증폭 회로는, 1대의 입출력단자를 가지며, 한쪽 또는 다른쪽의 입출력 단자에 선택된 메모리 셀의 캐파시터의 한쪽의 전극이 결합되고, 다른 쪽 또는 한쪽의 입출력 단자에 기준전위가 공급되는 차동 증폭 회로를 갖는다.
  6. 특허청구의 범위 제5항의 반도체 기억장치에 있어서, 각 메모리 셀의 각각은, 제3입출력 단자와, 선택단자와, 상기 선택단자에 그 게이트가 결합되고, 상기 제3입출력 단자와, 캐파시터의 한쪽의 전극과의 사이에 그 드레인 소오스 통로가 결합된 제3절연 게이트형 전계효과 트랜지스터를 갖는다.
  7. 특허청구의 범위 제6항의 반도체 기억장치는, 또, 다수개의 메모리 셀의 각각의 제3입출력단자 가 결합되며, 또한 상기 차동 증폭회로의 한쪽의 입출력단자에 결합된 제1데이터선과, 다수개의 메모리 셀의 각각의 제3입출력단자가 결합되고, 또한 상기 차동 증폭 회로의 다른쪽의 입출력 단자에 결합된 제2데이터 선과, 각 메모리 셀의 각각의 선택단자에 결합된 다수의 워드선을 갖으며, 상기 선택회로는, 제1어드레스 신호 또는 제2어드레스 신호에 의해서 지시되어 있는 메모리 셀의 선택단자에 결합된 워드선에 선택신호를 출력하는 출력단자를 갖는다.
  8. 특허청구의 범위 제7항의 반도체 기억장치는, 또 상기 제1데이터 선과 제2데이터 선과의 사이에 마련된 제1스위치 수단을 가지며, 상기 차동 증폭회로는, 상기 1대의 입출력 단자와, 제1전원 전압이 공급되어야할 제1전원단자와, 제2전원전압이 공급되어야할 제2전원단자를 가진 CMOS 랫치회로와, 상기 제1전원전압과 상기 제1전원단자와의 사이에 마련된 제2스위치 수단과, 상기 제2전원 전압과 상기 제3전원 단자와의 사이에 마련된 제2스위치 수단을 가지며, 상기 제2 및 제3스위치 수단은 상기 제1스위치 수단이 "off"로 되었을 때, "on"으로 된다.
  9. 특허청구의 범위 제1항의 반도체 기억장치에 있어서, 상기 제1제어 회로는, 제2단자를 거쳐서 공급되는 제2기동 신호에 응답해서, 상기 제1어드레스 신호와 비지 신호를 형성한다.
  10. 특허청구의 범위 제9항의 반도체 기억장치에 있어서, 상기 제2단자는 상기 제1단자이다.
  11. 특허청구의 범위 제10항의 반도체 기억장치에 있어서, 상기 제1제어회로는, 주기적으로 제3기동 신호를 형성하는 제2발진 회로와, 상기 제2기동 신호와 제3기동 신호중 빠른 타이밍으로 공급되는 기동신호에 응답해서, 상기 제1어드레스 신호와, 비지신호를 형성하는 제2리프렛쉬 제어회로와, 상기 제2리프렛쉬 제어회로가, 비지신호를 형성하고나서 소정의 시간의 사이에 상기 제1단자에서 상기 제2리프렛쉬 제어회로로 기동신호가 공급되는 것을 금지하는 금지회로를 갖는다.
  12. 특허청구의 범위 제11항의 반도체 기억장치에 있어서, 상기 제2리프렛쉬 제어회로는 상기 제2기동 신호와 제3기동 신호중, 빠른 타이밍으로 공급되는 기동신호에 응답해서, 상기 제2발진회로를 리셋트 하기 위한 타이밍 신호를 형성하고, 이로인해, 재차 기억동작의 회수가 제한된다.
  13. 특허청구의 범위 제12항의 반도체 기억장치는, 또, 제2어드레스 신호를 형성하는 제2제어회로와, 상기 제1어드레스 신호와 상기 제2어드레스 신호를 받아서, 어느 한쪽을 선택적으로 상기 선택회로에 전달하는 멀티 플렉서를 포함하고, 이로인해, 상기 다수의 메모리 셀중에서, 제1어드레스 신호 또는 제2어드레스 신호에 의해서 지시된 메모리 셀이 선택된다.
  14. 특허청구의 범위 제13항의 반도체 기억 장치에 있어서, 상기 증폭회로는, 1대의 입출력 단자를 가지며, 한쪽 또는 다른쪽의 입출력 단자에, 선택된 메모리 셀의 캐파시터의 한쪽의 전극이 결합되고, 다른쪽 또는 한쪽의 입출력 단자에 기준전위가 공급되는 증폭 회로를 갖는다.
  15. 특허청구의 범위 제14항의 반도체 기억 장치에 있어서, 각 메모리 셀의 각각은, 제3입출력 단자와, 선택 단자와, 상기 선택단자에 그 게이트가 결합되고, 상기 제3입출력 단자와, 개파시터의 한쪽의 전극과의 사이에, 그 드레인 소오스 통로가 결합된 제3절연 게이트 형 전계효과 트랜지스터를 갖는다.
  16. 특허청구의 범위 제15항의 반도체 기억장치는, 또, 다수개의 메모리 셀의 각각의 제3입출력 단자가 결합되며, 또한 상기 차동 증폭 회로의 한쪽의 입출력 단자에 결합된 제1데이터 선과, 다수의 메모리 셀의 각각의 제3입출력 단자가 결합되며, 또한 상기 차동 증폭 회로의 다른쪽의 입출력 단자에 결합된 제2데이터 선과, 각 메모리 셀의 각각의 선택 단자에 결합된 다수개의 워드선을 가지며, 상기 선택 회로는, 제1어드레스 신호 또는, 제2어드레스 신호에 의해서 지시되어 있는 메모리 셀의 선택 단자에 결합된 워드선에 선택신호를 출력하는 출력단자를 갖는다.
  17. 특허청구의 범위 제16항의 반도체 기억장치는, 또, 상기 제1데이터 선과 제2데이터 선과의 사이에 마련된 제1스위치 수단을 가지며, 상기 차동 증폭 회로는, 상기 1대의 입출력 단자와, 제1전원 전압이 공급되어야 할 제1전원 단자와 제2전원 전압이 공급되어야 할 제2전원 단자를 가진 CMOS렛치 회로와, 상기 제1전원 전압과 상기 제1전원 단자와의 사이에 마련된 제2스위치 수단과, 상기 제2전원 전압과 상기 제2전원 단자와의 사이에 마련된 제3스위치 수단을 가지며, 상기 제2 및 제3스위치 수단은, 상기 제1스위치 수단이 "off"로 되어 있을 때 "on"으로 된다.
  18. 본 시스템은, 각각 정보를 기억하기 위한 캐파시터를 가진 다수개의 메모리셀과, 상기 다수개의 메모리 셀중에서, 제1어드레스 신호에 의해서 지시된 메모리 셀을 선택하기 위한 선택 회로와, 선택된 메모리 셀의 캐파시터에 기억 되어 있는 정보가 전달되고, 이것을 증폭해서, 증폭된 정보를 선택된 메모리 셀의 캐파시터에 전달하는 증폭회로와, 제1단자와, 상기 제1어드레스 신호를 형성함과 동시에, 상기 제1단자에 공급되어야 할 제1비지 신호를 형성하는 제1제어회로를 포함하는 제1반도체 기억장치와, 각각 정보를 기억하기 위한 캐파시터를 가진 다수 개의 메모리 셀과, 상기 다수개의 메모리 셀 중에서, 제2어드레스 신호에 의해서 지시된 메모리 셀을 선택하기 위한 선택회로와, 선택된 메모리 셀의 캐파시터에 기억되어 있는 정보가 전달되고, 이것을 증폭해서, 증폭된 정보를 선택된 메모리 셀의 캐파시터에 전달하는 증폭회로와, 제2단자와 상기 제2단자를 거쳐서 상기 제1비지 신호가 공급되는 것에 의해, 상기 제2어드레스 신호를 형성하는 제2제어 회로를 포함하는 제2반도체 기억장치를 가지며,이로인해, 제1반도체 기억장치에 있어서의 메모리 셀의 재차 기억 동작과, 제2반도체 기억장치에 있어서의 메모리셀의 재차 기억동작이 동기해서 행하여 진다.
  19. 특허 청구의 범위 제18항의 시스템에 있어서, 상기 제1제어회로는 주기적으로 상기 제1비지 신호와 서로 다른 제1어드레스 신호를 형성한다.
  20. 특허청구의 범위 제19항의 시스템에 있어서, 상기 제1제어회로는, 주기적으로 기동신호를 형성하는 발진회로와, 상기 기동신호에 응답해서 상기 제1어드레스 신호와 상기 제1비지 신호를 형성하는 제1리프렛쉬 제어회로를 갖는다.
  21. 특허청구의 범위 제20항의 시스템에 있어서, 상기 제2제어회로는, 상기 제1비지 신호가 공급되는 것에 의해, 제2비지 신호를 형성한다.
  22. 특허청구의 범위 제21항의 시스템에 있어서, 상기 제2제어회로는 상기 제1비지 신호가 공급되는 것에 의해, 상기 제2어드레스 신호와, 상기 제2단자에 공급되어야 할 상기 제2비지 신호를 형성하는 제2 리프렛쉬 제어회로와, 상기 제2리프렛쉬 제어회로에 의해, 상기 제2비지 신호가 형성되고 나서 소정시간의 사이에, 상기 제2단자에서 상기 제2리프렛쉬 제어회로로 상기 제1비지 신호가 공급되는 것을 금지하는 금지회로를 갖는다.
  23. 본 시스템은, 각각 정보를 기억하기 위한 캐파시터를 가진 다수개의 메모리 셀과, 상기 다수개의 메모리 셀중에서, 제1어드레스 신호에 의해서 지시된 메모리 셀을 선택하는 선택회로와, 선택된 메모리 셀의 캐파시터에 기억되어 있는 정보가 전달되고, 이것을 증폭해서 증폭된 정보를 선택된 메모리 셀의 캐파시터에 전달하는 증폭회로와, 제1단자와, 제2단자와 주기적으로 기동신호를 형성하는 발진회로와, 상기 기동신호와, 상기 제2단자를 거쳐서, 공급되는 비지신호를 받아, 이들의 신호중 빠른 타이밍으로 공급된 신호에 응답해서 상기 제1어드레스 신호와 상기 제1단자에 공급하여야 할 비지신호를 형성하는 제1제어회로를 가진 제1반도체 기억 장치와, 상기 제1반도체 기억장치와 마찬가지 구성으로 된 제2반도체 기억장치와, 상기 제1반도체 기억 장치의 제1단자와 상기 제2반도체 기억장치의 제2단자를 결합시키는 제1배선 수단과, 상기 제1반도체 기억장치의 제2단자와 상기 제2반도체 기억장치의 제1단자를 결합시키는 제2배선 수단을 포함하고, 이로인해, 상기 제1반도체 기억장치에 있어서의 메모리 셀의 재차 기억동작과, 상기 제2반도체 기억장치에 있어서의 메모리 셀의 재차 기억 동작이 서로 동기해서 행하여진다.
  24. 특허청구의 범위 제23항의 시스템에 있어서, 상기 제1제어 회로는, 상기 기동신호와 상기 제2단자를 거쳐서 공급된 비지 신호가 공급되어야 할 리프렛쉬 제어회로와, (리프렛쉬 제어회로는, 상기 기동신호와 상기 비지 신호중, 빠른 타이밍으로 공급된 신호에 응답해서, 상기 제1어드레스 신호와 상기 제1단자에 공급하여야 할 비지신호를 형성한다.)상기 리프렛쉬 제어회로가, 상기 제1단자에 공급하여야 할 비지 신호를 형성하고 나서, 소정 시간의 사이에, 상기 제2단자에서 출력된 비지 신호가 상기 리프렛쉬 제어회로로 공급되는 것을 금지하는 금지 회로를 포함한다.
  25. 특허청구의 범위 제24항의 시스템에 있어서, 상기 제2단자는 상기 제1단자이다.
  26. 특허청구의 범위 제25항의 시스템에 있어서, 상기 리프렛쉬 제어회로는, 상기 기동신호와 상기 비지신호중, 빠른 타이밍으로 공급된 신호에 응답해서 상기 발진회로를 리렛트 시키기 위한 타이밍 신호를 형성한다.
  27. 특허청구의 범위 제26항의 시스템은, 상기 제1단자와 제1전위점과의 사이에 결합된 부하수단을 포함하고, 상기 리프렛쉬 제어회로는, 상기 제1단자와, 제2전위점과의 사이에, 그 소오스 드레인 통로가 결합되며, 비지신호를 형성할 때, "on"상태로 되는 절연 게이트 형 전계효과 트랜지스터를 포함한다.
  28. 특허청구의 범위 제27항의 시스템에 있어서, 제1 및 제2반도체 기억장치의 각각은, 또, 제2어드레스 신호를 형성하는 제2제어회로와, 상기 제1어드레스 신호와, 상기 제2어드레스 신호를, 받아서, 어느 한쪽을 선택적으로 상기 선택회로에 전달하는 멀티 플렉서를 포함하며, 이로인해, 상기 다수개의 메모리 셀중에서, 제1어드레스 신호 또는, 제2어드레스 신호에 의해서 지시된 메모리 셀이 선택된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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