KR870002591A - 시리얼 데이터 기억 반도체 메모리 - Google Patents

시리얼 데이터 기억 반도체 메모리

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KR870002591A
KR870002591A KR1019860006725A KR860006725A KR870002591A KR 870002591 A KR870002591 A KR 870002591A KR 1019860006725 A KR1019860006725 A KR 1019860006725A KR 860006725 A KR860006725 A KR 860006725A KR 870002591 A KR870002591 A KR 870002591A
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마사시 호리꾸지
요시노부 나까고메
신이찌 이께나가
가쓰히로 시모히가시
도시아끼 마스바라
기요오 이또오
히데오 나까무라
오사무 미나또
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미다 가쓰시게
가부시끼 가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

시리얼 데이터 기억 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 구성 블록도.
제2도는 메모리 어레이를 상세히 나타낸 회로도.
제3도는 메모리 어레이 구성의 다른 예를 나타낸 회로도.
제6도는 다치 정보의 기입의 다른 방법을 설명한 도면.

Claims (27)

  1. 적어도 1개의 용량을 각각 갖는 복수개의 기억 셀로써된 어레이와, 각 기억셀을 일정한 순서로 순차 선택하는 선택기구와, 상기 기억셀에 접속하여 정보를 전송하는 데이터선과, 데이터선에 접속된 정보의 기입기구와 데이터선에 접속된 정보의 독출을 행하는 수단과, 정보의 판정기구와, 이 판정기구와 상기 데이터 선과의 사이에 형성된 전송 게이트와, 이 전송게이트와 이 판정기구와의 사이에 형성된 바이어스 전하 공급기구를 적어도 갖고, 상기 판정된 정보를 일시기억하는 2개 이상의 기억 소자를 적어도 형성한 일시기억부를 갖는 독출기구와 3치 이상의 다른 전압을 시계열적으로 발생하는 전압 발생회로와, 이 전압을 상기 기억셀에 인간하는 수단을 갖고, 또한 데이터의 입출력을 외부로부터 인가되는 클록신호에 동기하여 행하는 수단과, 데이터의 입출력의 준비가 완료 하였음을 나타내는 신호를 출력하는 수단을 갖고 있음을 특징으로 하는 반도체 다치 기억장치.
  2. 제1항에 있어서, 전기 일시 기억부가 각각 복수의 기억소자를 갖는제1 및 제2의 일시 기억회로를 적어도 갖고, 상기 제1 일시 기억회로는 전기 기억셀로부터 독출된 다치정보에 대응하는 2원 정보를 병열로 축적하는 제1의 수단과, 선택된 제1의 일시 기억회로의 기억 소자에 외부로부터 기입되는 데이터에 대응하는 2원 정보를 축적하는 제2의 수단과, 이 축적된 2원 정보를 다치레벨 정보를 나타내는 디지탈 정보로서 상기기입 기구에 보내는 제3의 수단을 갖고, 상기 제2의 일시 기억회로는 전기 기억셀로부터 독출된 다치정보에 대응하는 2원 정보를 축적하는 제4의 수단과, 선택된 제2의 일시 기억회로의 기억 소자로부터 2원 정보를 병열로 독출하는 제5의 수단을 갖고 있음을 특징으로 하는 반도체 다치 기억장치.
  3. 제1항에 있어서, 전기 전압발생 회로가 하나의 입력과 하나의 출력을 각각 갖는 반전 증폭기와 이 반전 증폭기의 입력과 출력과의 사이에 접속된 하나의 귀환용량과 같이 반전 증폭기와 입력과 출력에 접속되어 전압의 출력에 앞서 이 반전증폭기의 동작점을 설정하도록 형성된 동작점 설정수단과 이 반전 증폭기의 입력에 그 일단이 접속된 복수의 구동용량을 각각 적어도 갖고, 이 구동용량의 각각 다른 일단에 인가되는 고저2개의 전압레벨을 갖는 구동신호의 조합에 대응한 전압치를 상기 반전증폭기의 출력에 출력함을 특징으로 하는 반도체 다치 기억장치.
  4. 제3항에 있어서, 전기 복수의 구동용량의 값이 각각 같음을 특징으로 하는 반도체 다치 기억장치.
  5. 제3항에 있어서,전기동작점 설정수단이 동작점을 설정할때 전기 반전 증폭기의 입력과 출력을 단락도하도록 설치된 스위치를 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  6. 제3항에 있어서, 전기 반전 증폭기가 n 또는 p 채널의 절연 게이트형(MIS) 트랜지스터와 부하소자를 각각 적어도 하나 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  7. 제3항에 있어서, 전기 반전 증폭기가 하나의 n 또는 p 채널 MIS 트랜지스터와 하나의 부하 소자로써 되고, 이 MIS 트랜지스터의 게이트를 입력, 이 부하소자의 일단과 접속되는 이 MIS 트랜지스터의 드레인을 출력으로 하는 반전 증폭수단과, 이 반전 증폭수단의 출력을 입력으로 하는 비반전 증폭수단으로써 적어도 되며, 상기 반전 증폭수단의 입력과 상기 바반전 증폭기의 출력을 각각 입력과 출력으로 함을 특징으로 하는 반도체 다치 기억장치.
  8. 제7항에 있어서 전기 바반전 증폭수단이 각각 적어도 하나의 n 채널 및 p 채널 MIS 트랜지스터로써 되는 푸쉬폴 회로와, 이 후쉬폴 회로에 정상적으로 직류 전류를 흘리도록 형성된 걱어도 하나의 바이어스 인가 수단으로써 적어도 됨을 특징으로 하는 반도체 다치 기억장치.
  9. 제7항에 있어서, 전기 바반전 증폭수단이 각각 적어도 하나의 n 채널 MIS 트랜지스터 및 pnp 바이폴라 트랜지스터, 또는 각각 적어도 하나의 p 채널 MIS 트랜지스터 및 npn 바이폴라 트랜지스터로써 되는 푸쉬풀회로와, 이 푸쉬풀 회로에 정상적으로 직류 전류를 흘리도록 형성된 적어도 하나의 바이어스 인가 수단으로써 적어도 됨을 특징으로 하는 반도체 다치 기억장치.
  10. 제1항에 있어서, 데이터의 입출력 단자의 개수가 전기 기억셀에 축적되는 레벨수의 정수배임을 특징으로 하는 반도체 다치 기억장치.
  11. 제1항에 있어서, 기판으로서 에피기판을 사용하고, 기판을 외부전원에 접속하여 전기 어레이의 주위 또는 입력회로부의 주위에 웰을 형성함을 특징으로 하는 반도체 다치 기억장치.
  12. 제1항에 있어서, 다원 부호에 의한 오정정 기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  13. 제12항에 있어서, 전기 다원 부호는 블록부호이며, 동일 블록에 속하는 정보를 축적하는 기억셀끼리 인접하지 않음을 특징으로 하는 반도체 다치 기억장치.
  14. 제1항에 있어서, 전기 데이터선이 복수개의 부분으로 분할되어 있고, 이 복수개의 부분중의 하나가 전기기입기구 및 전기 독출기구에 접속됨을 특징으로 하는 반도체 다치 기억장치.
  15. 제1항에 있어서, 전기 판정기구가 드레인과 게이트가 교차 결합된 제1의 MIS 트랜지스터쌍과, 드레인과 게이트가 교차 결합되고, 이 제1의 MIS 트랜지스터 쌍과는 반대의 도전형의 제2의 트랜지스터 쌍 MIS과, 이 제1의 MIS 트랜지스터쌍과 이 제2의 MIS 트랜지스터쌍과의 사이를 개폐하는 수단을 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  16. 제1항에 있어서, 전기 독출기구와 전기 일시 기억부를 적어도 구동하는 제1의 타이밍 발생회로와, 전기 클록신호에 동기한 타이밍 신호를 적어도 발생하는 제2의 타이밍 발생회로와, 전기 기입기구와 전기 일시 기억부를 적어도 구동하는 제3의 타이밍 발생회로를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  17. 제16항에 있어서, 전기 제1, 제2 및 제3의 타이밍 발생회로가 각각 지연회로와 조합 논리회로와 카운터를 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  18. 제16항에 있어서, 외부로부터 인가되는 칩선택 신호를 받아서 전기 제1의 타이밍 발생회로를 기동하고, 전기 제1의 타이밍 발생회로의 동작 종료후 전기 제2의 타이밍 발생회로를 기동하며, 전기 제3의 타이밍 발생회를 기동하는 제어기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  19. 제1항에 있어서, 전기 선택수단이 동일 워드선상의 일부 또는 전부의 메모리셀을 순차로 선택함을 특징으로 하는 반도체 다치 기억장치.
  20. 제1항에 있어서, 다원 순회부호 또는 다원 단축화 순회부호에 의한 정오정 기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  21. 제20항에 있어서, 전기부호의 동일 블록에 속하는 정보를 축적하는 기억셀끼리 인접하지 않는 것을 특징으로 하는 반도체 다치 기억장치.
  22. 제1항에 있어서, 제1의 기준전압를 발생하는 기준 전압원과, 제1의 기준전압을 비반전 입력으로 하고 반전 입력에는 출력으로부터 제1의 전류버퍼와 분압기에 의하여 구성되는 귀환회로에 의하여 부귀환을 부여한 차동 증폭기와, 자동증폭기의 출력에 접속되어 부하회로를 구동하도록 형성되며, 그리고 제1의 전류버퍼와 동종의 전류버퍼를 적어도 하나 갖고, 부귀환 회로에는 제1의 기준전압에 비례하는 제3의 기준전압을 공급하도록 하고, 상기 차동증폭기의 출력과 접지 전위의 사이에는 평활용량이 접속되어 있음을 특징으로 하는 전압 레귤레이터를 또한 갖고, 이 레귤레이터로부터의 안정화된 전압를 상기 전압 발생회로에 공급함을 특징으로 하는 반도체 다치 기억장치.
  23. 제22항에 있어서, 상기 전류버퍼는 적어도 하나씩의 N 채널과 P 채널의 MIS 트랜지스터에 의하여 구성되는 푸쉬풀회로와, 이 푸쉬풀회로에 직류 바이어스 전류를 흘리도록 형성된 바이어스 수단을 각각 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  24. 제22항에 있어서, 상기 바이어스 수단이, 기준 전압을 입력으로 하는 N 채널과 P 채널의 MIS 트랜지스터의소스폴로우어에 의하여 구성되고, 그리고 이 소스폴로우어의 부하가 게이트와 드레인을 접속한 P 채널 또는 N 채널의 MIS 트랜지스터와 정전류원의 직열접속에 의하여 구성되어 있음을 특징으로 하는 반도체 다치 기억장치.
  25. 제17항에 있어서, 상기 지연회로가 제1 및 제2의 지연기구 및 2개의 트랜지스터로써 출력버퍼로써 되고, 상기 제1 및 제2의 지연기구은 각각 상승, 강하 지연시간을 부여하고, 이 지연기구를 통한 펄스는, 전기의 2개의 트랜지스터의 게이트에 독립하여 가해짐으로써, 출력버퍼에 전달됨을 특징으로 하는 반도체 다치 기억장치.
  26. 제25항에 있어서, 상기 지연기구가 각각 저항 소자 또는 직렬로 접속된 MOS 트랜지스터를 갖는 제1 및 제2의 반전 게이트와 이 반전 게이트의 출력단자에 각각 접속된 제1 및 제2의 용량소자로써 되고, 제1 및 제2의 반전 게이트에 입력 퍼스가 인가되고, 제1의 반전 게이트의 출력이 출력버퍼의 고전위측입력에, 제2의 반전 게이트의 출력버퍼의 주전위측 입력에 각각 접속되고, 제1의 반전 게이트의 저항 소자와, 제1의 용량 소자에 의하여 출력신호의 상승의 지연시간을, 제2의 반전 게이트의 저항 소자와 제2의 용량소자에 의하여 출력신호의 강하의지연시간을 설정함을 특징으로 하는 반도체 다치 기억장치.
  27. 적어도 1개의 용량을 각각 갖는 복수개의 기억셀로써 된 어레이와 각 기억셀의 위치를 지정하는 선택기구와 상기 기억셀에 접속하여 정보를 전송하는 데이터선과, 접속된 정보의 기입기구와 독출기구를 각각 적어도 가는 반도체 기억장치에 있어서, 전기 선택긱구가, 전기 기억셀을 일정한 순서로 순차선택하는 수단을 어적도 갖고, 데이터의 입출력을 외부로부터 인가되는 클록신호에 동기하여 행하며, 데이터의 입출력의 준비가 완료했음을 나타내는 신호를 내는 단자를 갖는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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