JPS6276095A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6276095A JPS6276095A JP60216456A JP21645685A JPS6276095A JP S6276095 A JPS6276095 A JP S6276095A JP 60216456 A JP60216456 A JP 60216456A JP 21645685 A JP21645685 A JP 21645685A JP S6276095 A JPS6276095 A JP S6276095A
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- Japan
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- capacitor
- signal wiring
- vcc
- vss
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電源電位及び接地電位以外の基１１！電位に
設定される基準信号配線を有する半導体集積回路に関す
る。
設定される基準信号配線を有する半導体集積回路に関す
る。
半導体集積回路のうち特にＭＯＳダイナミックＲＡＭは
高集積化、大容量化の一途を辿っている。
高集積化、大容量化の一途を辿っている。
それに伴い、メモリセルに接続されるビット線を充放電
する電荷量が大きくなり、このため電源電位Ｖｃｃや接
地電位Ｖｓｓの変紡即ち電源ノイズが大きくなり、これ
が回路動作に悪影響を与えるようになっている。この問
題を、ＭＯＳダイナミックＲＡＭにおけるセンス回路の
一つであるアドレスバッファ回路を例にとって以下に説
明する。
する電荷量が大きくなり、このため電源電位Ｖｃｃや接
地電位Ｖｓｓの変紡即ち電源ノイズが大きくなり、これ
が回路動作に悪影響を与えるようになっている。この問
題を、ＭＯＳダイナミックＲＡＭにおけるセンス回路の
一つであるアドレスバッファ回路を例にとって以下に説
明する。
第３図は従来のアドレスバッファ回路の一例である。こ
のアドレスバッファ回路は、ＩＩ ＨＩ＋レベルまたは
゛Ｌパレベルをもつアドレス入力信号ＡＩＮをゲート入
力とする第１のセンス用ＭＯＳトランジスタＱ１、及び
°゛Ｈ″Ｈ″レベル ”レベルの中間レベルをもつ基準
信号ＶＲをゲート入力とする第２のセンス用ＭＯＳトラ
ンジスタＱ２を基本とする。これらセンス用ＭＯ８トラ
ンジスタＱｓ 、Ｃ２のコンダクタンスの大小により、
ＭｏＳトランジスタ０３〜Ｑ６からなるフリップフロッ
プ１のノードＮ１．Ｎ２のレベルが決定される。そして
このフリップ７０ツブ１の出力は、ＭｏＳトランジスタ
０７〜Ｑｌｌからなる第１の増幅段２及びＭ ＯＳ ト
ランジスタＱ１２〜ＱＩＳと昇圧用キャパシタＣ３、Ｃ
４からなる第２の増幅段３により増幅されて、アドレス
出力ＡＮ。
のアドレスバッファ回路は、ＩＩ ＨＩ＋レベルまたは
゛Ｌパレベルをもつアドレス入力信号ＡＩＮをゲート入
力とする第１のセンス用ＭＯＳトランジスタＱ１、及び
°゛Ｈ″Ｈ″レベル ”レベルの中間レベルをもつ基準
信号ＶＲをゲート入力とする第２のセンス用ＭＯＳトラ
ンジスタＱ２を基本とする。これらセンス用ＭＯ８トラ
ンジスタＱｓ 、Ｃ２のコンダクタンスの大小により、
ＭｏＳトランジスタ０３〜Ｑ６からなるフリップフロッ
プ１のノードＮ１．Ｎ２のレベルが決定される。そして
このフリップ７０ツブ１の出力は、ＭｏＳトランジスタ
０７〜Ｑｌｌからなる第１の増幅段２及びＭ ＯＳ ト
ランジスタＱ１２〜ＱＩＳと昇圧用キャパシタＣ３、Ｃ
４からなる第２の増幅段３により増幅されて、アドレス
出力ＡＮ。
ＡＮが得られる。センス用ＭＯＳトランジスタＱ１．Ｑ
２のゲート部にそれぞれ設けられたＭＯＳトランジスタ
Ｑｓ ａ 、 Ｑｔ ９及びＣ２１１゜Ｃ２１はトラン
スファゲートであり、キャパシタＣ１はアドレス信号Ａ
ＩＮの入力端子が負になった場合にセンス用ＭＯＳトラ
ンジスタＱ１のゲートに閉じ込められている電荷が逃げ
るのを防止する、所謂アンダーシュート対策用である。
２のゲート部にそれぞれ設けられたＭＯＳトランジスタ
Ｑｓ ａ 、 Ｑｔ ９及びＣ２１１゜Ｃ２１はトラン
スファゲートであり、キャパシタＣ１はアドレス信号Ａ
ＩＮの入力端子が負になった場合にセンス用ＭＯＳトラ
ンジスタＱ１のゲートに閉じ込められている電荷が逃げ
るのを防止する、所謂アンダーシュート対策用である。
基準信号ＶＲの入力端子側にもキャパシタＣ１に対応さ
せてバランスのためキャパシタＣ２が設けられている。
せてバランスのためキャパシタＣ２が設けられている。
基準信号ＶＲは、図に示すようにＶｃｃとＶｓｓの間に
抵抗Ｒ１，Ｒ２を接続して抵抗分割により作られる。４
は基準信号配線を示している。
抵抗Ｒ１，Ｒ２を接続して抵抗分割により作られる。４
は基準信号配線を示している。
この様な従来の構成において、基準信号ＶＲはこれが入
力されるセンス用ＭｏＳトランジスタＱ２のすぐ近くで
作られるわけではなく、多くの場合基準信号配置４が長
くチップ上に配設される。
力されるセンス用ＭｏＳトランジスタＱ２のすぐ近くで
作られるわけではなく、多くの場合基準信号配置４が長
くチップ上に配設される。
特に同じ基準信号ＶＲを複数の回路部に供給する場合に
はこの基準信号配線４は長いものとなる。
はこの基準信号配線４は長いものとなる。
しかもこの基準信号配線４は抵抗分割された電位に一端
が接続されており、フローティング状態に近い。従って
この基準信号配線４の近くに隣接して他の配線が形成さ
れていると、配線間の容量結合によって基準信号ＶＲの
電位が上下し、これがアドレスバッファ回路の誤動作の
原因となる。また電源ノイズに起因するキャパシタＣ２
の電位変動や基板電位の変動等により、これらと容量結
合している基準信号ＶＲの変動が生じ、これもアドレス
バッファ回路の誤動作の原因となる。
が接続されており、フローティング状態に近い。従って
この基準信号配線４の近くに隣接して他の配線が形成さ
れていると、配線間の容量結合によって基準信号ＶＲの
電位が上下し、これがアドレスバッファ回路の誤動作の
原因となる。また電源ノイズに起因するキャパシタＣ２
の電位変動や基板電位の変動等により、これらと容量結
合している基準信号ＶＲの変動が生じ、これもアドレス
バッファ回路の誤動作の原因となる。
本発明は上記した点に鑑みなされたもので、基準信号配
線の電位変動を低減して回路動作の信頼性向上を図った
半導体集積回路を提供することを目的とする。
線の電位変動を低減して回路動作の信頼性向上を図った
半導体集積回路を提供することを目的とする。
本発明は上述したような電源電位及び接地電位以外の基
準電位に設定される基準信号配線を有する半導体集積回
路において、前記基準信号配線を一方のキャパシタ電極
とし、他方のキャパシタ電極を電源線に接続した第１の
キャパシタ（Ｖｃｃキャパシタ）と、前記基準信号配線
を一方のキャパシタ電極とし、他方のキャパシタＮ極を
接地線に接続した第２のキャパシタ（Ｖｓ ｓキャパシ
タ）とを備えたことを特徴とする。
準電位に設定される基準信号配線を有する半導体集積回
路において、前記基準信号配線を一方のキャパシタ電極
とし、他方のキャパシタ電極を電源線に接続した第１の
キャパシタ（Ｖｃｃキャパシタ）と、前記基準信号配線
を一方のキャパシタ電極とし、他方のキャパシタＮ極を
接地線に接続した第２のキャパシタ（Ｖｓ ｓキャパシ
タ）とを備えたことを特徴とする。
この場合、ＶｃｃキャパシタとＶｓｓキャパシタは好ま
しくは同容面とする。また特に基準信号配線が長い場合
には、ＶｃｃキャパシタとＶｓｓキャパシタとを基準信
号配線に沿って交互に複数個ずつ配設することが望まし
い。
しくは同容面とする。また特に基準信号配線が長い場合
には、ＶｃｃキャパシタとＶｓｓキャパシタとを基準信
号配線に沿って交互に複数個ずつ配設することが望まし
い。
本発明によれば、電源ノイズによる基準信号ＶＲの変動
を効果的に防止しあるいは抑制することができる。Ｍ源
ノイズは、Ｖｃｃの低下とＶｅｓの上昇が同時に起こる
ため、ＶｃｃキャパシタとＶｓｓキャパシタによりその
変動の影響が相殺されるからである。またＶｃｃキャパ
シタ及びＶｓｓキャパシタを設けたことにより基準信号
配線の容量が大きくなり、結果的にこれに隣接する他の
配線との容量結合比が小さくなるため、基準信号ＶＲの
電位が安定する。基準信号配線が長い場合には、その一
端部で電源ノイズが補償されても他端部で補償されると
は限らない。このような場合、ＶｃｃキャパシタとＶｓ
ｓキャパシタを基準信号配線に沿って複数個ずつ交互に
配列しておけば、基準信号配線のどの位置でも電源ノイ
ズの影響を低減することができる。
を効果的に防止しあるいは抑制することができる。Ｍ源
ノイズは、Ｖｃｃの低下とＶｅｓの上昇が同時に起こる
ため、ＶｃｃキャパシタとＶｓｓキャパシタによりその
変動の影響が相殺されるからである。またＶｃｃキャパ
シタ及びＶｓｓキャパシタを設けたことにより基準信号
配線の容量が大きくなり、結果的にこれに隣接する他の
配線との容量結合比が小さくなるため、基準信号ＶＲの
電位が安定する。基準信号配線が長い場合には、その一
端部で電源ノイズが補償されても他端部で補償されると
は限らない。このような場合、ＶｃｃキャパシタとＶｓ
ｓキャパシタを基準信号配線に沿って複数個ずつ交互に
配列しておけば、基準信号配線のどの位置でも電源ノイ
ズの影響を低減することができる。
従って本発明によれば、基準信号を用いるアドレスバッ
ファ回路等のセンス回路の誤動作を確実に防止して信頼
性の高い集積回路を１ｑることができる。
ファ回路等のセンス回路の誤動作を確実に防止して信頼
性の高い集積回路を１ｑることができる。
（発明の実施例）
以下本発明の詳細な説明する。
第１図は本発明をＭＯＳダイナミックＲＡＭのアドレス
バッファ回路の基準信号配線部に適用した実施例の等何
回路である。回路の基本構成は従来と変わらない。従っ
て第３図と対応する部分には第３図と同一符号を付して
詳細な説明は省略する。この実施例では図に示すように
、基準信号配線４に沿ってＮ個のＶｓｓキャパシタＣ３
（Ｃｓ＋ 、Ｃ８２、−、Ｃ５Ｎ）及びＮ個のＶｃｃキ
ャパシタＣｃ （Ｃｃ ｓ 、 Ｃｃ ２ 、−。
バッファ回路の基準信号配線部に適用した実施例の等何
回路である。回路の基本構成は従来と変わらない。従っ
て第３図と対応する部分には第３図と同一符号を付して
詳細な説明は省略する。この実施例では図に示すように
、基準信号配線４に沿ってＮ個のＶｓｓキャパシタＣ３
（Ｃｓ＋ 、Ｃ８２、−、Ｃ５Ｎ）及びＮ個のＶｃｃキ
ャパシタＣｃ （Ｃｃ ｓ 、 Ｃｃ ２ 、−。
ＣｃＮ）を交互に接続している。これらＶｓｓキャパシ
タＣ８とＶｃｃキャパシタＣｃとは同容量である。
タＣ８とＶｃｃキャパシタＣｃとは同容量である。
第２図はこの基準信号配線４に沿ってＶｃｃキャパシタ
とＶｓｓキャパシタが配設された状態を示す平面図であ
る。２１はＶｃｃ線、２２はＶｓｓ線、２３は基準信号
配線（第１図の基準信号配線４に対応）であり、この基
準信号配線２３の両側に隣接して他の配線２４．２５が
形成されている。以上の配線はＡｎｌｌｌｌにより形成
されている。そして基準信号配線２３を一方のキャパシ
タ電極とし、その下に多結晶シリコン膜による他方のキ
ャパシタ電極２６ （２６１，２６２、・・・）及び２
７ （２７１，２７２、・・・）が配設されている。
とＶｓｓキャパシタが配設された状態を示す平面図であ
る。２１はＶｃｃ線、２２はＶｓｓ線、２３は基準信号
配線（第１図の基準信号配線４に対応）であり、この基
準信号配線２３の両側に隣接して他の配線２４．２５が
形成されている。以上の配線はＡｎｌｌｌｌにより形成
されている。そして基準信号配線２３を一方のキャパシ
タ電極とし、その下に多結晶シリコン膜による他方のキ
ャパシタ電極２６ （２６１，２６２、・・・）及び２
７ （２７１，２７２、・・・）が配設されている。
ＶｓｓキャパシタＣＢの多結晶シリコン膜によるキャパ
シタ電極２６はＶｓｓ線２２に接続され、Ｖｃｃキャパ
シタＣｃの多結晶シリコン膜によるキャパシタ電極２７
はＶｃｃ線２１に接続されている。
シタ電極２６はＶｓｓ線２２に接続され、Ｖｃｃキャパ
シタＣｃの多結晶シリコン膜によるキャパシタ電極２７
はＶｃｃ線２１に接続されている。
この実施例によれば、基準信号配線４（または２３）の
容」が大きくなるため、隣接する配線２４．２５との結
合容量による基準信号ＶＲの変動が抑制される。またＮ
源ノイズは、ＶｃｃキャパシタＣｃとＶｓｓキャパシタ
Ｃ８が同容量であるため相殺され、基準信号ＶＲの変動
はなくなる。
容」が大きくなるため、隣接する配線２４．２５との結
合容量による基準信号ＶＲの変動が抑制される。またＮ
源ノイズは、ＶｃｃキャパシタＣｃとＶｓｓキャパシタ
Ｃ８が同容量であるため相殺され、基準信号ＶＲの変動
はなくなる。
更にＶｃｃキャパシタＣｃとＶｓｓキャパシタＣｓがそ
れぞれ複数個ずつ交互に基準信号配線４（または２３）
に沿って配置されているため、ノイズのチップ内の場所
による違いに対しても基準信号ＶＲの電位変動は殆どな
い。更にまた基板電位の変化による基準信号ＶＲの電位
変動も、多結晶シリコン躾によるキャパシタｌｆｆ１２
６．２７がシールド板として働くためになくなる。
れぞれ複数個ずつ交互に基準信号配線４（または２３）
に沿って配置されているため、ノイズのチップ内の場所
による違いに対しても基準信号ＶＲの電位変動は殆どな
い。更にまた基板電位の変化による基準信号ＶＲの電位
変動も、多結晶シリコン躾によるキャパシタｌｆｆ１２
６．２７がシールド板として働くためになくなる。
従ってこの実施例によれば、基準信号ＶＲの電位変動に
よるアドレスバッファ回路の誤動作は確実に防止される
。
よるアドレスバッファ回路の誤動作は確実に防止される
。
本発明は上記実施例に限られるものではない。
例えば実施例ではダイナミックＲＡＭのアドレスバッフ
ァ回路部に適用したが、入力信号の“Ｈ”レベルとＬ
ＩＴレベルの中間レベルの基準信号を用いて同様の原理
でセンス動作を行なう他のセンス回路部に本発明を適用
することができる。またこの様なセンス回路に限らず、
例えばＭＯＳダイナミックＲＡＭのセルプレート配線（
共通キャパシタ電極）を“Ｈ”レベルと” Ｌ ”レベ
ルの中間レベルに設定する場合には、このセルプレート
配線に沿って実施例と同様にＣＣキャパシタとＶｓｓキ
ャパシタを接続することも有効である。
ァ回路部に適用したが、入力信号の“Ｈ”レベルとＬ
ＩＴレベルの中間レベルの基準信号を用いて同様の原理
でセンス動作を行なう他のセンス回路部に本発明を適用
することができる。またこの様なセンス回路に限らず、
例えばＭＯＳダイナミックＲＡＭのセルプレート配線（
共通キャパシタ電極）を“Ｈ”レベルと” Ｌ ”レベ
ルの中間レベルに設定する場合には、このセルプレート
配線に沿って実施例と同様にＣＣキャパシタとＶｓｓキ
ャパシタを接続することも有効である。
これにより、セルプレートの電位変動を効果的に抑制す
ることができる。
ることができる。
第１図は本発明の一実施例のアドレスバッファ回路部の
等価回路図、第２図はその基準信号配線部の構成を示す
平面図、第３図は従来のアドレスバッファ回路部の等価
回路図である。 Ｑｌ、Ｃ２・・・センス用ＩＶＩ ＯＳ ｔ−ランジス
タ、１・・・フリップフロップ、２．３・・・増幅段、
４・・・基準信号配線、ＡＩＮ・・・アドレス入力信号
、ＶＲ・・・基準信号、Ｃｃ （Ｃｃｘ 、ＣＣ２、・
・・、ＣＣＮ ）−Ｖｃｃキャパシタ（第１のキャパシ
タ）、ＣＢ（Ｃ９１、ＣＢ２、−１Ｃｓ Ｎ）−Ｖｓ
ｓキャパシタ（第２のキャパシタ）、２１・・・電源（
Ｖｃｃ）線、２２・・・接地（Ｖｓｓ）線、２３・・・
基準信号配線、２４．２５・・・隣接配線、２６ （２
６１。 ２６２、・・・）、２７ （２７＋ 、２７２ 、・・
・）・・・キヤバシタ電極。
等価回路図、第２図はその基準信号配線部の構成を示す
平面図、第３図は従来のアドレスバッファ回路部の等価
回路図である。 Ｑｌ、Ｃ２・・・センス用ＩＶＩ ＯＳ ｔ−ランジス
タ、１・・・フリップフロップ、２．３・・・増幅段、
４・・・基準信号配線、ＡＩＮ・・・アドレス入力信号
、ＶＲ・・・基準信号、Ｃｃ （Ｃｃｘ 、ＣＣ２、・
・・、ＣＣＮ ）−Ｖｃｃキャパシタ（第１のキャパシ
タ）、ＣＢ（Ｃ９１、ＣＢ２、−１Ｃｓ Ｎ）−Ｖｓ
ｓキャパシタ（第２のキャパシタ）、２１・・・電源（
Ｖｃｃ）線、２２・・・接地（Ｖｓｓ）線、２３・・・
基準信号配線、２４．２５・・・隣接配線、２６ （２
６１。 ２６２、・・・）、２７ （２７＋ 、２７２ 、・・
・）・・・キヤバシタ電極。
Claims (3)
- （１）電源電位及び接地電位以外の基準電位に設定され
る基準信号配線を有する半導体集積回路において、前記
基準信号配線を一方のキャパシタ電極とし、他方のキャ
パシタ電極を電源線に接続した第１のキャパシタと、前
記基準信号配線を一方のキャパシタ電極とし、他方のキ
ャパシタ電極を接地線に接続した第２のキャパシタとを
備えたことを特徴とする半導体集積回路。 - （２）前記第１のキャパシタと第２のキャパシタは同容
量である特許請求の範囲第１項記載の半導体集積回路。 - （３）前記第１及び第２のキャパシタは前記基準信号配
線に沿って交互に複数個ずつ配設されている特許請求の
範囲第１項記載の半導体集積回路。（４）前記基準信号
配線は、入力信号の“Ｈ”レベルまたは“Ｌ”レベルを
基準信号との比較により検知するセンス回路の基準信号
入力端子に接続されている特許請求の範囲第１項記載の
半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216456A JPS6276095A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路 |
| US06/911,799 US4751676A (en) | 1985-09-30 | 1986-09-26 | Semiconductor integrated circuits |
| KR1019860008240A KR930002468B1 (ko) | 1985-09-30 | 1986-09-30 | 기준전위배선을 구비한 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216456A JPS6276095A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276095A true JPS6276095A (ja) | 1987-04-08 |
Family
ID=16688784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216456A Pending JPS6276095A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4751676A (ja) |
| JP (1) | JPS6276095A (ja) |
| KR (1) | KR930002468B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972098A (en) * | 1989-01-25 | 1990-11-20 | U.S. Philips Corp. | Integrated variable resistor circuit having MOS transistors |
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701884A (en) * | 1985-08-16 | 1987-10-20 | Hitachi, Ltd. | Semiconductor memory for serial data access |
-
1985
- 1985-09-30 JP JP60216456A patent/JPS6276095A/ja active Pending
-
1986
- 1986-09-26 US US06/911,799 patent/US4751676A/en not_active Expired - Lifetime
- 1986-09-30 KR KR1019860008240A patent/KR930002468B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR870003574A (ko) | 1987-04-18 |
| KR930002468B1 (ko) | 1993-04-02 |
| US4751676A (en) | 1988-06-14 |
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