KR830001933B1 - 감지 증폭기 - Google Patents

Abstract

내용 없음.

Description

감지 증폭기

제1도는 본 발명에 의한 감지증폭기를 도시한 도면.

제2도는 제1도의 감지증폭기와 연결하여 사용할 수 있는 회로를 도시한 도면.

본 발명은 메모리회로에 관한 것이며, 특히 랜덤엑세스 메모리(RAM) 장치와 함께 사용하기에 적당한 개량된 래칭(Latching) 형태의 감지증폭기에 관한 것이다.

래칭형감지증폭기는 콜트 호프만씨 및 레인하드 로센드씨에 의한 "다이나믹 RAM에 인가되는 VMOS기술"의 잡지와(제2도), 군테르 메우스버링거씨, 칼레힌리흐 호닝거씨 및 게롤드 린데르트씨에 의한 "솔리드 스테이트 회로의 IEEE 잡지"에서 617-622 및 708-711페이지에서 설명된 "새로운 메로리셀을 사용하는 8mm₂, 5V, 16k 다이나믹 RAM"에서와 같이 직결반도체 메모리들내에서 사용되어져 왔다. 이들 감지증폭기들은 근본적으로 제1및 제2횡결합 트랜지스터들 과 제3및 제4횡결합 트랜지스터들로 구성되며 여기서 이들의 드레인-소오스 출력 회로는 트랜지스터들의 횡결합쌍을 메모리의 비트라인들에 결합시킨다. 제3및 제4트랜지스터들은 비교적 큰 용량을 갖는 비트라인들과 횡결합된 트랜지스터들의 쌍의 사이에서 버퍼들로서 작용한다. 또한 입력/출력(I/O) 회로로서 표시된 기록/해독 회로들은 비트라인들에 직접 연결되거나 또는 횡결합된 트랜지스터들의 쌍에 직접 연결된다. 제3및 제4트랜지스터들은 메모리의 모든 주기동안 연속적으로 모리를온 시키도록 바이어스 되거나 또는 메모리주기의 단지 선택된 부분동안만 바이어스된다. 상술된 감지증폭기들은 요구되는 것보다 늦은 메모리엑세스 또는 주기시간을 제공하도록 하며, 이들은 메모리작동 한계내의 감소 및 손상을 유기하는 고전류 스파이크를 유발할 수도 있다.

비교적 빠른 반도체 메모리엑세스와 주기시간을 가지며 그리고 전류스파이크의 진폭을 감소시키는 감지 증폭기를 갖는 것이 바람직스럽다.

상술된 문제들의 해결책은 제1 (12) 및 제2(14) 단자들을 갖는 횡결합된 회로(Q₁, Q₂)와 해독/기록 회로들(Q₇, Q₈, Q₁₀)과 제어단자와 제1및 제2출력단자들을 제각기 갖는 제 1(Q₃) 및 제2(Q₄) 스위칭형 장치를 포함하는 디지탈 잠기회로로서 달성되어진다. 횡결합된 회로(Q₁, Q₂)의 제1단자(12)는 제1스위칭형장치(Q₃)의 제1출력 단자에 연결되고, 횡결합된 회로의 제2단자(14)는 제2스위칭형장치(Q₄)의 제1출력단자에 연결된다. 이러한 회로는 해독/기록 회로들(Q₇, Q₈(Q⁹, Q₁₀)이 분리 제1(Q₇) 및 제2(Q₈) 해독 회로들과 분리된 제1(Q9) 및 제2(Q₁₀) 기록회로를 포함하는 것을 특징으로 한다. 또한 이러한 회로는 제1(Q₇) 및 제2(Q₈) 해독 회로들이 횡결합된 회로(Q₁, Q₂)의 제1(12) 및 제2(14) 단자들에 각각 연결된 것과 그리고 제1(Q₉) 및 제2Q(10) 기록회로들이 제2장치(Q₄)의 제2출력단자(22)와 제1장치(Q₃)의 제2출력단자(18)에 연결됨을 특징으로 한다.

본 발명에 의한 회로의 한가지 실시예에 있어서, 횡결합된 회로는 제각기의 드레인에, 그리고 횡결합된 회로의 제1및 제2단자들중 하나에 제각기 연결된 게이트를 갖는 두개의 n-채널 전계효과 트랜지스터들을 포함한다. 버퍼장치들 또는 트랜지스터들로서 표시될 수 있는 제1및 제2스위칭형장치들은 n-채널전계흐과 트랜지스터들이다. 제각기의 해독 및 기록회로들은 분리 n-채널 전계효과 트랜지스터를 포함한다. 제1해독트랜지스터의 드레인은 횡결합된 회로의 제1단자에 연결되며 그리고 제2해독트랜지스터의 드레인은 횡결합된 회로의 제2단자에 연결도니다. 제1기록 트랜지스터의 소오스는 제1트랜지스터의 드레인에 연결되며 그리고 제2기록 트랜지스터의 소오스는 제2트랜지스터의 드레인에 연결된다. 전계효과 트랜지스터를 통하여 흐르는 전류의 방향은 어떠한 출력단자가 소오스 또는 드레인으로 표시되는 가를 결정함을 주지하나, 물론 전류흐름을 바꾸므로서, 이러한 표시도 바뀐다.

통상적인 사용에서, 메모리장치의 분리 비트라인들은 상술한 회로의 제1및 제2버퍼 랜트지스터들의 드레인들(18, 22)에 직접 연결된다. 각각의 비트라인들은 최소한 하나의 메모리셀 그리고/또는 여기에 연결된 기준메모리셀을 갖는다. 제1및 제2버퍼 트랜지스터들(Q₃, Q₄)은 도전상태가 되도록 바이어스 되어진다. 이들은 제각기 비트라인에 연관된 용량이 횡결합된 회로의 제1및 제2단자들로부터 완충되어지는 비교적 높은 임피던스를 갖도록 설계되어졌다.

독출(read out)은 횡결합된 회로가 적당한 상태에서 래치되자마자 발생할 수 있기 때문에, 횡결합된 회로의 제1및 제2단자들(12, 14)에 해독회로의 직접 연결은 비교적 급속한 해독작동을 용이하게 한다. 그러므로, 이러한 독출작동은 비트라인들의 전위가 제각기 비트라인들에 연관된 용량과 제1및 제2트랜지스터들의 저항의 작용인 적당한 지연후에 변화될 때까지 기다릴 필요가 없다. 비트라인들에 연결된 바와같은 동일단자들(18, 22)에 기록회로의 직접 연결은 급속한 기록작동을 용이하게 한다. 전체의 주기동안 도전상태내의 작동과 마찬가지로 비교적 높은 임피던스의 제1및 제2트랜지스터들의 사용은 전류 스파이작를 감소한다. 또한 이것은 메모리장치의 크동 잡음한계를 증가시키며 부정확함을 감소시킨다.

이하 도면을 참조하면서 본 발명의 실시예를 더욱 상세히 설명하겠다.

제1도를 참조하면, 전계효과 트랜지스터들 Q₁, Q₂, Q₃, Q₄, Q₅, Q₆, Q₇, Q₈, Q₉및 Q₁₀을 포함하는 그리고 점선으로 둘러쌓인 구형부분 S인 가지증폭기(10)이 도시되어 있다. 제1출력단자(22)에서 감지증폭기의 한쪽에 연결된 것은 전계효과 트랜지스터 Q₁₁과 콘덴서 C₄를 포함하는 스위치된 콘덴서 메모리셀(점선내에 구형 M으로 도시됨)이고, 제2출력단자(18)에서 다른쪽에 연결된 것은 전계효과 트랜지스터 Q₁₂와 Q₁₃그리고 콘덴서 C₃를 포함하는 기준 메모리셀(점선내에 구형 R도 도시됨)이다. 메모리셀 M은 Q₁₁의 소오스에 의하여 단자 (22)에 연결된 콘덴서 C₂을 갖는 단자(22)에 연결되고, 기준 메모리셀 R은 Q₁₂의 소오스에 의하여 단자 (18)에 연결된 콘덴서 C₁을 갖는 단자(18)에 연결된다. 게이트단자(32)는 반도체 메모리의 워드(Word) 라인에 통상적으로 연결되며, 단자(22)는 동일 메모리의 비트라인에 연결된다. C₁및 C₂는 단자들(18 및 22)에 연결된 모든 장치들과 라인들의 각각의 기생용량을 나타낸다. C₁및 C1는 감지 증폭기(10), 메모리셀 M 및 기준메모리셀 R이 설치된 반도체 기판(몸체)의 전위를 나타내는 전위 VBB에 접속됨을 나타낸다.

감지증폭기(10)는 메모리셀 M내에 축적된 논리정보를 감지하며, 갱신되도록 하며 그리고 대전류피이크(Peak)를 방지하는 동안 정보의 급속한 독출 및 기입을 용이하게 한다.

Q₂의 게이트는 Q₁의 드레인, Q₃의 소오스 및 Q₇의 드레인에 그리고 제1내부단자(12)에 접속되고, Q₁의 게이트는 Q₂의 드레인, Q₄의 소오스와 Q₈의 드레인에 그리고 내부단자(14)에 접속된다. Q₁및 Q₂의 접속은 본 분야에서 횡결합된 쌍, 횡결합된 회로 또는 플립플롭으로 알려져 있다. Q₁및 Q₂의 소오스들은 동시에 단자(16)와 SAL로서 표시된 전압펄스발생기에 접속되며, SAL의 한가지 실시예는 제2도에서 회로(58)로서 도시되어 있다. Q₇및 Q₈은 내부 또는 독출단자들(12 및 14)에 나타나는 정보의 급속한 독출을 각각 용이하게 하며, 이들은 해독회로로서 표시된다. Q₇및 Q₈의 소오스들은 단자들(46 및 48)에 제각기 접속된다. 단자들(46 및 48)은 보상해독출력자로서 구동된다.

Q₃의 드레인은 단자(18)와, Q₉의 소오스와 Q₅의 소오스에 접속되고, Q₄의 드레인은 단자(22)와, Q₆의 소오스와, Q₁₀의 소오스에 접속된다. Q₉과 Q₁ ⁰은 단자들(18 및 22)내에 기록 또는 외부에 접속된 메모리셀내로 정보(데이타)의 급속한 길록을 용이하게 하며, 이들은 기록회로로서 표시된다. Q₉과 Q₁₀의 게이트들은 동시에 단자(50)와 전압펄스 발생기 WS에 동시에 접속되며, Q₉과 Q₁₀의 드레인들은 단자들(52 및 54)에 제각기 접속된다. 단자들(52 및 54)은 보상데이타 입력(기록) 단자들로서 작동된다. 점선에 의한 단자들(44 및 50)의 동시결합은 이들 단자들이 동시에 접속될 수 있음을 나타낸다. 동일하게 단자들(46 및 52)과 단자들(48 및 54)을 연결하는 점선들은 이들 단자들이 도시된 바와 가팅 동시에 접속될 수 있음을 표시한다.

Q₅및 Q₆의 드레인들은 단자(26)와 전력공급원 V_DD에 동시에 접속된다. Q₅및 Q_b의 게이트들은 단자(24)와 전압펄스 공급원 PCB에 동시에 접속된다. Q₅및 Q_b는 단자들(18 및 12)과 (22 및 14)의 전위들을 동일한 전압들로서 선택적으로 셋트하도록 사용되는 선(先) 충전회로로서 작동한다. Q₃와 Q₄는 버퍼 트랜지스터들로서 표시된다. Q₃와 Q₄의 게이트들은 단자(20)와 전위원V_DDP에 동시에 접속된다.

MOS 트랜지스터는 소오스에 대한 게이트의 전위가 소오스가 드레인 사이의 도전을 허용할만큼의 극성과 진폭인 경우 "구동"으로서 표시되어질 수 있다역으로 "비구동" MOS 트랜지스터는 게이트의 전위가 소오스가 드레인 사이의 도전을 허용하기에는 틀린 극성 또는 충분하지 않는 것이다.

점선구형 M으로 도시된 메모리셀과 작동의 모드는 공지된 것이다. Q₁₁의 드레인은 C₄의 한 단자와 단자(28)에 접속되고, C₄의 제2단자는 단자(30)와 전위 V_DD에 접속되며, Q₁₁의 게이트는 단자(22)에 접속된다. 메모리셀내에 축재된 "1"은 단자(28)내에서 Q₁₁의 임계전압(V_th)을 뺀 대략 V_DD전위로 충전하도록 한다. V_DD및 V_th에 대한 통상의값들은 제각기 +8볼트와 약 1볼트이다. 메모리셀내에 축적된 "0"은 단자(28)의 전위내에서 약 V_SS의 레벨로 충전되도록 한다. V_SS에 대한 통상적인 값은 0볼트이다. "1"은 Q₁₁을 구동함에 의하여(V_DD전위를 단자(32)에 공급함에 의하여) 그리고 하나의 임계전압을 뺀 V_DD의 전위를 또는 더욱 정극성의 전압을 Q₁₁의 소오스(단자(22))에 인가함에 의하여 메모리셀 M내에 기록된다. 이것은 단자(28)의 전위를 V_DD-V_th로 즉 축적된 "1"로 셋트한다. "0"은 Q₁₁을 구동함에 의하여 그리고 단자(22)의 전위를 V_SS에 셋팅함으로서 메모리셀내에 기록된다. 이것은 단자(28)가 V_SS로 축적된 "0"으로 셋트되게 한다.

메모리셀 M 내에 축적된 논리정보는 Q₁₁을 구동함에 의하여 그리고 단자(22)의 전위를 변형하도록 단자(28)상에 축적된 전위를 허용하므로서 독출된다. 게이트단자(32)는 반도체메모리의 워드라인에 통상적으로 결합되며 그리고 단자(22)는 동일 메모리의 비트라인에 연결된다.

기준메모리셀 R에 있어서 Q₁₃의 드레인은 콘덴서 C₃의 한쪽 단자에 그리고 Q1₂의 드레인과 단자(36)에 접속되고, C₃의 제2단자는 단자(38)와 V_DD에 접속되며, Q₁₂의 게이트 는단(34)자 에접속된다. Q₁₃의 소오스 단자(42)와 전력공급원 V_SS에 접속되고, Q₁₃의 게이트는 단자(40)의 전압펄스공급원 PRR에 접속된다. C₃는 C₄의 용량의 대략 1과 1/2이 되도록 선택되어진다. C₃대 C₄의 비는 단자들(18과 22)의 상대 전위레벨들에 영향을 미친다.

감지증폭기(10)는 다음과 같이 작동한다. PCB는 전력공급원 V_DD의 전위 이상의 적어도 임계전압인 고전위레벨에서 최초로 유지된다. V_DDP는 전력공급원 V_DD의 전위 이상의 적어도 하나의 임계전압인 전위레벨에 있다. SAL은 V_DD의 전위레벨에 있으며 그리고 단자들(32, 34, 44 및 50)은 V_SS에로의 전위내에 모두 셋트된다. SAL의 출력파형을 제공하도록 사용될 수 있는 회로(58)는 제2도에서 도시되어 있다. PRR은 하나의 임계전압을 뺀 약 V_DD의 전위엘벨에 있다. 이러한 상태들은 Q₃, Q₄, Q₅, Q₆및 Q₁₃을 구동하며 Q₁, Q₂, Q₇, Q₈, Q₉, Q₁₀, Q₁₁및 Q₁₂를 비구동한다. 이들은 단자들(12 및 14)은 물론 (18 및 22)를 V_DD의 전위레벨에서 유지되고 셋트 되게한다. 또한, 단자(36)는 V_SS의 전위레벨에 셋트된다.

작동주기의 시작 바로 후에, PCB 및 PRR은 V_SS로의 전위내로 감소되어진다. 이것은 단자들(12, 14, 22 및 36)이 미리 셋트된 레벨에서 전위내의 전기적 부유(floating)를 유발한다. 이것이 발생된 후에 단자들(32와 34)은 전위가 V_SS에서 V_DD로 증가한다. 이것은 Q₁₁과 Q₁₂를 구동하므로, 단자 (36)는 Q₁₂를 통하여 단자(8)에 연결되며 단자(28)는 Q₁₁을 통하여 단자(22)에 연결된다. 이것은 단자들(18 및 22)의 전위들이 단자들(3 및 22)의 전위들의 함수로서 그리고 C₃및 C₁및 C₄및 C₂의 상대용량의 함수로서 각각 변형되어지도록 한다. 여기에는, 단자들(12 및 14)에 연관된 기생용량들이 있으나, 이들 용량들(도시되지 않았음)은 C₁및 C₂의 용량보다 대단히 작으며, 또한 여기에는 단자(16)에 연관된 기생용량(도시되지 않음)이 있다.

만약 "0"이 메모리셀 M내에 축적된다면 단자(28)는 최초로 V_SS에 있다(통상적으로 0볼트). Q₁₁의 구동은 단자(22)가 ΔV에 의하여 V_DD의 최초로 셋트된 전위 레벨로부터 방전하도록 하여 V_DD-V_D전위에 도달한다. Q₁₂의 동시 구동은 단자(18)가 V_DD-0.5ΔV의 값의 전위로 방전하도록 한다. 이들 전위들은 C₃대 C₄의 비가 약 1대 2의 비가 되기 때문에 달성되어진다.

Q₃와 Q₄가 항상 구동되고 그리고 따라서 단자들(18 및 22)에서의 전위변화들은 Q₃및 Q₄를 통하여 제각기 전달되고 그리고 단자(12 및 14)에서의 전위들을 변화하여 이들 단자들의 전위들이 단자들(18 및 22)의 전위에 제각기 대응하도록 한다.

이러한 시점에서, 단자(16)는 V_DD의 최초 전위레벨에서 V_SS의 전위를 향하여 펄스화된다. 전압 펄스의 변의 기울기는 최초에는 점차적으로 증가하다가 나중엔 급속히 증가한다. Q₂의 게이트의 전위는 Q₁의 게이트 전위보다 더욱 정극성이다. 따라서, 단자(16)의 전위가 떨어지면, Q₁은 비구동상태에 유지되고 Q₂는 구동되기 시작하며 도통되기 시작하므로, 단자(14)를 방전한다. 그러므로 단자들(12 및 14) 사이의 전위차는 증가한다. 단자(12)는 이때에 V_DD-0.5ΔV의 전위레벨에 필수적으로 유지된다. 단자들(12 및 14) 사이의 전위차이가 임계전압(통상적인 경우에는 1볼트)의 통상적인 진폭으로 증가되자마자, 단자(16)(SAL)에 인가된 전압파형의 기울기는 증가되미로, 단자들(14 및 16)의 전위들은 V_SS를 향하여 급속히 이동한다. 단자(12)는 전체의 시간단자(16)가 V_DD에서 V_SS로 펄스되는 동안 V_DD-0.5ΔV의 전위가까이에 유지된다.

단자(16)의 전위가 V_SS에 도달하므로써, 단자(44) (RS)의 전위는 V_SS에서 V_DD로 펄스된다. 통상적으로 단자들(46 및 48)의 전위들은 전압선충전회로(도시되지 않음)에 의하여 V_DD에 전기적으로 셋트되면 단자(44)가 V_SS에서 V_DD로 돌아오는 시간 바로전의 전위에서 부유하도록 허용되어진다. 메모리셀 M내에 축적된 "0"의 경우에 있어서, Q₈은 구동되기 시작하며, 그러므로서 단자(14)의 전위는 단자(48)로 전이되어진다. 그러므로 단자(48)의 전위는 V_SS를 향하여 낮추어진다. 이것은 메모리셀 M으로부터 "0"의 독출을 나타낸다. Q₇의 게이트 드레인 및 소오스 모두가 전위 V_DD에 있거나 그 근처에 있으므로써, Q₇은 비구동 상태로 남는다. 그러므로 단자(46)는 V_DD에 남게되며 반면 단자(48)는 V_DD이하의 전위레벨로 떨어진다. 그러므로 단자들(12 및 14) 사이의 차이전압은 단자들 (46 및 48)로 전이되어진다.

통상적인 메모리장치에 있어서, 단자들(46 및 48)은 비교적 높은 용량 부하를 구동하기에 특히 적당한 또 다른 감지증폭기(도시되지 않음)에 연결되어진다.

독출이 발생되어지면, 메모리셀 M은 갱신되기 시작하고, 단자(14)는 급속히 V_SS로 방전된다. Q₁의 저항과 C₂의 용량에 기인하여 단자(22)는 매우 늦게 방전한다. Q₄와 Q₃는 구동시 드레인과 소오스 사이에 비교적 큰 저항성을 갖도록 공진된 형태로 설계되어진다. 그러므로, C₂의 방전으로부터 유발되는 전류 스파이크는 낮은 피이크진폭을 갖으며, Q₄가 비교적 낮은 저항성을 갖는 경우보다 보다긴 시간주기를 갖는다. 독출작동은 횡결합된 쌍이 단자(16)에 인가된 부극성행(negative going) 전압펄스에 의하여 래치됨과 동시에 개시됨을 주시한다. 여기에는 단자(22)가 단자(14)와 같은 전위에 도달할 때까지 기다릴 필요가 없어진다. 그러므로 감지증폭기(10)로부터 단자들(46 및 48)로의 정보의 독출은 갱신이 완료될 때까지 지연없이 처리될 수 있다.

단자(22)가 V_SS전위레벨로 떨어지므로써, 단자(28)의 전위도 마찬가지로 떨어지는데, 그 이유는 Q₁₁이 아직 구동되고 있기 때문이다. 그러므로 메모리셀 M은 갱신되어지며, 여기에는 논리 "0"이 다시 축적된다. 이 시점에서 단자(18)의 전위는 V_DD에 아직 가까우며, 단자(36)는 Q₁₂가 이때 구동상태이므로 Q₁₂의 임계전압을 뺀 약 V_DD의 전위로 변환된다.

감지증폭기(10)의 작동의 주기는 끝마칠 수 있으며, 단자들(32, 34 및 44)은 V_SS로 되돌아오며 그리고 단자들(16, 24 및 40)은 이들 최초의 정극성 전위로 되돌아온다. 또한 단자들(46 및 48)은 또다시 +V_DD전위에 셋트되어진다. 이것은 Q₁₃을 구동시키며 단자(36)가 V_SS로 방전되도록 한다. 모든 다른 전술된 단자들은 앞서 기술된 최초전위레벨에 셋트되어진다.

만약 메모리셀 M이 "0" 대신에 "1"을 축적하고 있다면, Q₁₁이 최초로 구동되는 시간동안, 단자(14)는 V_DD의 최초로 셋트된 값에 유지된다. 단자(12)의 전위는 V_DD로부터 V_DD-0.5ΔV의 전위로 강하한다. 이들 상태들은 단자 (16)가 V_SS로 펄스되며, 단자(48)가 +V_DD에 잔유되고, 단자(44) (RS)가 4V_SS로 펄스되므로써 단자(46)는 V_SS를 향하여 강하될 때 단자(12)는 V_SS로 방전됨을 유발한다. 이것은 메모리셀로부터 축적된 "1"의 독출을 나타낸다. 메모리셀 M은 Q₁₁이 구동되기 시작함과 동시에 V_DD-V_th의 "1" 전위레벨로 갱신된다. 메모리셀 M의 단자(28)는 이러한 동작주기동안 Q₁₁의 임계전압을 뺀 V_DD의 전위로 유지된다. 이것은 메모리셀 M내에 "1"이 축적되었음을 나타낸다.

단자(1)가 VSS로 되므로써, 단자(12)는 VSS로 강하되는데, 왜냐하면 이것은 단자(14)보다 더욱 낮은 전위이기 때문이다. 마찬가지로 단자(18)의 전위도 VSS로 강하된다. 따라서 단자(36)의 전위는 Q₁₂가 구동되므로 VSS로 강하된다.

논리신호정보(데이타)는 Q₁₀을 통하여 메모리셀내에로 기록되어질 수 있다. 메모리셀 M은 단자(18)에 접속될 수 있으며 기준메모리셀 R은 단자(22)에 접속될 수 있음이 주지된다. 이러한 경우에 있어서, 데이타는 Q₉를 통하여 메모리셀내로 기록되어진다. 기록주기동작동안 동일한 처리들은 단자(50) (WS)가 VSS에서 VDD로 펄스되며 또 단자(44)의 전위가 VSS에 유지됨을 제외하고는 해독동작 동안과 마찬가지로 사용되어진다.

메모리셀 M내로 기록되는 데이타는 단자(54)에 인가되며 그리고 이의 보상은 단자(52)에 인가된다. 이것은 단자들(22 및 18)은 단자들(54 및 52)의 전위들로 되어지도록 한다. 그러므로, 요구된 논리정보는 Q₁₁이 이때 구동되므로 메모리셀 M내로 전이되어진다.

해독 변형된 기록작동은 가능하다. 보통의 해독작동이 끝난후에, Q₁₁및 Q₈은 비구동되고, Q₉및 Q₁ ⁰은 구동된다 이것은 단자(54)에 인가된 새로운 정보(데이타)를 미리 축적된 정보가 독출된 후에 메모리셀M내에로 기록되어지도록 한다.

메모리셀 M은 해독, 기록 또는 해독변형된 기록작동동안 갱신되어질 수 있다. 또한, 상기작동들이 수행되지 않았다 할지라도 이것은 갱신되어진다. 만약 메모리셀 M내에 축적된 정보를 갱신하는 것만이 요구된 경우에, 단자들(44 및 50)이 감지증폭기(10)의 작동의 전체 주기동안 VSS에 유지되어진다. VDD-V_th의 "1" 전위레벨로부터 방전할 수 있거나 또는 방전할 수 없는 "1"을 포함하는 메모리셀은 Q₁₁이 구동되기 시작되므로 "1" 전위레벨에서 유지되거나 다시 재충전된다. "0"을 포함하는 메모리셀은 0볼트와 VDD-V_th사이의 전압으로 최초로 충전된다. 이후에 V_SS로의 단자(16)의 펄스화는 단자(22)가 VSS로 방전되도록 하므로서, 메모리셀이 방전하며 이것은 다시 "0"을 축적한다.

감지증폭기(10)용의 기록 및 해독단자들의 수는 단자들(46 과 52)을 동시에 접속하고, 단자들(48 및54)을 동시에 연결하고 그리고 단자들(44 및 50)을 동시에 연결한 6개의 단자들로부터 3개의 단자들로 감소시킬 수 있다. Q₇및 Q₈을 포함하는 통로들은 주 해독통로들로, 이들은 모든 해독전류를 처리할 수 있으며, 반면 기록용 Q₉및 Q₁₀은, 주기록통로를 제공하므로, 이들은 모든 기록전류를 다룰 수 있는 것이 근본적인 것이다.

제2도를 참조하면 제1도의 전압발생회로 SAL로서 사용될 수 있는 회로(58)가 도시되어 있다. 회로(58)는 전계효과 트랜지스터들 Q14, Q15, Q₁₆및 Q₁₇과 지연회로들(1 및 2)을 포함한다. 단자(16)에서의 이러한 출력전압파형은 +VDD에서 시작되도록 설계되며 +VDD-V_th로 떨어지도록 설계되어 있다. 이후에 이것은 VSS를 향하여 점진적인 기울기로 전위가 떨어지도록 설계되어 있다. 선정된 시간후에 이것은 더욱 급속한 비로 전위가 강하되도록 그리고 이후에 VSS의 전위에 도달하도록 설계되었다.

Q₁₄, Q₁₅및 Q₁₆의 드레인들과 Q₁₇의 소오스는 모든 단자(16)에 접속된다. Q₁₄, Q₁₅및 Q₁₆의 소오스들은 모두 전력공급원 VSS에 동시에 접속된다. Q₁₇의 드레인은 입력단자(60)와, 전압 펄스발생기 CR에 그리고 지연회로(1)의 입력에 접속된다. 지연회로(2)의 출력단자는 Q₁₆의 게이트와 단자(64)에 접속되어진다. Q₁₇의 게이트는 단자(24) (PCB)에 접속된다.

주기작동의 개시에서, 단자(24) (PCB)는 임계전압을 더한 =VDD만큼 적어도 정극성의 전위이고 단자(60) (CR)는 VSS의 전위에 있다. 이것은 Q₁₇을 구동하며 Q₁₄, Q₁₅및 Q₁₆을 비구동한다. 이것은 단자(16)가 +VDD에서 유지되도록 한다. 그러면, 단자(24) (PCB)는 VSS로 펄스되며 단자(16)는 +VDD의 전위에서 유지된다. 단자(60) (CR)의 전위는 VSS로부터 +VDD로 펄스된다. 동시에, 단자들(32 및 34) (제1도)은 VSS로부터 +VDD로 펄스된다. 이것은 Q14를 구동시키므로서 단자(16)의 전위를 +VSS로 향하여 강하시킨다. 단자 (16)의 전위강하의 최초비는 Q₁₄의 임피던스와 단자(16)상의 용량(도시되지 않음)에 의하여 결정되어 단자(16)가 약 VDD-V_th의 전위에 도달하도록 하며, 이때에 단자들(12 및 14)은 기준메모리셀 R과 메모리셀 M내에 축적된 전위레벨의 함수로써 변형된 전위를 갖게 된다. 이것은 구동되는 한계 바로 위에서 Q₁과 Q₂를 떠난다. 지연회로(1)의 지연의 시간주기는 단자(14 및 12)에 전이되는 메모리 셀 M과 기준셀 R 내에 축적된 정보에 대하여 충분한 시간을 주도록 선택되어진다.

지연회로(1)에 의하여 제공된 지연시간 후에, Q₁₅의 게이트는 구동되기 시작하며 단자(16)의 전위를 USS를 향하여 더욱 가깝게 상승시킨다.

Q₁₅의 임피던스는 Q₁₄의 임피던스보다도 확실히 낮게 그리고 Q₁및 Q₂의 임피던스 또는 Q₁및 Q₂의 병렬조합의 임피던스보다는 약간 크게 설계되어지므로 단자(16)의 전위는 Q₁₅가 구동되므로써 VSS를 향하여 더 강하되어진다. 또한 Q₁₅의 임피던스는 단자(12) 또는 (14)가 단자(16)를 따라서 전위가 강하되도록(이때에는 적어도 정극성의 전위임) 단자(16)의 모든 전위의 비를 제한하도록 선택되어진다. 이것은 단자들(14 및 12) 사이의 차동전압을 증폭하며 반면 두개 단자들의 더욱 더 정극성의 전압이 미리 성립된 전위 레벨에서 방전하지 않도록 한다. 지연회로(2)에 연관된 지연시간은 단자들(14 및 12) 사이의 차동전압이 Q₁₆이 구동을 시작하기 전에 임계전압보다 약간 큰 전위에 도달하도록 한다. Q₁₆은 비교적 낮은 임파던스를 갖으므로 단자(16)의 전위를 VSS로 비교적 빠르게 상승하는 능력을 갖는다.

감지증폭기(10)는 n-채널 절연 게이트 전계효과 트랜지스터들과 메모리셀들과 상술된 형태의 기준메모리셀을 사용하는 64 K(65,536비트) 랜덤엑세스 메모리의 부분으로서 제조되어진다. Q₃와 Q₄는 드레인과 소오스 사이에 약 50,000옴을 저항을 제각기 갖는다. 이는 함수적으로 시험되고 밝혀졌다. 메모리셀들은 네개의 16K 배열(arrey)들로서 구분되어진다. 각 16K 배열들은 여기에 연관된 256비트라인들을 갖는다. 256감지증폭기들의 그룹(제각기는 제1도에 도시된 형태와 같음)은 16K 배열들의 각 쌍내의 비트 라인들에 접속되어진다. 분리 SAL 전압 발생기 회로는 256 감지증폭기들의 각 그룹들에 접속된다. SAL발생기 회로들의 Q₁₄, Q₁₅및 Q₁₆의 임피던스들은 트랜지스터 Q₁및 Q₂의 256 횡결합쌍의 임피던스들이 사용되어지며 그리고 하나의 쌍으로서는 사용되지 않음을 반영하도록 설계되어진다. 제조된 SAL형 전압발생기들은 제2도에서 도시된 기본구성을 갖으나, 이들은 다른 것들전에 있는 감지증폭기들의 두개 그룹들 중 하나를 완전히 래치하도록 한다. 이것은 순간적으로 발샹하는 전류스파이크의 수를 제한하며 그리고 전주기의 작동을 거쳐서 더욱 공평하게 메모리의 전류분산을 살포하도록 작동한다.

설명된 실시예들은 본 발명의 일반적 원리들의 단순한 설명 및 표시이며, 본 발명의 범위내에서 다양한 변형의 실시예도 가능하다. 예를 들자면, P-채널 전계효과 트랜지스터들은 전력공급원 전위들의 극성득을 제공하는 n-채널 전계효과 트랜지스터들 대신에 교체될 수 있으며 전압펄스들은 적당히 변환되어진다. 또한 저항들의 다수의 다른 형태들 또는 궁핍형 전계효과 트랜지스터들은 트랜지스터들 Q₃과 Q₄대신에 대체되어질 수 있다. 또한 횡결합된 회로는 두 개의 트랜지스터들보다 더욱 복잡화될 수 있다. 또 다른 트랜지스터는 Q₆의 소오스와 Q₅의 소오스에 또는 Q₁및 Q₂의 드레인들에 제각기 연결된 드레인 및 소오소와 Q₅및 Q₆의 게이트에 연결된 부가의 트랜지스터의 게이트로서 설명된 선충전회로에 부가되어질 수 있다. 또한 전압 펄스 발생기회로(58)(SAL)는 동일한 전압특성을 제공하는 회로로서 단순히 교체되거나 변형되어질 수 있다. 또한 해독 및 기록 회로는 각각의 회로용의 단일 트랜지스터보다 더욱 복잡화되어질 수 있다. 또한 트랜지스터들 Q₃및 Q₄의 게이트 단자들(20)은 모든 시간에서 구동될 필요가 있다. 이들은 전압펄스 발생기에 접속될 수 있으며 그리고 주기 동작동안 적당히 구동 또는 비구동 될 수 있다. 또한, Q₃및 Q₄의 게이트단자들(20)은 전압펄스 발생기에 접속될 수 있으며, 적당한 전위레벨들은 발생되어 메모리셀 M과 기준메모리셀 R 내에 축적된 정보가 단자(14 및 12)에 제각기 전이되는 시간동안 즉 주기 동작 동안의 모든 다른 시간에서보다 상기 시간동안에서 낮은 저항성을 Q₃와 Q₄가 갖게 된다.

Claims (1)

1. 제어단자(20)와 제1출력단자(12, 14) 및 제2출력단자(18, 22)를 갖는 제1 및 제2 스위칭형장치(Q₃, Q₄)와 제1및 제2단자(12, 14)를 갖는 횡결합된 회로(Q₁, Q₂)로 구비시키되, 상기 제1및 제2스위칭형장치(Q₃, Q₄)의 제1출력단자(12, 14)가 기록 및 해독회로(Q₇, Q₈, Q₉(Q₁₀)와 횡결합된 회로(Q₁, Q₂)의 제1및 제2 단자(12, 14)에 각각 연결되도록 구비시킨 디지탈 감지회로에 있어서, 해독 및 기록회로를 분리 제1및 제2해독회로(Q₇, Q₈)와 분리 제1및 제2기록회로(Q₉, Q₉)로 구비시키고, 제1및 제2해독 회로를 횡결합된 회로의 제1및 제2단자(12, 14)에 각각 연결되게 하며 제1 기록회로를 제1스위칭형장치(Q₃)의 제2단자(18)에 연결되게 하고, 제2기록회로를 제2스위칭형 장치(Q₄)의 제2단자(22)에 연결되도록 구비시킨 것을 특징으로 하는 감지증폭기.

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