JPS6129495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体記憶装置に関し、特に多値記憶装置か
ら外部への情報読み出しを高速に行うことができる半導
体記憶装置に関するものである。

〔発明の背景〕

従来の記憶装置は、一般に“１″か“０′″かの２値記
憶の機能を持っていたのに対して、本発明者等□は°“
□　ＩＺ　１１１　ｕ、　ｎ　２　ｎ、　ｒｒ　３　ｕ
の４値あるいはＯＩＺ　１１１　Ｉ＋。

・・・・・・“’１５”の１６値等の多値記憶の機能を
持つ半導体メモリを提案した（特願昭５８−１２０３６
４号明細書診照）。この半導体メモリは、ＤＲＡＭ（ダ
イナミック型ランダムアクセス・メモリ）の１トランジ
スタ形メモリ・セルを用いて、ワード線に複数レベルの
段階的立上げ、または立下げ信号古供給すそことにより
多値情報の読み出しまたは書き込みを行うもので、集積
度の向上を図ることができる。

第１図は、上記先願で提案された多値記憶装置の読み出
し動作説明図であり、第２図は同じ（書き込み動作説明
図である。

多値記憶装置は、第１図（ａ）に示すようにｎチャネル
ＭＯＳトランジスタ３のゲート電極をワード線に、ドレ
イン電極をデータ線に、ソース電極をキャパシタ４に、
それぞれ接続したＤＲＡＭセルを、マトリクスに構成し
たものである。各セルに、例えば“′Ｏ″から“３″の
値のうちの１つの値が記憶されているものとすると、読
み出しを行うために−は、フード線に、第１図（ｂ）に
示すよ５な多値レベルに応じて段階的に上昇する電圧Ｖ
ｗを供給する。

ここでは、ｏｌ＋から３″の禿値であるから、牛段階の
レベル電圧ＶＷが供給される。そのワード線に接続され
たセルのうち、記憶された値、つまり記憶電圧が低い場
合には低いレベルの電圧ｖｗによりデータ線に電荷が読
み出されるが、記憶された値が高い場合（例えば３″′
）には、高いレベルの電圧ＶＷが供給されたときに読み
出される。トランジスタ３の閾値電圧をＶ’ｔｈとし、
そのセルに記憶されている電圧値をＶｓ　　とすると、
ワード線に供給される電圧■ｗとの間に次の関係が成立
したときのみ電荷が読み出される。

Ｖｗ　　Ｖｓ＞Ｖｔｈ　　　　　　・曲曲−・四（１）
したがって、段階的な立上げ電圧ＶＷを供給することに
より、低い値は早く読み出され、高い値は１遅く読み出
されるので、データ線に現われる電位変化タイミングに
よって値を検出することができる。第１図（Ｃ）に示す
ようなタイミングで立下がることによって、データ線に
読み出された情報は、増幅器２で第１図（ｄ）に示すよ
うな波形に増幅され、一時記憶回路１に記憶される。こ
の一時記憶回路１は、多値記憶装置からデータ線に読み
出された情報を一時記憶しておき、外部に読み出す場合
、および再度データ線に送出して多値記憶装置に書き込
む場合等に使用される。

次に、多値記憶装置に書き込む場合には、第２図（ａ）
に示すように、一時記憶回路１がら所定のタイミング出
力信号φｏｕｔを出す。この信号は増幅器δを介して、
第２図（Ｃ）に示すような“Ｌｌ＋レベルがら“′Ｈ″
レベルに所定のタイミングで立上る波形となって多値記
憶装置に送られる。多値記憶装置では、読み出しのとき
とは逆に、ワード−に段階的に立下がる第２図（ｂ）に
示すような多レベル電圧を供給することにより、そのタ
イミングでデータ線に送られてきた多値がセルに書き込
まれる。この場合、データ線が“Ｈ″レベルなったとき
のワード線の電圧■ｗと、トランジスタ３の閾値電圧Ｖ
ｔｈと、書き込まれる電圧値■ｓとの関係は、次式で表
わされる。

Ｖｓ　”　Ｖｗ　　ｖｔｈ　　　　　　・・間・・・・
・凹・・・・・・（２）すなわち、高いレベルのワード
線電圧ＶＷが供給されたときに高い値が書き込まれ、低
いレベルの電圧■ｗが供給されたときに低い値が書き込
まれる。

第３゛図は、前記先願で提案された多値記憶装置に付随
する一時記憶回路の構成図である。

一時記憶回路の主要部は、多値記憶装置の多値レベル数
に対応する記憶素子１０〜１３であり、各記憶素子１０
〜１３は情報を一時蓄積するノード（いわゆるストア・
ノード）Ａを有している。

第３図では、多値記憶装置が４レベルであるため４個の
記憶素子１０〜１３を有しており、記憶素子１１−１３
は１０と同一構成である。また、１列分のみしか示され
ていないが、上下方向（縦方向）にも複数配列されてい
る。

入力信号φＩｎ＋　出力信号φ。ｕｔは、いずれも前述
のように多値記憶装置に接続されている。記憶線１１Ｏ
〜１１３には多値記憶装置から読み出された情報を一時
記憶回路の記憶素子に書き込むための制御信号φＲＯ〜
φＲ３が、また取出し線１５０〜１５３には多値記憶装
置に書き込むための情報を、一時記憶回路の記憶素子か
ら読み出す制御信号φＷＯ〜φｗ３が、それぞれ印加さ
れる。φＷＥはライト・イネーブル信号、φＩＯは外部
入出力信号、φＳは列選択信号である。

第４図、第５図は、第３図の回路における書き込み時お
よび読み出し時の動作タイムチャートである。

第４図に示すように、入力信号φ１ｎは多値レベル数（
ここでは４）と同じ数のタイミングで“Ｈ″ルベルはぼ
電源電位）から“′Ｌ″レベル（はぼ接地電位）に遷移
する。多値記憶装置から読み出された入力信号φｉｎは
、所定のタイミングと同期して制御信号φＲＯ〜φＲ３
を順に“ＨＩＩにすることにより、一時記憶される。例
えば、入力信号φ１ｎが実線で示したタイミングで“Ｈ
″レベルらＩＩ　Ｌ　ＩＴレベルに遷移するとき、最終
的には記憶素子１２のストア・ノードＡのみがＨ”レベ
ル、他の記憶素子１０．１１．１３のストア・ノードは
“Ｌ　Ｉ＋レベルという状態に保持される。すなわち、
制御信号φＲＯが“′Ｈ″Ｈ″ルのときには、入力信号
φ１ｎもＨ”レベルのため、記憶素子１０のｎチャネル
ＭＯＳトランジスタ３０はオン状態となって、ストア・
ノードＡには“Ｈ″が蓄積されるが、制御信号φ凡〇が
“ｂｉｔレベルに遷移すると、ストア・ノードＡも“Ｌ
ｌｌに追従す底。記憶素子１１の場合も、同じようにス
トア・ノードＡは制御信号φ旧に追従する。

記憶素子１２では、制御信号φＲ２のパルスの途中で入
力信号φｉｎがＩＩＨＩＩレベルから”Ｌ″ルベル遷移
するため、ストア・ノードＡが“Ｈｕレベルのままトラ
ンジスタ３０がオフしてしまい、“Ｈ″がそのまま保持
される。記憶素子１３では、制御信号φＲ８が“Ｈ″レ
ベルなっても、入力信号φ１ｎが゛′Ｌ″レベルである
ため、トランジスタ３０はオンせず、ストア・ノードＡ
は゛′Ｌ″レベルを保持する。

一時記憶回路から多値記憶装置に情報を書き込むときに
は、先ず一時記憶回路から情報を取り出すため、第６図
に示すように取出し線１５０〜１５３の制御信号φｗｏ
〜φｗ３を、逆の順序でＨ′”レベルにする。これによ
り、ストア・ノードＡに蓄積されていた゛′Ｈ゛ルベル
または゛ＬＩＴレベルの情報が、制御信号φｗｏ〜φｗ
３が“Ｈ″レベルなるタイミングで出力線１０１に現わ
れる。ここでは、記憶素子１２に“Ｈ１＋レベルが蓄積
されているので、制御信号φｗ２が“Ｈｌルベルになる
タイミングにおいて、出力信号φ。ｕｔが“Ｈ′″レベ
ルになる。

一時記憶回路において、１列の記憶素子群に記憶されて
いる情報を外部に読み出すためには、先ず所望の列の列
選択信号φＳを“Ｈ″レベルして、出力信号φｏｕｔと
共通入出力線１７０とを接続した後、第５図に示した操
作を行えばよい。これにより、出力信号φ。ｕｔが゛Ｈ
ｌルベルになると同時に、入出力信号φ工０も゛Ｈ″Ｈ
″ルになる。

この一時記憶回路は、多値レベルとディジタル情報との
間のＡＤ／ＤＡ変換の役割を担うものであり、多値記憶
装置にとりきわめて重要な機能を果している。

ただ、一時記憶回路から外部に情報を取り出すためには
、入出力信号φ工０の電位変化のタイミングという形で
、シリアルに行うので、例えば１６値のようにきわめて
多い値を読み出す場合、１列ごとに制御信号φｗｏ〜φ
Ｗ１５を順次１１８　ｕレベルにしなげればならず、時
間がかかる。

したがって、短時間で迅速に外部読み出しを行えること
が望ましい。

〔発明の目的〕

本発明の目的は、このような要求を満足させるため、多
値記憶装置の一時記憶回路から外部へ情報を取り出す場
合に、レベル数の多いときでも、高速に読み出すことが
できる半導体記憶装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体記憶装置は、
多値記憶装置から送られてきた入力信号の電位変化のタ
イミングに対応したディジタル情報を第１の記憶素子群
に書き込み、また上記第１の記憶素子群に記憶されてい
る情報を読み出して上記多値記憶装置への書き込み信号
とする一時記憶回路において、上記第１の記憶素子群に
付随して第２の記憶素子群を複数列配置し、上記入力信
号の電位変化のタイミングに対応したディジタル情報を
上記第２の記憶素子群にも書き込む第１の手段と、選択
された列の第２の記憶素子群から並列に情報を読み出す
第２の手段と、選択された上記第１の記憶素子群に並列
に情報を書き込む第３の手段とを有することに特徴があ
る。

〔発明の実施例〕

以下、本発明の実施例を図面建より説明する。

第６図は、本発明の一実施例を示す一時記憶回路の構成
図である。

第６図においては、従来から配置されていた第１の記憶
素子群１０〜１３とは別個に、第２の記憶素子群２０’
、２１を設け、この第２の記憶素子群２０，２１にも第
１の記憶素子群と等価な情報を記憶しておき、外部への
情報読み出しには、高速読み出しのできる第２の記憶素
子群２０，２１を用いる。

なお、第２の記憶素子群２０，２１はいずれも同一構成
であるため、素子２１は構成の記載を省略している。ま
た、これらの記憶素子群は、複数列仕上下方向に配列さ
れている。第２の記憶素子群の各セル２０，２１には、
３Ｍ０Ｓトランジスタ３．５線形メモリ・セル、つまり
セル２０の場合、３個のＭＯＳ）ランジスタ４０．４１
．４２および３本の線１２０，１０２，１０３と接地（
０，５線）を用いたメモリ・セルが用いられる。この場
合、トランジスタ４０が記憶用、トランジスタ４１が取
出し用、線１０２が書き込みワード線、線１０３が読み
出しワード線、線１２’Ｏがデータ線であって、Ｂ点が
ストア・ノードである。

一般に、多値記憶装置の多値レベル数ｎ（ｎは正の整数
）に対して、第２の記憶素子数は／１ｏｌ１２ｎでよい
。なお、後述するが、第２の記憶素子数を多値記憶装置
の多値レベル数ｎと同数にすることも勿論可能である。

使用回路数等のコスト面から考えれば、明らかに第２の
記憶素子の数が少ないほど有利である。

第７図、第８図、第９図は、それぞれ第６図の一時記憶
回路の書き込み、読み出し動作タイムチャートである。

先ず、入力信号φ１ｎが“Ｈ′”から“Ｌ″レベルなる
タイミングに対応したディジタル情報を書き込む場合に
ついて述べる。このときには、第６図のスイッチ６０を
オンに、スイッチ６１を図示されている側に接続してお
く。したがって、入力信号φｉｎは、線１００から線１
０２を通して、第１の記憶素子群１０〜１３、および第
２の記憶素子群２１．２２に供給される。

入力信号φ１ｎは、Φ値の場合であるため、４通りのタ
イミングでＨ″から゛Ｌ″ルベルに遷移するので、これ
らのタイミングに対応したディジタル情報を、第１およ
び第２の記憶素子群に書き込む。

ここでは、第１の記憶素子群については、第４図と同一
であるため説明を省略し、第２の記憶素子群の動作につ
いて説明する。

第２の記憶素子群に接続された制御線群１２０゜１２１
には、入力信号φ１ｎの電位変化のタイミングに同期し
た制御信号φＤＯ＋φＤ１をそれぞれ供給する。制御信
号φＤＯｐ　φＤｉは、第７図に示すように、２ビツト
の２進コードにしたがって変化する。

すなわち、最初はともに“１１．ＴＩ、次はφＤｏのみ
“）（１１次はφＤ］のみ°“Ｈ″′、最後はともにＨ
”とする。このように、（φＤｏｔφ　、　）　＝　（
ＩＩ　Ｌ　ＩＩ、　＋１　Ｌ”）　、　（ＩＩ　Ｈｌｌ
　、　１１１．ＴＩ　）。

（“Ｌ”、“Ｈ”）、じＨ”、Ｈ”′）の順に変化させ
ることによって、第２の記憶素子の数を最小ｌｏ、１７
２ｎときわめて少なくすることができる。

第７図の例では、制御信号φＤ１のみが“Ｈ１ｌレベル
のときに、線１０２の入力φｉｎが“Ｈｌｌから“１．
Ｉ＋になるので、このときの制御信号φＤＯＴφＤ１の
状態が記憶素子２０，２１のストア・ノードに保持され
る。すなわち、素子２０のストア・ノードは“Ｌ′″レ
ベルＫ、素子２１のストア・ノードは゛Ｈｕレベルにな
る。

次に、１列の記憶素子群に記憶された情報を、外部に読
み出すときの動作を、第８図にしたがって説明する。こ
のときには、第２の記憶素子２０゜２１の線１２０，１
２１をあらかじめ“Ｈ′にプリチャージしておき、その
後に所望の列の列選択信号φＳを°“ＨＩＴにすればよ
い。例えば、第８図士は、記憶素子２０．２１のストア
・ノードはそれぞれ“１　）（Ｉ＋、“１．Ｉ＋である
から、素子２０ではストア・）−）”　Ｂ　ノ“Ｈ”で
トランジスタ４２と４１がオンすることにより、プリチ
ャージされた＃１２０の信号φＤｏは放電されて“Ｈ”
からＬ”レベルになるが、素子２１ではストア・ノード
Ｂの“′Ｌ″でトランジスタ４２がオフしたままとなる
ため、プリチャージされた１ｆｓ１２１の信号φＤ１は
“Ｈ″′の状態を持続する。

次に、１列の第１の記憶素子に情報を外部から書き込む
場合の動作を、第９図にしたがって説明する。このとき
には、第６図のスイッチ６０をオフにし、スイッチ６１
を図示されている側とは反対側に切り替え接続する。こ
れによって、列選択信号φＳが、線１０３，１００を通
して第１の記憶素子群１０〜１３に供給される。先ず、
制御信号φＲＯ〜φＲ３に書き込むべき情報を設定する
。

このとき、１個のみが“Ｈｌルベルで、他の３個が°“
Ｌ″ルベルなるようにしなければならない。第９図では
、制御信号φＲ１のみが°゛Ｈ″となっている。

次に、所望の列の列選択信号φＳをＨＩ＋にすると、設
定した情報が各記憶素子のストア・ノードＡに格納され
る。第９図では、記憶素子１１のストア・ノードが“Ｊ
、Ｉ＋からＨ１１に、記憶素子１２のストア・ノードが
“Ｈｌｌから“Ｌ”に、それぞれ書き替えられる。ムお
、このとき、列選択信号φＳは、第２の記憶素子群２０
．２１にも同時に供給されるので、第２の記憶素子群か
らの情報読み出しも同時に行うことができる。読み出し
動作は、第８図と同じである。

また、第１の記憶素子群１０〜１３に記憶されている情
報によって、出力信号φ。ｕｔを制御するときの動作は
、第５図の動作と同じであるので、説明を省略する。

第１０図は、本発明の他の実施例を示す一時記憶回路の
構成図である。

第６図の実施例と異なる点は、第１の記憶素子群１０〜
１３の内部構造であって、３個のＭＯＳトランジスタを
具備している。

第１１図は、第１０図の回路の動作タイムチャートであ
る。

記憶素子１０〜１３に記憶されている情報によって、出
力信号φ。ｕｔ　を制御するときの動作を説明する。そ
の他の動作は、第６図の場合と同じである。

先ず、出力信号φｏｕｔに接続された線１０１をあらか
じめ“Ｈ″レベルプリチャージしておく。

次に制御信号φｗ３〜φｗｏを第１１図に示すように順
に“Ｈ″レベルする。制御信号φｗ３〜φｗｏは、制御
線１５３〜１５０を通して各列の第１の記憶素子群１３
〜１０内のＭＯＳ）ランジスタ３２のゲートに供給され
、トランジスタ３２をオン状態　　　　□にする。この
とき、ストア・ノードＡがＨ′”レベルでＭＯＳ）ラン
ジスタ３３がオン状態であれば、プリチャージされてい
た線１０（１はトランジスタ３２゜３３を通して放電さ
れるので、“Ｌ″レベルなる。

第１１図では、記憶素子１２のストア・ノードが“Ｈ″
′であるため、制御信号φｗ２が゛Ｈ″レベルになるタ
イミングで、出力信号φ。ｕｔが“ＬＩ＋レベルになる
。

以上の実施例では、いずれも入力信号φ１ｎの電位変化
のタイミングに対応した情報を、第１の記憶素子群１０
−１３に書き込むときと、外部からこれらの素子群１０
−１３に情報を書き込むときとでは、同じＭＯＳトラン
ジスタ３ｏを兼用しているが、別のＭＯＳ）ランジスタ
を用いることもできる。

第１２図、第１３図は、それぞれ本発明の他の実施例を
示す一時記憶回路の構成図である。すなわち、上述した
ように、第１の記憶素子群１０〜１３に入力信号φｉｎ
と外部からとで、書き込むトランジスタを別個にした例
である。

第１２図、第１３図のいずれも、入力信号φ１゜の電位
変化のタイミングに対応した情報を書き込むときにはＭ
ＯＳ）ランジスタ３０を、外部から情報を書き込むとき
にはＭＯＳ）ランジスタ３４を用いる。第１２図の例で
は、入力信号φ１ｎの電位変化のタイミングに対応した
情報を書き込むときには、制御信号φＲＯ〜φＲ３を制
御線１１０〜１１３を通して、また外部から情報を書き
込むときには、制御信号φＭＯ〜φＭ３（第９図のφＲ
Ｏ〜φＲ３と同じように、書き込むべき情報によって“
Ｈ″または“ＬＩ＋にしておく）を制御線１４０〜１４
３を通して、それぞれ第１の記憶素子群１０〜１３に供
給する。

第１３図の例では、制御信号φＲＯ〜φＲ３の供給方法
は、第６図と同じであるが、入力信号φｉｎと列選択信
号φＳとを別々に供給している。そのため、第６図にお
けるスイッチ６０および６１は不要である。

回路構成は第６図と同じであるが、入力信号φ１ｎの電
位変化のタイミングに対応した情報を、第２の記憶素子
群２０，２１に書き込むときの駆動方法を変えた例を、
第１４図により説明する。

第７図の駆動方法との相違点は、制御信号φｌ）Ｑ＋φ
Ｄ１の波形である。すなわち、第７図では、通常の２進
コードにしたがって（φＤｏｔφＤＩ）＝（“Ｌ”。

“Ｌ”）、じＨ′°、“’Ｌ”）、（’“Ｉ、−１用”
　）、　（“）（ＩＩ　、　Ｉ“Ｈ″）の順に変化させ
ているが、第１４図では、グレーコードにしたがって、
（φＤｏｔφＤ１）＝じＬＩＺ　１１　Ｌ　ＩＩ　）。

じＨ″、“＋Ｌ＋＋）、じＨ″ｌ、　１ｌＨ１＋）、　
（“Ｌ　Ｉ＋＋、　ＩＩ　）（“′）の順に変化させて
いる。したがって、第２の記憶素子群２０゜２１に記憶
される値は、第６図の場合と異なるが、このようにして
もφ１ｎの電位変化の牛通りのタイミングを識別できる
のは明らかである。このグレーコードによる駆動方法は
、第７図の駆動方法に比較して制御信号φｎｏｔφＤ１
の立上げ、立下げの回数が少ないという利点がある。ま
た、第２の記憶素子の個数ｍは、必ずしも１ｌｏ９２ｎ
である必要はなく、１０ｇ２ｎ以上ｎ個以下であればよ
い。

第１５図は、本発明の他の実施例を示す一時記憶回路の
構成図であって、第１の記憶素子数と第２の記憶素子数
をいずれも多値記憶装置の多値レベル数ｎ（＝４）に等
しくしたものであり、第１６図は第１５図において入力
信号φ１ｎの電位変化のタイミングに対応した情報を書
き込むときの動作タイミングチャートである。

本実施例では、制御信号φＤｏ〜φＤ３を１つずつ順に
“Ｈ１＋にする方法を用いているが、この方法に限らな
い。

第１５図では、第１の記憶素子と同じ数だけ第２の記憶
素子を設けているので、第１６図の上半分と下半分に示
すように両者が全く同じ動作で情報を書き込む。第１６
図では、制御信号φＲ２とφＤ２が与えられたタイミン
グで、入力信号φ１ｎが“′Ｈ″から゛Ｌ″ルベルに遷
移するので、記憶素子１２゜２２にそれぞれＩＨＩ”レ
ベルが書き込まれる。

第１７図は、本発明のさらに他の実施例を示す一時記憶
回路の構成図である。

第２の記憶素子としては、任意のメモリ・セルを用いる
ことができ、例えば第１７図に示すように記憶素子群２
０，２１を３　Ｍ　ＯＳ　７４．５線形メモリ・セルと
することもできる。線１２０．および１２１が書き込み
データ線、線１３０および１３１が読み出しデータ線で
ある。したがって、入力信号φ１ｎの電位変化のタイミ
ングに対応した情報を素子２０，２１に書き込む場合に
は、制御線１２０，１２１を用い、素子２０．２１に記
憶されている情報を外部に読み出す場合には、制御線１
３０，１３１を用いる。すなわち、第６図において共用
されていた制御線１２０，１２１を、第１７図では１２
０，１２１と１３０．’１３１とに分離しただけであっ
て、回路動作は第６図の場合と同じである。

第１８図は、本発明のさらに他の実施例を示す一時記憶
回路の構成図であり、第１９図、第２０図はその動作タ
イムチャートである。

第１８図では、第２の記憶素子群２０．２１を４Ｍ０８
Ｔ形のメモリ・セルで構成している。４Ｍ０８Ｔ形メモ
リ・セルにはデータ線が２本あり、読み出し、書き込み
は差動で行う。したがって、入力信号φｉｎの電位変化
のタイミングに対応した情報を素子２０．２１に書き込
むときには、第１９図に示すように、制御信号乙０１’
２’ＤＩをそれぞれφＤｏｔφＤ１の補信号とする必要
がある。また、素子２０，２１に記憶されている情報を
外部に読み出すときには、第２０図に示すように、φＤ
　ｉ　＋　Ｔｏ　１（ｉ＝ｏ、ｌ）をともに“Ｈ″にプ
リチャージした後に、列選択信号φＳを“′Ｈ″にすれ
ばよい。なお、４Ｍ０８Ｔ形メモリ・セルでは、書き込
み用ｒ＞　−ド線と読み出し用ワード線とが共通である
から、第６図におけるスイッチ６１は不要となり、スイ
ッチ６２が必要となる。スイッチ６２は、入力信号φｉ
ｎの電位変化のタイミングに対応した情報を書き込むと
きはオフ、その他のときにはオンにしておけばよい。本
実施例では、第２の記憶素子群からの情報読み出しを差
動で行うため、速度やノイズ・マージンの点で有利であ
る。

第２１図は、本−発明のさらに他の実施例を示す一時記
憶回路の構成図であって、第２の記憶素子群２０．２１
を１Ｍ０８Ｔ形のメモリ・セルで構成した場合である。

本実施例では、第２の記憶素子群の占める面積が小さく
てすむ利点を有する。しかし１Ｍ０８Ｔ形メモリ・セル
は、セル自体に増幅機能がないため、外部への情報読み
出しの際に、素子２０．２１から読み出された信号を増
幅するための増幅器８０゜８１が必要となる。

〔発明の効果〕

以上説明したように、本発明によれば、多値記憶装置の
一時記憶回路として、１列の記憶素子群に記憶されてい
る情報を外部に読み出したり、外部から１列の記憶素子
群に情報を書き込んだりする操作を並列に行うことがで
き、かつ多値を少ない数の素子に記憶できるので、高速
の情報転送が可能となり、また読み出しと書き込みが同
時に行える。

【図面の簡単な説明】

第１図、第２図は先願に示された多値記憶装置の動作説
明図、第３図は先願に示された多値記憶装置に付随する
一時記憶回路の構成図、第４図、第５図は第３図の動作
タイムチャート、第６図は本発明の一実施例を示す一時
記憶回路の構成図、第７図、第８図、第９図はそれぞれ
第６図の動作タイムチャート、第１○図は本発明の他の
実施例を示す一時記憶回路の構成図、第１１図は第１０
図の回路の動作タイム・チャート、第１２図、第１３図
、第１５図、第１７図、第１８図、第２１図はそれぞれ
本発明のさらに他の実施例を示す一時記憶回路の構成図
、第１４図、第１６図、第′１９図、第２０図はそれぞ
れ動作タイムチャートである。 １０〜１３：第１の記憶素子、２０〜２３：第２の記憶
素子、３０〜３４．４０−４５：ＭＯＳトランジスタ、
６０〜６２：スイッチ、７０：キャパシタ、８０，８１
：増幅器、１１○〜１１３＝第１の制御線、ｌ’２０〜
１，２３，１２５，１２６：第２の制御線、１３０，１
３１：第３の制御線、１４０〜１４３　：　１４（７）
制御ｉ、ｉ５０〜１５３：第５の制御線、φ１ｎ：入カ
信号、φ。ｕｔ：出力信号、φＳ：列選択信号。 第１図 ワード１じり 第　　　４　　　図 １♀？アｙ−）’、−−−− １０の ストアノード−−ゾ」阻− １１の ストアノード　　　　−“°−科ど１ １２の　　　−１１【７ ストアノード 第　　　７　　　図 １ｏの　　　−イーｆ ストアノード １１の　　　−一」２七−一一一 ストアノード １２の　　　−一一一」−一一一一 スドアノード １牟魯ノード゛Ｌ′。 ２♀？ア／−）”−一「シー− ２１の　　　−一一一丁−−−− ストアノード 第　　　８　　　図 ２０の　　　　・・ＨＩ＋ ストアノード ２１の ストアノード°Ｌパ 第　　　９　　　図 φ□。　　・・Ｌ・・ φ８□　　　Ｈ φ勘　　・・Ｌ・・ φＲ３６，Ｌ、。 １０の ストアノード　°“Ｌ　Ｉ＋ １１の　　　−一丁一一 ストアノード １２７ア、−Ｆ、−ｌ− １３の ストア、−ド′Ｌ゛。 第　　　１１　　　図 １９？アｙ−）”−ｍ−Ｌ　Ｉ＋−一 １１の　　　　　　　・・Ｌ　Ｉ＋ ストアノード□ １２の ストアノード １３の ストアノードーーーー二山二−−−− φ。ｕｔ−１−一一 悶　　　　　　　　　　ゼ ・Ｈコ １ミ １ミ 第　　　１４　　　図 ストアノード−」′−シーーーーーーー１表？ア／−）
”−一一一「−シーーーーーストアノードーーーー−一
了−−−−−−２９Ｔア、−４、−ｍ−−「−一一一−
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　　　１６　　　図 ストｆノート　　　　　　。 第　　　１９　　　図 第　　２０　　図 ２１の ストアノード゛Ｌ′” り　Ｊ” ９　　　　　　Ｓ

Claims (7)

【特許請求の範囲】
1. （１）多値記憶装置から送られてきた入力信号の電位変
   化のタイミングに対応したディジタル情報を、第１の記
   憶素子群に書き込み、また上記第１の記憶素子群に記憶
   されている情報を読み出して上記多値記憶装置への書き
   込み信号とする一時記憶回路において、上記第１の記憶
   素子群に付随して第２の記憶素子群を複数列配置し、上
   記入力信号の電位変化のタイミングに対応したディジタ
   ル情報を上記第２の記憶素子群にも書き込む第１の手段
   と、選択された列の第２の記憶素子群から並列に情報を
   読み出す第２の手段と、選択された列の上記第１の記憶
   素子群に並列に情報を書き込む第３の手段とを具備した
   ことを特徴とする半導体記憶装置。
2. （２）前記第２の記憶素子群は、前記多値記憶装置の多
   値レベルの数をｎとするとき、ｌｏｇ＿２ｎ以上の最小
   の整数ｍだけの素子を有することを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。
3. （３）前記第１の手段は、第２の記憶素子群に接続され
   た書き込み用制御線群に、前記入力信号の電位変化のタ
   イミングに対応したｍビットのコードを供給し、前記入
   力信号の電位変化のタイミングに対応したディジタル情
   報を書き込むことを特徴とする特許請求の範囲第２項記
   載の半導体記憶装置。
4. （４）前記第２の手段は、前記第２の記憶素子群に接続
   された読み出し用制御線群の電位を、選択された列の前
   記第２の記憶素子群に記憶されている情報によつて制御
   することを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。
5. （５）前記第１の手段と第２の手段において、書き込み
   用制御線群と読み出し用制御線群とを兼用することを特
   徴とする特許請求の範囲第３項または第４項記載の半導
   体記憶装置。
6. （６）前記第３の手段は、各列の前記第１の記憶素子群
   に接続された書き込み用制御線群から書き込むべき情報
   を供給することを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。
7. （７）前記第２の手段と第３の手段は、前記第２の記憶
   素子群に記憶された情報の読み出しと、前記第１の記憶
   素子群への情報の書き込みとを同時並行して行うことを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。