TW487911B - Semiconductor memory device - Google Patents

Description

487911 五、發明說明（1) 【發明所屬之技術領域】 本發明涉及半導體記憶裝置，尤其涉及用於混裝dram (動態隨機存取記憶體）等的高速DRAM。具體而言，本發 明涉及高速DRAM的列系統控制電路。 【習知之技術】 圖2 5為習知技術的D R A Μ列糸統電路的配置概略說明圖。 此圖25所示DRAM是時鐘同步型DRAM (SDRAM )，具有4個存 儲體的結構，存儲容量為64百萬位元（64Mbit )。 子 圖25中，此DRAM包含分別分配給存儲體人〜D的4個存儲 矩陣MMA〜MMD。這些存儲矩陣MMA〜MMD分別具有丨6百萬位 元存儲容量。存儲矩陣MMA〜MMD分別劃分為^具有i百萬 位元存儲容量的16個存儲子塊MSB。各存儲矩陣'(me_r 大》。條3人丑，其中包含進行選擇列的存儲單元資料讀 放大和鎖存的讀出放大器電路。 、 與各存儲矩細A〜MMD對應設置列系統控制電路口卜 CTD，用於接收外部時鐘信號extcu、列位址俨 <Π:〇>和存儲體位址信號BA<1:〇>和途中未示°的。合a， 並產生列系統控制信號。這此列李 '、、°p令 Φ 由存儲俨仿〇产咕βΛ/1 ^ 一夕j糸、、先控制電路CTA〜CTD在 dCU同步地㈣列位址信號R 卜^里jy虎 〇>。利用8位元的塊選擇传於，為—〈（·ϋ> BS-D<7: 〇>指定的存•體（存儲矩^中選/ ^體位址信號BA<i·· 平^ T &擇2個存儲子塊MSB。

487911 五、發明說明（2) 給出列系統命令（存儲體啟動命令；啟動命令），則按照 存儲肢位址彳s號B A < 1 ·· 〇〉有選擇地啟動這些列系統控制電 路CTA〜CTD ’並與外部時鐘信號extCLK同步地生成列位址 啟用（允許）信號RADE j — RADE —D和字線啟動信號RXT RXT—D 。 舁省存儲矩陣MMA〜MMD分別對應分散配置列系統控制電 ，CTA〜fTD，按照存儲體位址信號βΑ<1 ·· 〇>有選擇地驅動 這些列系統控制電路CTA〜CTD，從而可將存儲體A〜d分別 相互獨立地驅動到啟動狀態。 曰與存儲矩陣MMA〜MMD的存儲子塊MSB分別對應設置判決 =否對不良列‘疋位址用的備份判決電路（溶絲盒）4和列

解碼電路5，後者用於按照塊選擇信號BSj<7:0>〜BS D

的回應塊選擇信號和列預解碼信號X Λ<19:0>〜^ D 〈i9一:〇>的相應、預解碼㈣，在相應存儲子塊内將一列存儲 =動為到-選位擇狀態。分別在存儲矩陣mma〜mmd，以存儲 子塊M S B為早位選握· ^岭 、？ . 从，，,^ 擇予線，並以存儲子塊MSB為單位利用冗 餘列（列備份電路）補# χ & α μ 干 〜用几 RA<11 . 9>進行解踩良列。借助對列位址高端信號 日*，生成堍、堡摆i 1义別在列系統控制電路CTA〜CTD啟動 打生成塊1擇^虎“3<7:〇>〜“1)<7.〇〉。 號R A < 8 : 0 >生成列預解瑪栌 i位址仏 闰么糾会」 唬X-A<19:0>〜X-D<19:〇>。 圖2 6 A為歹j系、、先控制電路中 結構說明目。圖2H中，列系1 唬魚生電路的 同的結構，僅代表性地二糸統j空制電路CTA〜CTD具有相 闰9卩4 + & / 地出一個列糸統控制電路CT。 圖26A中，列糸統控制雷 制電路CT包含：接收指示存儲體啟 第6頁 C:\2D-C0DE\90-02\89125312.ptd 487911 五、發明說明（3) 動的啟動指令ACT和指示存儲體非啟動的預充電指令PRG的 複合間極電路90〇 ;與内部時鐘信號CLK上升邊同步地鎖存 複合閘極電路9 0 0的輸出信號的鎖存電路9 〇 1 ;將鎖存電路 901來的存儲體啟動信號RASE延遲規定時間D1的延遲電路 90,2 ’接收延遲電路9〇2的輸出信號和存儲體啟動信號““ 的與（ANM電路903;將"與π電路903的輸出信號延遲 規疋日可間D 2的延遲電路9 〇 4 ;接收延遲電路9 〇 4的輸出信號 和AND電路9 03的輸出信號生成列位址啟用信號rade的"或" (〇R )電路9 0 5。延遲電路9 0 2和”與”電路9〇3構成上升邊 延遲電路，延遲電路9〇4和”或”電路9 0 5構成下降邊延遲電 #〜ί 逛包含：將存儲體啟動信號Rase延遲 :見广間D3的延遲電路9 0 6 ;接收延遲電路9〇 =存儲體啟動信號RASE的"與"電路9〇7 ;將,，盥 ° 輸出信號延遲規定時間D4的延遲電路9〇8 ;接收 的輪出信號和"與"電路9〇7 — 號的"或·，電路9 0 9。 勺輸出“虎產生字線啟動信

複合閘極電路9 0 0等效於包含接收在 和啟動命令ACT的，，或π電路、接收該,，π =動信號RASE 預充電命令PRG的閘極電路的電路：：：,出信號和 令m為L位準的非啟動狀態時，作預充電命 由外部時鐘信號extCLK產生内部時鐘传號路進行工作。 部時鐘信號extCLK同步的時鐘作缺 ^ K ’這是與外 示時序圖說明圖26A所示列系統控制電路CT的$運圖2<B所

487911 五、發明說明（4) 在時鐘信號CLK的周期# 〇提供啟動命令ACT，… ★ 閉極電路9〇〇的輸出信號上升到H位準。由鎖存電攸路而= ::時鐘信號CLK的上升邊同步地鎖存該複合閘極電路_ 的輸出信號，從而存儲體啟動信號^3£;上升到Η位 動狀態。存儲體啟動信號RASE上升到Η位準時，妹過延 電路902具有的延料刚後，"與"f路9()3輸^;^上遲井 為Η位準，列位址啟用信號RADE也隨著上升到η位準广 回應於存儲體啟動信號RASE的上升邊，經過延遲電路 « L〇6隹具有的延遲時間D3後，綱電路907的輸出信號上升到Η 位準，字線啟動信號RXT也隨著上升到Η位準。 士 1使啟動命令ACT下降到L位準，鎖存電路9〇1也與内部 日守鐘信號CLK的上升邊同步地處於鎖存狀態，將存儲體啟 動信號RASE維持於Η位準的啟動狀態。 且 =鐘周期#1未提供啟動命令❿時（啟動命令act為L 位準日寸），存儲體啟動信號以“為11位準，複合閘極電路 9〇〇的輸出信號也隨著為H位準，鎖存電路9〇1取入複合閘 極電路9 0 0來的η位準信號加以鎖存。因此，在提供預充電 :jr PRG (預充電命令pRG為Η位準）之前，存儲體啟動信 k ASE維持Η位準的啟動狀態，列位址啟用信號RADE和字 線啟動信號RXT也隨著分別維持H位準的啟動狀態。 在時鐘周期# 1〜# 4，進行行系統的操作（提供指示資 料讀出的讀命令或指示資料寫入的寫命令）。 在時鐘周期# 5提供預充電命令PRG時，複合閘極電路 9 0 0的輸出信號變為l位準，鎖存電路9 〇 1在内部時鐘信號

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CLK的上升邊取入複合閘極電路9〇〇來的L位準信號，存儲 體啟動信號RASE也隨著成為L位準的非啟動狀態。隨著存 儲體啟動信號RASE為L位準，，，與’，電路9〇3的輸出信號成為-L位準，/經過延遲電糊具有的延遲時：後，=: 啟用彳cr號R A D E成為L位準的非啟動狀態。經過延遲電路g 〇 8 具有的延遲時間D4後，字線啟動信號!^丁也為L位準的非啟 動狀態。延遲時間D2比延遲時間D4長，因而在字線啟動信 號RXT為非啟動狀態、選擇狀態的字線（主/次字線）也為 非啟動狀態後，列位址啟用信號RADE為非啟動狀態，從而 如後文將說明那樣，解除列位址信號的鎖存狀態。 圖2 7為列糸統控制電路c τ所含内部位址發生電路的結構 6兒明圖。列位址信號具有多位元，對每一位元設置結構相 同的位址發生電路，圖27中代表性地示出一個列位址發生 電路。 ^ 圖2 7中，列位址發生電路包含：與内部時鐘信號cu上 升邊同步地鎖存列位址信號RA的鎖存電路9 1 〇 ;使列位址 啟用信號RADE反相的反相器911 ;根據反相器9n的輸出信 號和列位址啟用信號RADE使鎖存電路910的輸出信號χΑ通 過的傳輸閘極9 1 2 ;使通過傳輸閘極9 1 2提供的位址信號X a 反相的反相器913 ;使反相器913的輸出信號反相後傳到反 相器9 1 3輸入端的反相器9 1 4 ;接收通過傳輸閘極9 1 2提供 的位址信號XA和列位址啟用信號RADE並產生内部列位址信 號RAD的π與”電路915 ;接收列位址啟用信號raDE和反相器 9 1 3的輸出信號產生此内部列位址信號ZRAD的”與”電路

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五、發明說明（6) 916 〇 反相器9 1 3和9 1 4構成反相鎖存電路。傳輸閘極g 1 2在列 位址啟用信號RADE為啟動狀態的Η位準時，稱為非導通狀 態。下面，參照圖28所示時序圖說明圖27所示列位址發生 電路的運作。 χ k供啟動命令A C Τ，則鎖存電路9 1 〇與内部時鐘作號c l κ 上升邊同步地對地址信號RA進行鎖存，並輸出鎖^列^位址 信號XA。列位址啟用信號RADE處於l位準的非啟動狀態， 傳輪閘極9 1 2處於導通狀態，使該鎖存電路9丨〇來的 位址信號XA通過。 按照啟動命令將列位址啟用信號RADE驅動到H位準的啟 動狀態時’傳輸閘極912變為非導通狀態，從而由反相哭 91 3和914鎖存從鎖存電路910來的鎖存列位址信號χΑ。& 後，在列位址啟用信號RADE為啟動狀態的期間，傳輸閘極 912處於非導通狀態，即使鎖存電路91〇輸出的列位址俨號 XA變化，對内部列位址信號的產生也沒有任何影響。& 與"電路915和916在列位址啟用信號RADE為[位準時， f内部，位址信號RAD *ZRAD都維持於[位準的非啟動狀 ，。接著:此列位址啟用信號以卯被驅動到啟動狀態時， 安照反相器913和914所鎖存的位址信號，"與"電路9〗5和 91 6被驅動到與内部位址信號RAD *ZRAD對應的邏輯狀能。 =部列位址信號ZRAD和RAD為互補位址信號，保持列^ 址啟用信號RAM為Η位準的啟動狀態期間的邏輯位準。因 此’在列位址啟用信號RADE_位準的啟動狀態期間，内 第10頁 C:\2D-C0DE\90-02\89125312.ptd 487911 五、發明說明（7) 部列位址信號RAD和ZRAD保持該邏輯位準 將與位址指定列對應的字 固29A為歹J系統控制電路口所含塊選擇 =兒明Λ。：29”，塊選擇信號發生部包含二; :塊ίίϊ=7 7:〇>。該塊解碼電路920包含分別 解碼器是3位的解碼器 對應…塊解碼器。這些塊 円3=為：!"4解碼器電路920所含塊解碼器的說明圖。 圖29Β中，塊解碼器92Ga接收3位元的内部列位址 <u>、RAD<10>和RAD<9>，生成塊解碼信號“<7> :^用^ 2的塊選擇信號BS〈7 : 0>選擇】6個存儲子塊中的2個存儲 f昔：給塊解碼器92〇8提供適當組合的3位元高端位 t说’此有選擇地啟動塊選擇信號bs<7>〜bs〈〇>。 圖30為列系統控制電路CT所含列預解碼器電路的結構概 略說明圖。圖30中，列預解碼器電路93〇包含：接收内部列 =址信號1^0<1:〇>和21^])<1:〇>進行預解碼，生成4位元預 解碼信號X〈3 : 0>的預解碼電路93〇a ;接收内部列位址作號 =<3:2>和腿<3:2>進行預解碼，生成4位元預解碼信 X<7:4>的預解碼電路930b ;接收内部列位址信號rad<64> 和ZRAD<6 : 4>進行預解碼’生成8位元預解碼信號^丨5 : 8>的 預解碼電路930c ;接收内部列位址信號rad<8:7>*zrad <8:7>進行預解碼，生成4位元預解碼信號χ<19:ΐ6>的預解 C:\2D-CODE\90-02\89125312.ptd 第11頁 i /yn 五、發明說明（8) 碼電路9 3 0d 這些預解碼電路9 3 0 a〜9 3 0 d分別且女作a 示解碼電路相同的預解碼電路作：單的圖29b所 ，碼電糊的預解碼信二早二來自 早凡的存儲子塊中指定一列存 八有512列存儲 X<19:16>指定該512列存儲i ^早兀。例如，預解碼信號 以列存儲單元群。預解石弓俨㈣二：2/列存儲早兀群中的 中的4列存料元雜早Λ 5虎x〈7 ··4 >指定1 6列存儲單元群 雜由从儲群。預％碼信號X<3 : 0>指定4列存M m -群中的一列存错單元。 夕J存儲早χ 終：Ϊ $ Ϊ碼信號X<1 9 : °〉和塊選擇信號BS<7 :。> -起提供 給相應的存儲矩陣（存儲體） 起耠供 儲子塊中設置的列解碼雷⑬J '、、、塊、擇仏唬啟動各存 信號BS<7 : 〇>所指定存儲子挣订列解碼操作，將塊選擇 一列存儲罝_ , ^存儲子塊中預解碼信號X<1 9 : 0>指定的 夕J存储早兀驅動到選擇狀態。 相疋的 圖3 1為分別對各存儲早舍％ 概略說明圖。圖31中，備的備份判決電路4的結構 壓Vcc位準的預充電用ρ通道⑽ 預^電到電源電 出信號線SG上的熔絲元件F4〜m曰曰 連接在輸 元件F4〜F19串聯連接並八st产4 /及刀別與這些熔絲 〜的N通_S電晶體RT4〜Rn 9妾=碼' 〜RT19的源極連接到接地節點。 二S ^日日體RT4 判決結果指示信號SPARE_E。 μ ^虎線SG輸出備份 對應於各預解碼信號群，即對應於預解碼信號Χ<7··4>的 第12頁 C:\2D-C0DE\90-02\89125312.ptd 邮 7911 五 發明說明（9) 炫絲兀件F 7〜F 4中一個熔斷，或者對應於預解碼信號 X < 1 5 : 8 >的熔絲元件F 1 5〜F 8中的一個阻斷，或者對應於預 解碼信號X<19: 16>的熔絲元件F19〜F16中的一個阻斷，以 此對不良列位址進行編程。 常規操作時，存儲體啟動信號RASE為非啟動狀態，則M〇s =bB體PT處於導通狀態，輸出信號線SG處於Η位準。存儲 肢，動信號RASE為啟動狀態的η位準時，M〇s電晶體ρτ成為 非¥通狀悲，輸出信號線SG的預充電操作結束。接著， ，預解碼信號X<19:4>。溶絲元件F4〜m，在指定不 m ί Ϊ時\與變成H位準的預解碼信號對應的熔絲元件熔斷。 、午碼佗唬X < 1 9 : 4 >在指定不良列位址時，不存在從 地節點的電流通路’該備份判定結果：定信 不%列位址持11位準。另一方面，預解碼信號X<1 9 : 4>盥 與導通狀態溶絲元件串聯連接嶋s 從而=信號咖 ,,、隹> θ °果才曰不k ^SPARE_E驅動到L位準。出 此，進仃是否指定不&列位址的判決。 彳旱由 上迹備份判決電路4中不利用預解珥俨n、 因如下。存儲陣列的字綠呈亡用預Ή5號X<3:0>，其原 和次字線。次字線連、二J为級子線結才冓，包含主字線 為-組，酉己置：：ϊ;:列存儲單元’規定數目的次字線 時，由預解碼信號趴3 '、、 2 一條主字線配置4條次字線 此，備份電路以主。字綠=疋4條次字線申的一條。因 條次字線。 、〜皁位對不良列補救，同時置換4

Ptd C:\2D-C0DE\90-02\89I25312 487911 五、發明說明（10) 圖3】為:儲：塊對應設置的列解碼電路的結構概 LT主儲子塊設置：正常主字線，L ;與 NSWL3 ^ WL對應配置的4條正常次字線NSWL0〜

和：人子線驅動器SWD〇 〜SWD 線NSWL〇〜NSWL3f$#設置，用於八^^者刀別與正常次字 〜SD3 & ·ρ ^ ^置用於刀別按照分解碼信號SD0 選擇妝能ΛΛ予線剛L上"?號將相應的次字線驅動到 ^ L對應設置的4條備份次字線SSWL〇〜” L3和備份次字線驅動器SSD〇〜SSD3。後者與備份 ^ 〜SSWL3分別對應設置，並分別按照分解碼信號 到選〜備份主字線謂L上的信號將相應的次字線㈣ ==擇狀恶。次字線NSWL〇 〜NSWL3和％^〇〜sswu分別 接存儲子塊MSB中的存儲單元MC。 2備份列判決電路4來的備份判決結果指示信號spare_e 丄y、給備份啟用（允許）電路4a，產生正常列啟動（允許） 信號NRE和備份列啟動信號SRE。與正常主字線NMWL對應設 置1列解碼器5a在正常列啟動信號NRE和塊選擇信號Bs啟 =呀啟動，對預解碼信號义丨、χ ]·和Xk進行解碼，並按照該 解碼結果和字線啟動信號RXT將正常主字線NMWL驅動到啟 動狀態。預解碼信號Xi、X ]·和Xk分別對應於預解碼信號 X<7:4>、X<15 : 8>和<19 : 16>。從預解碼信號χ<3 : 〇>分別生 成分解碼信號SD0〜SD3 (以互補信號對的形式）。 與備份主字線SMWL對應設置的備份字線驅動器5b在備份 啟動電路4a來的備份列啟動信號SRE和塊選擇信號Bs啟動

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’t知照字線啟動信號以了將備份主字線SMWL驅動到 ^犬悲。備份判決電路4與備份主字線SMWL對應設置。 此，、，備份判決電路的備份判決結果指示信號spare_e 二^位準吟，備份列啟動信號SRE啟動，將備份主字線別札 MD1? ^ ^ k，列解碼器5a，其正常列啟動信號 二启動狀態’禁止解碼操作和主字線NMWL驅動到選 僅在塊選擇#號BS選擇的存儲子塊msb内進行字線（主字 線和次字線）選擇狀態驅動。

_3為表示_個存儲體巾的列選擇操作的時序圖。在内 部時鐘信號CLK的周期#a，提供啟動命令ACT。該時鐘周 期#a中，在内部時鐘信號CLK的上升邊按照啟動命令 啟動存儲體啟動信號RASE(參閱圖26A)。

啟動該啟動信號RASE時，接著啟動列位址啟用信號rade 。如圖27所不，根據列位址啟用信號^⑽的啟動，鎖存外 部來的位址信號RA，確定内部列位址信號RAD<8 : 〇>。將内 1列位址信號RAD<8:0>和ZRAD<8:0>進行預解碼，生成預 解碼信號Χ^19··0>，或生成塊選擇信號BS<7:〇>。從中央部 配置的列系統控制電路口將這些塊選擇信號BS<7 : 〇〉和列 預解碼h號义< 1 9 : 0>傳到相應的存儲矩陣，分別對存儲子 塊進行備份判決和預解碼信號的解碼。 在備份判決中確定預解碼信號趴19:4>後，確定備份判 決結果指示信號SPARE —E，並按照備份判決結果指示信號 SPARE—E產生正常列啟動信號NRE和備份列啟動信號s/e儿 487911

^多閱，d z )。確定這些備份判決結果後，啟動列解碼器 或備$字線驅動器，按照字線啟動信號RXT將相應的字線^ (主子線）驅動到選擇狀態。 、

〜因此，在提供啟動命令ACT後，將主字線驅動到選擇狀 怨時’經過位址預解碼所需要的時間ta和該預解碼信號傳 輸時間及備份判決時間tb後，由列解碼器或備份字線驅b動 為將位址已指定的主字線驅動到選擇狀態。接著，將次字 線（正常次字線或備份次字線）驅動到選擇狀態。因此， 從k供啟動命令A C T到實際將字線（次字線）驅動到選擇 狀態’所需的時間t d大於t a + t b。在時鐘周期# a提供啟 動命令ACT後，提供使行系統運作用的命令（讀命令或寫 命令READ或WRITE )。從上述列系統電路工作到行系統電 路工作所需要的時間t R C D在標準D R A Μ中為公知的r a ^ — c A S 延遲時間。因此，上述從提供啟動命令ACT到次字線驅動 為選擇狀態的時間（列存取時間）td長時，不能縮短RAS —CAS延遲時間tRCD。從而，在與高速内部時鐘信號ακ同 步工作日守’提供啟動命令A C T後’不能立即提供讀命a < 寫命令。產生即使利用高速内部時鐘信號CLK，也不能實 現高速資料存取的問題。

如圖3 1所示，備份判決電路中，採用了預解碼信號 X<1 9 : 4>，需要分別對應於這些預解碼信號的二進°位;字 位元X<19>〜X<4>配置熔絲元件F19〜F4。需要這樣的名士 構，是為了從列系統控制電路與塊選擇信號並行地傳^預 解碼信號。熔絲元件F 19〜F4與通常的MOS電晶體相比其體

C:\2D-CODE\90-02\89125312.ptd 第16頁 487911 五、發明說明（13) ___ 積非常大。這是因為鐳射 r產其：；面積大而且為了避免％切割 政’產生壞影響，因㈣絲 %，四周飛 = U〜F4數量多，因而備份判寬。溶 產生日日片面積也相應變大的問題。 4用面積大， v;v: ：m;d """ - - ^ -- (謂Μ)之類的高速記憶體中，矛C排題 因此，需要容伽+心儿丄 们^上的存儲體。 奋姑曰^ 存儲體時，將存儲矩陣分配A ^ 積大幅度增…而面臨困難體 成母一存儲體配置列系統控制電路和 =信號的結構時，隨著存儲體數目增體專用預 ::路：預解碼信號佈線區的面積增 先控 增大。存在問題。 曰曰月面積也相應 【發明之概要】 ^ I月的目的是提供能縮短字線啟 且存儲體擴充方便的半導體記憶裝置/]所而列存取時間 本^月的另一目的是提供處理 面積和存取時間的半導體記憶裝置。+存儲體擴充不增力。 ^發明的再—目的是提供具有能消除上述以 、★進/列系統電路的半導體記憶裝置。 、點 列導體器件具有：有多個存儲體的存儲陣 配置在该存儲體的一側，接收外部來的時鐘信號和货

I 第17頁 五、發明說明（14) 址信號，生成内部時鐘信號和與該内 内部位址信號，沪一 ^ T釦“唬非同步的 體用的中央控制‘路.八°二=傳給存儲陣列的多個存儲 設置，與鎖存定時信“步對應 陣列的多個存的f置處理電路，·分別與存儲 來的預解碼信號，選二二5二按照相應的前置處理電路發 元用的選擇電路。 μ子儲體中位址被指定的存儲單 存^單親元點:二導子^ 態的多個存儲體的存儲陣：,：J獨立地驅動到啟動狀 量的子塊。 ㈣陣列。多個存儲體分別包含規定數 申。月專利範圍苐1 3項的半導體士产驻、成 存儲體共同設置 旦σ ;置還具有··對多個 存儲體驅動到啟動I lf儲體啟動指示信號把所指定的 制信號發Γ二動提；給各存儲體用的控 號同步地鎖存和存儲體M g t — /、同D又置，與外部時鐘信 號，並二二動指示信號並行提供的塊選擇信 時鐘信號以信r生電路；與 按照鎖存定時信號鎖；：址設置， 在控制信號所含操作杵制广嘖鲂也士^末勺位化唬，並 缺— μ 邗彳工制^唬啟動時，對該鎖存的位址作 :進二角午碼的前置處理電路。操作控制信號由 動 才曰不仏號在相應存儲體為啟動狀態期間設置成啟動狀^ 圓 第18頁 c*\2D-CODE\9〇.〇2\89125312.ptd 487911 五、發明說明（15) 申請專利範n 1 3的半導體記_ 〜 路，該電路與多個存儲體分別f; L :具有：備份判決電 路發來的位址信號和預 ς ^ ，根據地址發生 址：號是否指定不良位元位址==位址’判決該位 =判決結果指示信號；按照‘：：该判決結果的 決電路的輪出信號的備份鎖存電^；!彳§號鎖存該備份匈 輸出信號產生使補救不良位元用的備=備份鎖存電路的 號的備份啟動電路。 77電路啟動的啟動信 提供給多：存：Π】：：：部時鐘信號非同步地共同 步㈣㈣供::址;中；信號°同 立時間將位址信號傳給各存儲體，可縮P2：：利用位址建 :又對多個存儲體在-個方向共同要 ”即使存儲陣列所含存 傳： 量和位元數也不祕丄 所得位址k唬數 利用上述位址乂口、隹能方便地處理存儲體擴充。 信號對備份判“2:備份作’並按照鎖存定時 因而能利用號進行鎖存後，進行預解碼操作， 和備份,間進行Γ”決，可縮短地址傳輸 ^。體共同傳送位址信號，存儲體擴充也能容易處 /i=t號分別對應各存儲體進行傳送，因而即使對多個 I:豆/、同傳送位址信號，也能僅在指定的存儲體正確地 進行所指定的操作。

第19頁 C:\2D-C0DE\90-02\891253l2.ptd --- |· 五、發明說明（16) 實現士 Ϊ ί ’此獲得存儲體擴充時也不增大晶片面積且能 、見呵速存取的半導體記憶裝置。 、 【發明之實施形態】 [實施形態1 ] gl 1 # 儲矩陳θ "，半導體記憶裝置包含相對配置的2個存 =陣（memory mat)MMU〇MM2。存儲矩陣龍〗劃分 =刀T給存儲體A和存儲體3的2個存儲塊ΜβΑ1*Μββι : & :=Γ也劃分為分別分配給存儲體Α和存儲體Β的2個存 j鬼MBA2和MBB2。存儲塊MBA1、MBA2、仙…和㈣” =8百萬位元（MbU)存儲容量’並且分別劃分為具有;； 存儲容量的存儲子塊腿。因此，這些存儲塊MBAi /BA2、MBB1和MBB2分別包含8個存儲子塊MSB。在相鄰存 儲f，MSB之間配置包含讀出放大電路的讀出放大器條sab ，忒§買出放大電路用於對選擇列的存儲單元資料進行讀 出、放大和鎖存。 、 在存儲矩陣ΜΜ1和MM2的一側配置”中央，，列系統控制電路 1，該電路接收外部來的列存儲體位址信號RBA、列位址信 號RA <11 ··〇>、外部時鐘信號extCLK和圖中未示出的命 々，產生列系統工作控制信號。該列系統控制電路1通過 存儲體共用信號匯流排6，沿一個方向傳送與外部時鐘信 號extCLK同步的内部時鐘信號CLKR、按照外部位址信號ra <11··0>與時鐘信號CLKR (extCLK)非同步地形成的列位址 信號RA <8 ·· 0>、4位元列位址信號ra<1 1 ·· 9>解碼後產生的

C: \2D-C0DE\90-02\89125312.ptd 第20頁 487911 五、發明說明（17) 與時鐘信號CLKR (extCLK)同步的塊選擇信號Bs<7 塊選擇信號BS<7 : 0>識別8個存儲子塊MSB中的一個。·，。 址信號RA<8 : 0>在一個存儲子塊中識別一列存儲單元歹彳位 此存儲體共用信號匯流排6上傳送的内部時鐘信號^。在 列位址信號RA<8 ·· 0>和塊選擇信號β3<7 ·· 〇>是存雕 、 儲體B共用的信號。 辟粗A和存 列系統控制電路1接到啟動命令，就按照與此時士 到的列存儲體位址RBA，分別對各存儲體產生列系: 信號R^ATCH —A，B、RXT —A，B 和RADE —A，B，通過存^雕 % 專用化號匯流排7沿一個方向傳送。 月且 ，分二別與存儲矩陣關1和MM2所含存儲子塊MSB對應配置，， 址”前置處理電路2、備份判決電路4和列解碼器位土”立 前置處理電路2接收列位址信號!^<8 : 〇>，根據 =

RXLATCH (RXLATCH_A，1B) ^RADE (RADE_A，tB) J 並進行預解碼後，提供給相應的列解碼器。備份 : 4與時鐘信號非同步地進行對列位址信號RA<8 ·· 〇〉的’ 決，並將備份判決結果指示信號提供給相應的列解=J 5。借助與時鐘信號CLKR (extCLK)非同步地利用位°° 立呀間進仃備份判決操作，能加速確定備份判決結果 時’可使内部字線選擇操作開始的定時加快。 、疋 備伤判決電路4接收9位元列位址RA<8 : 0>進行備份判 決’並利用炼絲程式編排不良位元地址時，只需要9位 溶絲元件，與利用20位元預解碼信號X<1 9 ··0>進行備份剌 決的結構相比，可大量減少熔絲元件，從而備份判決電路

C:\2D-CODE\90-O2\891253l2.ptd 487911 五、發明說明（18) 4的佔用面積相應減小。 塊選擇信號BS<7:0>和列位址信號Ra<8 〇> 2體B共用的信號，即使存館矩陣和疋存儲體A和 體擴充而存儲體數量增加，#此乂六M 中由於存儲 n處理的佈線佔用面積不增大。雖 而存儲體 面—=ί=ϊ…比位址信號少，因而能使佈線佔用 圖s 2圖1Γ所ί 2央"列系統控制電路1的結構概略說曰月 信，t二’’ .列糸統控制電路1包含：接收外部時鐘 ψπκΐ^ 1 * Λ s亥外部時鐘信號⑻⑽同步的時鐘信 生電路11;與内部時鐘信號⑽同步 ，入來自外部的位址位元extRA<11:9>並保持一個時鐘 =的，鎖:予電路12; w塊鎖存電路12的輸出位址解碼， 產生塊遥擇#號BS<7 : 〇>的塊解碼電路i 3 ;對來自外部的 位址位元ex，tRA<8:0>進行緩衝處理，生成内部位址位元 RA<8:0>的緩衝電路14。緩衝電路14僅具有對外部提供的 =位址位元extRA<8:0>進行緩衝處理的功能，與内部時鐘 k號CLKR非同步地進行工作。此緩衝電路丨4也可用中繼器 構成。内部時鐘發生電路1 1用緩衝電路' pL[(鎖相環） 或DLL(延遲鎖定環）構成。 列系統控制電路1還包含存儲體A控制電路丨5和存儲體b 控制電路1 6 ’该控制電路接收啟動命令a c τ、預充電命令

C:\2D-CODE\90-02\89125312.ptd 第22頁 487911 PRG和列存儲體位址信號RBA，在由列存儲體位址信號rba 指定時’按照接收到的命令產生内部列系統控制信號。存 儲體A控制電路15在提供啟動命令“丁，並且列存儲體位址 信號RBA指示存儲體a時，得到啟動，產生按照規定^順序 啟動的列系統控制信號RXLATCH — A、RXT — A和RADE —A。存儲

體B控制電路1 6在列存儲體位址信號RBA指定存儲體B時得 到啟動，並在提供啟動命令ACT時，按規定的順序啟動列 系統控制信號RXLATCH —B、RXT —B和RADE一B。這些存儲體A 控制電路1 5和存儲體B控制電路丨6取入與内部時鐘信號 CLKR同步提供的命令，並在相應存儲體為啟動狀態期間， 使相應列系統控制信號RXLATCH、RXT *RADE維持啟動狀 態。 4曰助將塊選擇彳§號3$<7 : 0>鎖存内部時鐘信號CLKR的一 個時鐘周期’能正確地在局部列控制f路（前置處理電路 )將選擇塊可靠驅動㈣擇狀態，同時使非選擇子塊處於 非選擇狀態。列位址位BA<8:〇>僅通過緩衝電路14與内部 時鐘化號。乙0非同步地共同提供給存儲體a和6，因而可利 用該列位址的建立時間’在各存儲體的存儲子塊接收列位 址位元RA〈8:0>，進行備份判決。 « ^ ^ # ^ ^ ^ f，J ^ ^ ^ ^ ^ ^ ^ 唬XLATCHj，B、字線啟動信號RXT j， (enable) ^,RADE^,B〇^h，^ 啟ίύ 1口號位元線分隔指示信號和位元線均衡信號。然 而，足些控制h號的數量比位址位元數少得多，即使假設

487911 " I - 五、發明說明（20) 分別單獨對存儲體A或存 ^ ^ 也能比將預解碼信號單 =些列系統控制信號， 面積。 傳达的結構大幅度減少佈線佔用 圖3為與存儲子塊分別對應_ 的結構概略說明圖。 ^ ς的局部列系列控制電路 緩衝電路14來的列位址位H而且接收圖2所示 2> ^ ^ . 3, ：；A： , ^ ^ - - -ΒΛ<3 ： 信號cLKR同步地取入列位址位元^ 1路4供與内部時鐘 發來的備份判決結果指示存〇>和備份判決電路4

:步地加以鎖存同時 :止：S = :_TCH 處理電路2 ;拉胳乂里士 止位兀進仃預解碼的前置

(川"> 理電路2發來的列預解碼信號X )信號RADE Λ ” 動信號RXT和列位址啟用（允許 列解瑪哭5、f甚生主子線驅動信號Z〇L的列解碼器5。該 如圖叩5遏產生互補的分解碼信號SD *ZSD。 前置二，局部列系統控制電路中，備份判決電路4在 元RAcl.n 路2與内部時鐘信號CUR同步地取入列位址位 入·〉觔，進行備份判決。因此，前置處理電路2中取 立址位兀!^<8 : 〇>時，備份判決結果已加 奸，二t的工作定時即加速字線啟動信號RXT的啟動定 Γ &短從提供啟動命令ACT到將主字線MWL和次字線 且驅動為選擇狀態所需要的時間（列存取時間）。而 ’備份判決電路4只接收7位元列位址RA<8 : 2>，可減少 其佔用面積。

第24頁 五、發明說明（21) 前置處理電路2中，推 x，提供給鄰近的列解碼二預解碼操作，產生預解碼信號 的傳輪時間，能以快速“二=不需要考慮地址信舰 驅動到選擇狀熊。 疋扦將子線（主字線和次字線） 序i。\本:明形態1的半導體記憶裝置的操作說明時 K。 蒼照圖4說明圖1到圖3所示的列系統電路的 啟啟動命令ACT並行地提供列位址位_··〇>。該 其取I :甚T在'央列系統控制電路丨按照時鐘信號CLKR將 過缓㈣w生列系統操作控制信號。列位址位RA<8:0>通 4傳給對各存儲子塊設置的局部列系列控制電 11 ，在此内部時鐘信號CLKR的上升邊之前，在圖3 ^份判決電路4已按照列位址位元RA<8 : 2>進行備份判 ’、木作，该備份判決電路4的備份判決結果指 /SPARER為確定狀態。 彳°唬 接著，時鐘信號CLKR —上升到Η位準，圖2所示存儲體a 控制電路1 5或存儲體b控制電路1 6就工作，將列系統控制 信號RADE、RXLATCH和RXT按規定順序驅動到啟動狀離·"。又 將塊選擇信號BS (—個BS<7:0>)與時鐘信號CLKl^f上升 邊同步地驅動到選擇狀態，並在一個時鐘周期期間维 擇狀態。 、 、 前置處理電路2中與内部之中信號CLKR的上升邊同步地 取入備份判決結果指示信號/ S P A R E — E，將正常列啟動（允 許）信號NRE或備份列啟動信號SRE驅動到啟動狀態，並按

C:\2D-C0DE\90-02\89125312.ptd 第25頁 487911 五、發明說明（22) 照鎖存指示信號RXLATCH加以鎖存。 | 接著，上述前置處理電路2所包含的預解碼電路將提供 的^位址位元RA<8:0>預解碼，產生預解碼信號X提供給解 碼态5。此前置處理電路2的預解碼信號X短距離地傳送到 附近設置的列解碼器5。因此，内部時鐘信號以“上升到Η 位準後，在時間ta預解碼信號χ就成為確定狀態。可略為 考該前置處理電路2的預解碼信號χ傳到列解碼器5的傳 輸時間，用比時間ta稍為遲後的定時將字線啟動信號RXT 驅動到選擇狀態。即，字線啟動信號不需要考慮備份判決 和地址傳輸的時間tb (參閱圖33)，因而該内部時鐘信號 CLKR的上升邊後經過時間tda，就能驅動到啟動狀態。因 =所示以往的延遲時_相比，此延遲時間tda '^tdu ’所以能縮短"RAS—⑽延遲時間，也可 細短列存取時間（從提供啟動命令到將位址 元列驅動為選擇狀態所需要的時間）。 0存儲早 下面說明各部分的詳細結構。 、[塊選擇信號發生部的結構] 二為圖岡塊鎖存電路12和塊解碼電路13的結構概略 二明圖。圖5中，塊鎖存電路i 2包含上升邊觸發型鎖H略 # 6^丨:電路1 在内部時鐘信號CLKR的上升邊取入所提 升邊觸务型鎖存電路12a在内部時鐘 = 為鎖存狀態，並將該鎖在# U 。儿LKR的上升邊時 CLKR的上升邊時。 才J卜内一 4 1里化號 _ 第26頁 C:\2D-C0DE\90-02\89125312.ptd 487911

一塊解碼電路13包含3輸入端"與”型解碼電路a卜利用3位 兀位址信號RAF<11:9>選擇8位元塊選擇信號“〈7:〇>中的 一個。上升邊觸發型鎖存電路12a的輸出位元RAF<n:9>處 於一個時鐘周期的確定狀態’塊選擇信號也相應維持一個 時鐘周期的確定狀態。

圖6A為圖5所示上升邊觸發型鎖存電路丨2&的工位元結構 說，圖。圖6A中，丨位元鎖存電路包含：按照互補内部時 鐘信號CLKR和/CLKR有選擇地導通的(^〇3傳輸閘極12“ ； 使通過CMOS傳輸閘極1 2aa提供的位址位元反相的反相器 1 2ab，使反相器1 2ab的輸出信號反相後傳到反相器丨2ab的 輸入端的反相器1 2ac ;按照互補内部時鐘信號(^〇和 /CLKR與CMOS傳輸閘極12aa互補導通後使反相器12ab的輸 出信號通過的CMOS傳輸閘極12ad ;使通過CMOS傳輸閘極 1 2ad的位址位元反相，生成列位址位RAF<丨 > 的反相器 12ae ;使反相器1 2ae的輸出信號位元RAF<i>反相後傳到反 相裔1 2 a e的輸入端的反相器1 2 a f。利用反相器使内部時鐘 信號CLKR反相，產生其互補的時鐘信號/CLkr。反相器 12ab和12ac構成反相鎖存電路，反相器i2ae和12af也構成 反相鎖存電路。 CMOS傳輸閘極12aa在内部時鐘信號CLKR為L位準時導 通，CMOS傳輸閘極12ad則在内部時鐘信號CLKR為Η位準時 導通。下面，參照圖6Β所示時序圖說明圖6Α所示1位元鎖 存電路的操作。 在内部時鐘信號C L K R的上升邊建立時間t s u前，列位址

C:\2D-C0DE\90-02\89125312.ptd 第27頁 487911 五、發明說明（24) 位元RA<i>為有效狀態。該内部時鐘信號CLKR為L位準時， CMOS傳輸閘極12aa導通，上述有效狀態的列位址RA<i>通 過CMOS傳輸閘極1 2aa傳送，並由反相器1 2ab和1 2ac鎖存。 這時，CMOS傳輸閘極1 2ad為截止狀態，列位址位元 RAF<i>處於無效狀態。

内部時鐘信號CLKR上升到Η位準，則CMOS傳輸閘極i2aa 為截止狀態，先前提供的列位址位元RA< i >鎖存在反相器 1 2ab和1 2ac，與外部的位址信號分開。而且，傳輸閘 極1 2 a d為導通狀怨’反相器1 2 a b和1 2 a c鎖存的列位址通過 C Μ 0 S傳輸閘極1 2 a d傳送’列位址位元R A F < i >為有效狀態， 並由反相器1 2 a e和1 2 a f鎖存。 内部時鐘信號CLKR為Η位準的期間，CMOS傳輸閘極i2ad 為導通狀態，CMOS傳輸閘極1 2aa則為阻斷狀態，内部列位 址位元RAF<i>維持反相器1 2ab和1 2ac鎖存的位值。内部時 鐘信號CLKR —下降到L位準時，CMOS傳輸閘極12“為導通 狀態，CMOS傳輸閘極12ad為阻斷狀態反相器12ab和12“取 入新的位址位元。該新取入的列位址位通常是無效列位址 位。C Μ 0 S傳輸閘極1 2 a d為阻斷狀態，列位址位元r a f〈 i >維 持有效狀態。

内部時鐘信號CLKR接著又上升到Η位準時，CM〇s傳輸閘 極12ad為導通狀態，按照反相器I2ab和12ac鎖存的無效狀 態位址位元，列位址位元RAF<i>發生變化，成為無效狀 態。 、、 画此’列位址位元RAF<i>在内部時鐘信號clkr的上升邊

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被取入，並在一個時鐘周期的期間維持有效狀態。 口塊解碼電路13對3位元列位址RAF<U:9>進行解碼。於 =座=8位元塊選擇信號“<7:〇>中的—個塊選擇信號驅動 到k擇狀態。因此，如圖6B所示，在列位址位元RAF<i>處 於有效狀態的1個時鐘周期期間，相應的塊選擇 有效狀態。 利用使塊選擇信號BS<7 : 〇>在}個時鐘周期期間為有效狀 態，可在按照鎖存指示信號RXLATCH在存儲體啟動期間鎖 存塊選擇佗號的情況下，充分取得鎖存指示信號 與塊選擇信號的定時餘量。後文將對此作詳細說明。 匕備份判決電路的結構] 圖7為一例備份判決電路4的結構說明圖。圖7中，備份 判决電路4包含：表示備份電路使用/專用的熔絲編排電路 4al ;與列位址位元RA<2>〜RA<8>分別對應設置的熔絲編 排電路4a2〜4a8 ;使熔絲編排電路4al的輸出信號反相的 反相裔4 b，檢測溶絲編排電路4 a 2〜4 a 8各輸出信號與列位 址位元RA<2>〜RA<8>的互異的”異”電路4c2〜4c8 ;接收反 相4 b的輸出信號和”異，’電路4 c 2〜4 c 8的輸出信號，產生 備份判決結果指示信號/SPARE_E的”與非”電路4d。 溶絲編排（fuse pr〇gram )電路4ai〜4a8具有相同的結 構’圖7中僅對熔絲編排電路4 a 1標注各組成要素的參考 號。纟谷絲編排電路4 a 1包含：回應系統復原時或電源接通 時啟動的復原信號/RESET進行導通並將節點ND0充電到電 源電壓Vcc位準的p通道M0S電晶體Q1 ;連接在節點ND0上的

C:\2D-roDE\90-02\89125312.ptd 第29頁 487911 五、發明說明（26) 熔絲^机，·連接在熔絲元件FL與接地節點之間並在拇極 ，收復原化號/RESET的N通道MOS電晶體q3 ;使節點ND〇的 T號反相的反相器IV ;在反相器ίν的輸出信號為l位準時 =通，將節點?◦充電到電源電墨Vcc位準的p通道mqs電晶 脰Q 2。下面，簡單說明此備份判決電路4的運作。 使用列位址位RA<2>〜RA<8> ’並且一條主 列位址位指定地址。 κ π π ^ — 不存在不良存儲單元列時，熔絲編排電路4al中，熔絲 元件FL維持導通狀態；存在不良存儲單元列 ^電路W中’炫絲元件FL被切斷。復原信號為l位 準的啟動狀態時，M0S電晶體Q1導通，將節點肿〇預充電到 電源電壓Vcc位準（M0S電晶體Q3為非導通狀態）。、復原操 作結束時’ MOS電晶體Q1為截止狀態，M〇s電晶體⑽為導通 狀態。如果熔絲元件FL切斷，則由反相器IV*M〇s電晶體 刪保持在電源電壓Vcc位準。料元件fl為非溶 断狀恶打，節點NDO放電到電壓位準，從而反相器π的輸 出信號為Η位準’ MOS電晶體Q2為截止狀態。不存在不良存 儲單元列，從而不使用備份電路（備份主/次字線）時， 焓絲元件F L為非熔斷狀態，節點N D 〇為接地電壓位準，從 而反相器4b的輸出信號為l位準。因此，"與非,，電路4d的 備份判決結果指示信號/SPARE_E固定為H位準， 份電路。 K扣顶 β使用備份電路時，熔絲元件R切斷，節點〇〇為電源電 壓Vcc位準，反相器41)的輸出信號也相應為η位準。"與非” 第30頁 C:\2D-C0DE\90-02\891253l2.ptd 487911 五、發明說明（27) 電路4d作為反相缓衝器進行工作，根據列位址位元Ra〈2〉 〜RA<8>是否指定不良列位址，"與非"電路4d的備份判決 結果指示信號/SPEARE —E為Η位準或L位準。 備份編排（spare program )電路4a2〜4a8中，相應的 不良列位址位RA<2>〜RA<8>為”1” （H位準）時，切斷^相應 的熔絲元件FL。熔絲編排電路4a2〜4a8中，根據不良位元 的列位址，有選擇地切斷熔絲元件FL，由此，對不良位地 址進行編排。 π異’’電路4c2〜4c8作為檢測互異的電路進行工作。即， =·不^位地址時切斷炫絲幻机1而相應的輸出節點 :8)為1位準。即，利用熔絲元件1^，該熔絲元 a點的電壓位準變成與不良位元地址對應的邏輯 砧準，攸而在節點02〜胸出現所編排不良位地址的反相 =址。因此，所提供的列位址位ra<2>〜ra<8>

ND j排不良地址與提供的列位址位ra<2>〜ra<8> 一致。這 日=，攸異電路4C2〜4C8輸出H位準的信號，”與非„ 而：示信號SPEARE-W著變成L;立準，從 .^ R A < 2 > ^ ；< I ： , ^ ^ ^ ^ - -i -- 〜Μ中某個輸出表良f疋位址不同時，"異'，電路^ 由此，可進行備靡刪-E相應變刻位準。 可對圖7所示備伦生丨、^

1刀W決電路作出種種改變。熔絲元件FL

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第31頁 487911 五、發明說明（28) 可在相應不良位址位元為” 〇” （L電路）時熔斷。這時不用 ”異”電路4c2〜4c8，而代之以採用”同，，電路。熔絲編排電 路4a2〜4a8的輸出節點〇2〜08成為與不良位地址dr<2> 〜DR<8>相應的邏輯位準，從而可由，，同，，電路進行與位址 位元RA<2>〜RA<8>相同的判決。 ' 如圖7所示，與列位址位RA<8:2>對應使用7個熔絲元 件，為了表示備份電路使用/不使用，還使用一個熔絲元 件，總共使用8個熔絲元件FL，因而與採用預解碼信號 X<1 9 : 0>時相比，能大量減少熔絲元件，使用"異"電路 〜4c8和·'與非"電路4d等閘極電路，閘極電路數量增加。 =而’熔絲元件由於進行鐳射疏冑，其體積比閘極電路大 付夕，而且為了防止熔絲元件鐳射熔斷時其斷片對相鄰熔 絲π件的不好影響（短路等），必須配置得隔開足夠的間 U於熔f70件FL數量例如減少一 +，即使間極電路數 里冒夕，也能比以往充分減少該備份判決電路的佔用面 積。 j存儲體控制電路的結構] 六2 2為中央列系統控制電路所含存儲體A控制電路1 5和 =控制電路16的結構說明圖。這些存儲體a控制電路

儲體B㈣1路16具有相同的結構’僅所提供的列 存儲體位址信號邏輯位準不 J 路2Π，以“】主？：冋圖8A中示出存儲體控制電 電路丨6。八、不些存儲體A控制電路1 5和存儲體b控制 _中㈣體控”⑽包含：接收啟動命令似和列

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存儲體位址#號R B A (或Z R B A )的，，與，，電路2 〇 a •技 電命令PRG和列存儲體位址信號RBA (或ZRBA )的"收，充 20b ,接收與”電路2〇a *2〇b的輸出信號以及存儲^ 〃路 信號RASE的複合閘極電路2〇c ;在内部時鐘信號， ，邊取入複合閘極電路20c的輸出信號的上升型 存電路20d。 咬啊^聖鎖

雕：二閘20c荨效包含接收”與"電路2〇a的輸出信號和存傷 肢啟動h號RASE的，，或，，電路，和接收”或,，電路的輸出彳 和與”電路2Gb的輸出信號的間極電路。該間極電路在;;^ M電路20b的輸出信號為H位準時，輸出[位準的信號，；、 與’’電路20b的輸出信號為L位準時，作為緩衝電路;進行工 $。上升邊觸發型鎖存電路20d具有與前面圖6所示結構相 同的結構，在内部時鐘信號CLKR的上升邊取入複合閘極電 路2 0c的輸出信號，並將取入的信號鎖存一個時鐘周期。

存儲體控制電路20還包含··具有延遲時間Da的延遲電路 2〇,，接收存儲體啟動信號RASE和延遲電路2〇e的輸出信號 的與電路2 〇 f ,使”與”電路2 〇 f的輸出信號延遲一段時間 Db的延遲電路2〇g ;接收”與”電路2〇f的輸出信號和延遲電 路2〇g,的輸出信號，產生列位址啟用信號“⑽的，f或，，電路 2 0h。”與”電路2〇f和延遲電路2〇e構成上升邊延遲電路， 延遲電路2 Og和”或”電路20h構成下降邊延遲電路。 f 1 ω控制電路2〇還包含：使存儲體啟動信號延遲 一段時間Dc的延遲電路20i ;接收延遲電路2〇i的輸出信號 和存儲體啟動信號RASE的，，與，，電路20 j ;使，，與，，電路20 j的

487911 五、發明說明（30) 輸出“唬延遲一段時間]^的延遲電路2〇k，·接收，，盥，， 2=^二號和延遲電路2〇k的輸出信號，產生；線啟動 0或電路20 1 ;使存儲體啟動信號RASE延遲—p 時間De的延遲電路20m ;接收存儲體啟動信號rase和又 電路施的輸出信號的"與"電路2Gn ;使"與H電路，的輸 出信號延遲一段時間Df的延遲電路2〇〇 ;輸入延遲電路 的輸出信號和"與"電路20n的輸出信號，產生鎖存指示 唬RXLATCH的"或11電路2〇p。延遲電路20i和”與„電路2〇 ]·構 成上升邊延遲電路，延遲電路2〇k和"或"電路2〇1構成構成 下降邊延遲電路。延遲電路20m和”與I,電路2〇n構成上升 延遲電路，延遲電路20〇和”或"電路2〇p構成下降邊延遲電 路。因此，列系統工作控制信號rADE、RXT和RXUTCH是對 存儲體啟動信號1^“上升邊和下降邊分別延遲的信號，下 面，參照圖8B所示時序圖說明圖8A所示存儲體控^ $路2〇 的運作。 在時鐘周期# A提供啟動命令ACT，與此同時，也提供列 存儲體位址信號RBA。在時鐘周期# A，内部時鐘信號CLKR 上升到Η位準時，上升邊觸發型鎖存電路2 〇 d取入複合問 2〇c的輸出信號加以鎖存。與内部時鐘信號CLKR的上"升^"邊 同步’使存儲體啟動信號RASE上升到Η位準，經過延遲時 間Da後將列位址啟用信號RADE驅動到啟動狀態。接著，鎖 存指示信號RXLATCH在經過延遲電路20m具有的延遲時間1)6 後，上升到Η位準。然後，經過延遲電路2 〇 i具有的延遲時 間Dc後，字線啟動信號RXT被驅動到Η彳立準的啟動狀熊。

C:\2D-C0DE\90-02\89l253l2.ptd 第34頁 487911 五、發明說明（31) 在時鐘周期# A，即使將啟動命令ACT驅動到L位 啟動狀態，鎖存電路2 〇d也處於鎖存狀態，至少一㈤士 鐘周期期間將上述存儲體啟動信號RASE驅動到啟 h 下一時鐘周期，内部時鐘信號““即使又上升狀進悲。 出綱 PRG則，存儲體啟動信號RASE仍維持11位準的啟動狀能，卩; 。而列位址啟用信號RADE、字線啟動信號RXT和鎖存俨之 號RXLATCH也相應維持η位準的啟動狀態。根據這些y浐。 =DE、RXLATCH和RXT，進行位址信號的 ‘ 擇和次字線選擇。 ^ 王子線遥 幹ί ^ ΐ 提供預充電命令PRG時’"與11電路2〇b的 輸出心號為Η位準’複合閘極2〇c的輸出信號為L位準。 此，在時鐘周期#B内部時鐘信號CUR上升到H位 儲體啟動信號MSE下降到L位準，經過延遲時間])則存

位址啟用士信獅E也隨著成為L位準的非啟動狀態，再J 後，鎖存指示信號’TCH被驅動到[位準的 =動狀態^過延遲時間_，將字線啟動信號Rxiy ^到L位準的非啟動狀態。利用這些一系列的操作，將啟 動狀恶，存儲體驅動到非啟動狀態。列位址啟用信號 RADE、子線啟動信號RXTB和鎖存指示信號，這些 列糸統工作控制信號是分別對存儲體A和存儲體6單獨產-生 ^ 別相互獨立地將存儲體八和存儲體B驅動到啟動狀 態/非啟動狀態 [、置處理電路的結構] C:\2D-C0DE\90-02\89l25312.ptd 第35頁 487911 五、發明說明（32) 圖9為與存儲子塊分別對應設置的前置處理電路2的結構 概略說明圖。圖9中，前置處理電路2包含：使列位址位 RA<8:2>延遲並反相的延遲/反相電路2a ;與内部時鐘信號 C^KR非同步地對2位元列位址RA<1:〇>進行預解碼，產生預 解碼信號/ X<3 : 0>的2位元預解碼電路2b ;與内部時鐘信 號CLKR的上升邊同步地取入延遲/反相電路^的輸出信號 以鎖存的上升邊觸發型鎖存電路& ;與内部時鐘信號 CLKR的上升邊同步地取入備份判決電路4的備份判決結果 ^不k 5虎/SPARE_E並加以鎖存的上升邊觸發型鎖存電路 ’與内部時鐘信號CLO的上升邊同步地取入2位元預解 碼電路2b輸出的預解碼信號/ χ<3 ·· 〇〉並加以鎖存的上升邊 ，=鎖存電路2e ;與鎖存指示信^』XUtch同步地對鎖 二電路2:的輸出信號進行鎖存的位準鎖存電路“；盥鎖存 二：ί 3 = 地對鎖存電路2d的輸出信號進行鎖 Ϊ牛Ϊ ί ί f g ;與鎖存指示信的上升邊 ^干號^進行鎖存的位準鎖存電路2h ;與鎖 二:上升邊同步地對鎖存電路2e的輸出 :鎖存的位準鎖存電路2i。各位準鎖存電路2f〜2i ^ ^ G 3按^互補鎖存指示信號RUatch(反 二:〇^二;;S進行導通的CM0S傳輸閘極，以及對通過 送：：；；::鎖存的反相鎖存電路。 ^ ^ Hi ^ ^ ^ ^ 乂便考慮備份判決電路4的備份判決 且有# ^給鎖存電路2C和2(1的信號對内部時鐘信 肌〇具有相同的建立時間。設置2位元預解碼電路㈣

C:\2D-CODE\90-02\89125312 ntH 第36頁 487911 五、發明說明（33) :，广元預解碼電路2b的預解碼信號/ x<3:〇> 準鎖存電路中將2位元列位·<κ·〇> 同時發生，次字線驅動4::=”碼信號的啟動 二ί字；驅動器能立即按照分解碼信號，將位：： :的=線驅動到選擇狀態，結構上做成2位元預解碼： 路2b利用列位址建立時間進行預解碼。 結觸=鎖f =2c〜2e，其結構與前面圖6所示 或鎖存電路構成。〜^周期保持所提供的信號的觸發器 =用：存指示信細咖控制位準鎖存電路2 31;:，選L存储體中’可在存儲體啟動狀態期間將 〇>Z靠地㈣在啟㈣<8.2”°預解碼信號[L<3: RAD:8置3 m2還包含：將位準鎖存電路2f的輸出位元 •2〉預解碼’產生預解碼信號X_L〈19:12〉、 L<7:4>的7位元預解碼電路2j;使位準鎖存 哭2k、徒：i i ί反相’產生正常列啟動信號猶的反相 電路_出的鎖存塊選擇信號BS咖 1;接收反相器21的輸出信號和位準鎖存電 == 解碼信號X —L<3:0>並產生對選擇塊的= 的"與”電路2m。這些，'與電路2m包含分別 對預％碼信號位元X_L<3 : 〇>設置的,，與,，閘。 位準鎖存電路2h的鎖存塊選擇信號BS_LATCH還提供給 第37頁 C:\2D-CODE\90-02\89125312.ptd 487911 五、發明說明（34) BLi控制電路和BLEQ控制雷跋 _ . 子塊設置的讀出放大器條’入則者用於控制對相應存儲 用於ί工制位兀線均衡電路。位」位後者 為備份列啟動信號SRE，提 g的輸出信號作 動器。 仏、、後文將说明的備份字線驅 =圖9清楚示出的那樣，在内部時鐘信號c :前備分判決電路4利用列位址位爾:建升^ ΪΓΓ!,操作，並在内部時鐘信細的上’ 1 :存】J2d取入備份判決結果指示信號/spARE 二 :二:Γ信魏TCH不包含塊選擇信號，—僅對選擇 义晋^ 5 Ϊ。因此’在選擇存儲體分別對存儲子塊設置的 =置處理電路中，按照内部時鐘信號CLKR取入所提供 號，並執行遵照鎖存指示信號RXLATCH的鎖存操作。/?位^ 電路2]也不對塊選擇信號作出回應。在選擇存儲體 各存儲子塊中，7位兀預解碼電路2 j進行預解碼操作產生 預解碼信號X-L<19:4>。然而，結構上也可做成對該7位元 預解碼電路2j提供鎖存塊選擇信號BS —LATCH，僅在選擇塊 進行7位列位址RAD<8:0>預解碼操作。 。由’’與’’電路2m按照塊選擇信號BS，並根據鎖存預解碼信 说X —L<3 : 0>，僅對選擇存儲子塊驅動分解碼居先信號 SD—F<3:0> 。 如顧9清楚說明那樣，上升邊觸發型鎖存電路2d與内部 0守知化號(^0的上升邊同步地取入備份判決結果指示信號 /SPARE_E時，位準鎖存電路2g為導通狀態（鎖存指示信號

\\3l2\2d- code\90-02\89125312.ptd 第38頁 487911 五、發明說明（35) RXLATCH為L位準），因而按照 號，與時鐘信號CLKR同步地將二，電路4的輸出信 列啟動信號SRE驅動到確定狀〜吊列啟動信號NRE和備份 驅動到啟動狀態時，位準鎖存7鎖存指示信號mutch 輸閘極為阻斷狀態），對此在綠g為鎖存狀態（CM0S傳 NRE和備份列啟動信號SRE庫2 2 T列啟動信號

在内部時鐘信_上升的時刻， 正币列啟動信號NRE和備份列龄叙户咕on^ ^ J 以椒、φ μ — 士 & 有切列啟動^號SRE為確定狀態，能 浐定&〜^ ^ + 碼和備份列解碼器，將位址 才曰疋的子線或備份電路驅動到選擇狀態。 [2位元預解碼電路的結構] 〜 圖10為圖9所示2位元預解碼電物的結構概略說明圖。 圖10中，2位凡預解碼電路2b包含··使列位址位以〈丨·〇〉反 相的反相器電路2ba ;使反相器電路2ba的輸出位元zra]) <1·0>反相的反相裔電路Zbb ;接收這些反相器電路2|^和 2bb輸出信號所含位元ZRAD<〇>和ZRAD<1>，產生預解碼信 號X<0>的”與〃電路2bc ;接收反相器電路2ba *2bb輸出信 號所含位元RAD<0>和ZRAD<1>，產生預解碼信號χ<1>的,，與 π電路2bd ;接收反相器電路2ba *2bb輸出信號所含位元 ZRAD<0>和RAD<1>，產生預解碼信號χ<2>的”與"電路2be ; 接收反相器電路2ba和2bb輸出信號所含位元RAD<〇>和RAD <1>，產生預解碼信號χ<3>的••與”電路2bf。從2位列位址 RA<1:0>產生4位元預解碼信號χ〈〇>〜χ<3>，識別對}條主 字線設置的4條次字線中的1條次字線。

I C:\2D-OODE\90-O2\89125312.ptd 第39頁

487911 五、發明說明（36) 圖11為圖9所示7位元預解碼電路2 j的結構說明圖。圖n 中根據位準鎖存電路2 f發來的列位址位元r a D < 8 : 2 >及其 反相列位址位元脯^<8 ·· 2>產生預解碼信號χ<4> 〜χ<19>。 由接收列位址位元RAD<3:2>和ZRAD<3:2>的2輸入端，，與”電 路AN2產生預解碼信號χ<7··4>。由接收列位址位元up <6 · 4>和ZRAD<6 ·· 4>的規定組合的3輸入端"與"電路錢3蓋 預角午碼化號乂<15 ·· 8>。由接收列位址位元RAD〈8 ·· 了〉和 ;<8i規定組合的2輸人端"與"電路ag2產生預解碼信號 i 例如，在位址位元ZRAD<3>和ZRAD<2>均為Η位準時，將 預號χ<4>驅動到啟動狀態。在列位址位元zrad〈6〉 時j預Λ。在列位址位^RAD<8>和ZRAD<7>均為Η位準 守將預角牛碼信號X < 1 6 >驅動到Η位準。 此7位元預解碼電路2]·僅按照鎖存的列位址位元 = Ι)<8·2>進行解碼操作，内部時鐘信號““ 一上 ^立即進行解碼，能高速將預解碼信號驅動到確定狀 [列'解碼器之結構] 圖1 2為與存儲子塊分別對應設置 明圖。il卜别銥浪-r丄 成 彳町]⑽3的結構說 主字魂2 i 動正常主字線zNm用的正常 主子線動電路5 n，以及將備份主 吊 狀態用的備份主字魂^ ^ φ 、、泉ZSMWL驅動到選擇 丨用丨刀王子線驅動電路5 s。為了以 啟動列解碼器5，执罟妗入梢六地子免為早位 b 0又置輸入鎖存塊選擇信號BS — LATCH和字

487911 五、發明說明（37) 線啟動信號RXT的π與"電路5a。僅 與"電路5a傳送字線啟動信號。、擇存储子塊中由該” 的Γ位常元主和字預線Λ動Λ路5n&含：接收預解碼信則9心 接收"盘"電路I ^t^x<u :8>的1位元的π與非"電路5nb; 接收 t路53發來的《線啟動信號 i " !^NRE"" ^" - «<;:- ί-- 、g „ 與電路5na的輸出信號為H位準時導 i址Ϊ用V⑽電路5nb的輸出信f虎通過的傳輸閘極—；列 5nh的P甬、非啟動時導通，將高電壓Vpp傳給節點 Φ Λ 電晶體5^;接收高電壓、作為一個工作 二/V壓進打作、，使節點5nh上的信號反相的CMOS反相 姦η ^接收咼電壓Vpp作為一個工作電源電壓進行工作， 使反相σσ 5nf的輸出^號反相以驅動正常主字線的 CMOS反相杰5ng , CMOS反相器5nf的輸出信號為l位準時導 通，將高電MVpp傳給節點5nh的p通道M〇s電晶體5ne。 備份主字線驅動電路5s包含·· 2個輸入端接收電源電壓 Vcc的”與非”電路5sb，·接收，，與，，電路“的輸出信號和備份 列啟動k號S R E及電源電塵v c c的”與”電路$ s a，·在„與，，電 路5sa的輸出信號為η位準時導通，將”與非η電路5sb的輸 出信號傳給節點5sh的傳輸閘極5SC ;在列位址啟用信號 R A D E非啟動時導通’將高電壓v p p傳給節點5 s h的p通道μ 〇 s 電晶體5sd ;將高電壓Vpp作為一個工作電源電壓進行工 作’使節點5sh的信號反相的CM0S反相器5sf ;使反相器 5sf的輸出信號反相從而將備份主字線ZSMWL驅動到選擇狀 C:\2D-CODE\90-02\89125312.ptd 第41頁 487911 五、發明說明（38)

= CM〇Sf相器5sg ;在反相器5sf的輸出信號為l位 —、’將咼電壓Vpp傳給節點5sh的P通道M〇s電曰雕R 將電源電屢Vcc提供給”與非”電路5sb的2個輪3；^端Sae五 在雷正二Γ線驅動電路5n實現與接收預解碼信號而的，與 準電選路Γ Ϊ Γ號。電源電壓Vcc作為輸入 雷政1 疋了與提供正常主字線驅動電路5n所含 ”電路5na的預解碼信號χ<7:1〇>中的一位相對應。二 ^壓Vcc作為輸人信號提供給這些"與”電路⑻和:：' 路5sb ’因而正常主字線驅動電路5n和備份主字線電 路”的2載條件㈣，使選擇備份主字線和選擇 主气 線時次字線的選擇定時相同。 予 在非選擇存儲體中，列位址啟用信號RADE處於l位 動狀態，MOS電晶體5nd和5sd處於導通狀態，； 即點5nh和5sh充電到高電壓Vpp位準。因此，正 ^ ZNMWL和備份主字線ZSMWL均維持 2 持非選擇狀態。 卯位早攸而維 在選擇的存儲體中，^見定的定時啟 RADE ’使其為Η位準，MOS雷日駚ς ^ c 啟用^唬 唱摆六神…地山嶋電日日體5以和5以為截止狀態。 二士兀：鎖存塊選擇信號BS —LATCH為L位準，, 與電路5a的輸出信號維持!^位準，"與"電路5n_5s 出#號也相應為L位準。因此傳輪閘極5nc和&維持阻別 狀悲。MOS電晶體Snd和Ssd即使為截止狀態，⑽⑽反= W和5Sf的輸出信號也是L位準，M〇s電晶體he和&為導

487911 五、發明說明（39) 通狀態，節點5nh和5sh都被充電到高電壓Vpp位準。因 此’選擇的存儲體的非選擇存儲塊中，可防止節點“匕和 5sh變成浮空狀態。 在k擇的存儲體中，遥擇相應的存儲子塊時，鎖存塊選 擇信號BS_LATCH為Η位準，I，與"電路5a的輸出信號隨著字 線啟動信號RXT的啟動被驅動到啟動狀態。存取正常的存 儲單元時，正常列啟動信號NRE為Η位準’備份列啟動信號 SRE則為L位準。相應的正常主字線ZNMWL指定位址時，”盥 =電路5nb的輸出信號為L位準，”與"電路5na的輸出信號 為Η位準，節點511}1為1^位準，從而將正常主字線znmw^驅動 到接地電壓位準。 在該狀態下，CMOS反相器5nf的輸出信號為高電壓Vpp位 準的Η位準，M0S電晶體5ne為截止狀態，從而,，盥非閘5nb 可靠地保持接地電壓位準。正常主字線znmwl為 非k擇狀悲時，”與非”電路5na的輸出信號為L位準，或者 "與非"電路5nb的輸出信號為Η位準。在"與”電路5na的輸 ^信號為Η位準，並且"與非"電路51113的輸出信號為η位準 打，M0S電晶體5ne將節點5nh維持於高電壓Vpp位準。將 源電壓VCC的位準電壓傳到傳輸閘極5nc的控制埠，可防止 電壓Vpp對”與非”電路5nb造成壞影響。"與"電路5η&的輸 出信號為L位準時’與預充電狀態相同，不傳送與非"^ 路hb的輸出信號，由M〇s電晶體5ne將節點“匕維持於古 壓Vpp位準。 '间电 指定不良位元位址時，備份列啟動信號SRE為Η位準，從

487911 五、發明說明（40) ==極5sc為導通狀態、，1非"電路5sb將節點5sh驅 =，接地電壓位準，備份主字線ZSMWL也相應被驅動到接 地電壓位準的選擇狀態。 解碼器5配置得靠近前置處理電路，預解碼信號 、—僅短距離傳送，因而預解碼信號確定後，能以快 2 :日寸進仃角午碼操作，將備份或正常的主字線驅動到選擇 卜分解碼信號驅動器的結構] 圖1 3為一例列解碼器5内配置的分解碼信號驅 ，說明圖。圖13中，分解碼信號驅動器包含：將相應匕 =理電路提供的週邊電源電壓位準分解碼居先信號SD _F 、交，為具有高電壓Vpp振幅的信號的位準變換電路3 〇 ; :ί = :p Vt為一個工作電源電壓並使位準變換電路3 ° 的輸出k唬反相的CM0S反相器32 ;將高電壓Vpp作為一個 工$電源電壓進行工作並使CM〇s反相器32的輸出信號反相 j f生分解碼信號SD的反相器34 ;接收陣列電源電壓Vcca 分解碼居先信號SD —F是4位元分解碼居先信號邡F 〈3·· 〇>中的1位元信號，與這些分解碼居先信號的各位對肩 配置圖1 3所不分解碼信號驅動器。和圖32所示以 " 、=相同，對—條主字線（備份/常用主字線）配刀置4: :人：線（正常/備份次字線）’纟由分解碼信號指定一條 次子線。如圖9所示’已用與塊選擇信號Bs的組合生成上 了個工作電源電壓並使反相器34發來的分解碼信號讪 反相以產生互補分解碼信號/SE)的反相器36。

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第44頁 487911 五、發明說明（41) 信號SD—F ’並按照預解碼 存儲子塊，驅動分解碼居先信號SD F 2遠擇 Ϊ Ϊ 2和么D是由於結構上變成以下將說明的次二二二信 吊要2種分解碼器信號SD和/SD。 子線驅動益 出位準變換電路⑽的輸 時，位準變:ΐ路30上，山而分解碼居先信號⑽』為L位準 文換電路30的輸出信號則為 ，分r馬信號sd在選擇狀態時為高 \ 、擇狀怨時則為接地電壓位準。互補分解碼作， 廡；—選擇相應次字線時為接地電壓位準的L·位準，= 4 ί ΐ ^ ί μ J J t r ΐ ^ l，J ^ H ^ ^ € ^Vcca ^ ^ 準是由於該：補分角;:=)= 二準，不用於使高電壓心：二 ΐ、ί:ϊ;將分解碼信號別傳給相應存儲子塊内設置的次 [存儲陣列部之結構] 圖1 4為存儲陣列部的結構概略說 ：βΊ " "MC""" —^^ 極接μ/ΛϊΠ5" °存料元MG包含在—個電1 對次字線SWL上的心： = 儲電容’以及 元線BL對存儲電」行導通並在相應位 元ΜΓ 署少—谷态MS進打讀出的存儲電晶體10。存儲單 -在-人子線SWL·與位元線Bl和/BL之一交又的部位。 第45頁 C:\2D-CODE\90-02\89125312.ptd 487911 五、發明說明（42) ' --- 對次子線S W L配置次字線驅動器g ^ ρ，用於回應主字線 ZMWL上的信號電位，將次字線SWL驅動到選擇狀態或非選 擇狀態。次字線驅動器SWD和存儲單元MC的結構對正常^ 健單元列和備份存儲單元列相同，圖丨4中總稱為主字線予 ZMWL和次字線SWL示出其結果。主字線]叽代表性地表示 正常主字線ZNMWL和備份主字線ZSMWL，次字線SWL代表性 地表示正常次字線NSWL和備份次字線^乳。

、、次字線驅動器SWD包含：主字線ZMWL上的信號電位為乙位 準日^對次子線SWL傳送分解碼信號⑽的p通道M〇s電晶體 Qa ;在主字線ZMWL上的信號電位為H位準時導通並將次 線SWL驅動到接地電壓位準的N通道M〇s電晶體扑；回應互 補分解碼信號/SD有選擇地導通並將次字線SWL驅動到掊 電壓位準的N通道MOS電晶體QC。 、上述次字線驅動器SWD中，在主字線ZMWL上的信號 為Η位準的非選擇狀態時，M〇s電晶體如和肌§電晶體扑 別為截止狀恶和導通狀態，次字線SWL維持接地電壓位 :線的信號電位為L位準日夺，M〇s電晶體q 止。在分解碼信號別為高電壓Vpp位準時，m〇s電晶=

Qa V ^ t MVpp ^ ^ ^ f#bSD # ^ ^ ^ 體Qc處於截止狀態，將次字魂sw 止 電日日 ^打人子綠ML可罪地驅動到高電壓 位準。另一方面，主字線ZMWL為^位準， SD也為L位準時，MOS雷曰辨η 从、店4 刀角午馬心號 電日日體Qa的源極和栅極電壓位準相 487911 五、發明說明（43) ί陸為截止狀態。這時，互補分解碼信號/SD為!1位準 。1電源電壓Vcca位準），次字線SWL維持接地電壓位準 =互補分解碼信號/SD僅用於使次字線⑽乙維持接地電壓 :’不需要具有任何高電壓Vpp位準的振幅，因而可用 思疋的陣列電源電壓Vcca形成互補分解碼信號/sd。 和/BL設置：回應位元線分隔指示信號biu 有&擇地導通的位元線分隔閘極BTG1 ;通過位元 虽BTG1分別連接位元線BL和/此的讀出放大器電職和γ =f均衡電路BLEQ ;回應位元線分隔指示信號Blu有選擇 ==^並將讀出放大電路SA和位元線均衡電路bl 二中2未示出的其他存儲子塊的位元線對的位元線分隔間j 對位元線分隔閘極BTG1、讀出放大電賴、& 電路BLEQ和位元線分隔閘極BTG2分別設置Βα控制' 4〇、SA控制電路41、BLEQ控制電路4u〇biu空制 控制電路40和43分別提供鎖存塊選擇信號bs utch2 和S —LATCH1。將鎖存塊選擇信號Bs —UTCH2*bs 都提供給SA控制電路41和BLEQ控制電路42。 ~ &低元f分隔BTG1在包含選擇次字線飢時，成為導通狀 而在選擇圖中未示出的相鄰存儲子塊的 元線分隔閉極_為非導通狀態。在圖14 :

和次字線SWL為選擇狀態時，位元線分隔閘極BTGf為泉ZM L 狀態。讀出放大電路SA被相鄰存儲子塊Α 為截止 線分隔間極關和聽連接的— ：：：；： =過位元 什减于塊為璉擇狀態時

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[變換例] 圖1 6為本發明實施形態1的變換例的結構概略說明圖。

C:\2D-CODE\90-02\89125312.ptd 第48頁 487911 五、發明說明（45) B®# I ^ ^ ^ # 0 . 一廿减脰β # 〇〜B # η分別且右i日處士 多個存儲子掩 , /、有相尤存儲陣列内的 匯流排6傳逆中^丨&儲矩陣MM1和關2通過存儲體共用信穿 ^中央列糸統控制電路1的存儲俨 儿 選擇信號BS、内部時铲往^Γτ ^仔储體共用信號（塊 存儲體專用作_ s°〜 口歹，位址信號以）。通過 央列系统二i ί ί 別對存儲體β #〇〜β &傳送中 、 、工制電路1的存儲體專用信號。 Φ =存儲陣列題1和MM2中，即使存儲體B#0〜B#n & LI:變通；：：=用信號匯流排6傳送的信以 (列系統工作Ϊ1 ^ 號匯流排9上傳送的控制信號 Λ ，盥斟k制俏唬）的數量僅隨存儲體的數量相庫捭 ΐ非ΐ:，儲體提供位址信號位元的結構相比，。 非t ^。因此，即使存儲體Β # 〇〜Β # η的數量 > 加，f Μ充時$積也〆又有任何增加’能容易處理。即使存儲 體擴充4 ’存儲體共用信號也固定，僅在中央列系统 =各雷存^分別增加產生列系統工作控制信號的存儲 f = !數量。由此，能容易處理存儲體數量的增 ϋ ，廷些控制信號的佈線僅從設置在存儲矩陣ΜΜ1 口 6、+一側的中央列系統控制電路1沿一個方向傳送各信 號，不需要大量更改佈線的佈局就能方便地處理存儲體擴 充。 如上所述，根據本發明的實施形態丨，與時鐘信號非同 步地將外部來的列位址信號傳給存儲矩陣的各存儲子塊， 分別在各存儲子塊與内部時鐘信號同步加以鎖存，並開始 1 C:\2D-CODE\90-02\891253l2.ptd 第49頁 487911 五、發明說明（46) __ 進行内部操作，因而能利用 信號，可高速操作。而且，^彳5唬的建立時間傳輸地址 送的位址信號進行備份判決文=與j日守鐘信號非同步地傳 行備份判決，字線選擇時備份::^利用地址建立時間進 字線驅動到選擇狀態，可縮 '、、、、"果已確定’能高速將 對多個存健體共同傳送内部日I ==間。、 位址，從而即使在存儲體擴I、’里^虮、塊選擇信號和列 用信號佈線的佈局，能容易产^ 不需要改變存儲體共 钍Μ卜#供+ ^ + 易處理存儲體擴充。 別存儲子塊的塊選擇信號並保持時列=產生識 態（充分選擇定時餘量），即使對㈣2 =到選擇狀 :號，也能正確地在選擇的存儲c擇 選擇狀態。 伴仔储子塊驅動到 [實施形態2 ] 圖1 7為本發明實施形態2的半導體記憶裝 的結構說明圖。圖丨7中，示出與中央 置的關鍵部分 刷新相關的部分的結構。圖1 7中，中央列系=電路1的 包含：回應自刷新指示命令娜卜的啟動進行、、空制電路1 自刷新解除命令SRF〇ut的啟動進行重定的置位並回應 器50 ;在置位/重定觸發器5〇的自刷新啟動 ^ 1觸發 n,M〇i6us) ACT/ pq的自刷新計時器電路51 ;按照接收自刷新，哭iy虎0 W3l2\2d-code\9〇.〇2\89l25312.ptd 第50頁 1 的遞增計數指示信號舡t和自動刷新指示命°令：可時路啟

數=ΐ新啟動信號ARFACT的"或"電路6〇所輸出位址計 路5Γ广f操作並產生刷新位址的刷新位址計數器電 ’ k擇刷新位址計數器電路52的低端9位計數值和外 i ΐ 1=信號eXtRA<8 : 〇>中的一個的多路開關選擇器53 ; 址計數器電路52的高端3位元計數值和塊解碼 ^ 輸出的塊選擇信號中的一個的多路開關選擇器5 4 ; 按照刷新要求信號0 req和外部時鐘信號eMCU產生内 =信號CLKR的'，或”電路56 ;回應内部時鐘信號cur^上 升邊對多路開關選擇器54的輸出信號進行鎖存並產生8位 Φ 凡塊選擇信號BS<7:0>的塊鎖存電路12 ;將刷新要求作號 0 req延遲規定時間並使塊鎖存電路12重定的延遲電^ ~ 5 5° 多路開關選擇器5 3和5 4按照接收自動刷新命令（自動 新啟動指示信號）ARFACT和自刷新啟動指示信號SRF ACT的 或"電路6 1發出的刷新啟動信號rfACt進行選擇操作。 學17所示的結構中，塊解碼電路13對外部來的3'位列位 址extRAOlJ〉進行預解碼’並產生塊選擇信號後，塊鎖 存電路1 2按照内部日守知^就CLKR對通過多路開關選擇器 提供的塊解碼電路13所發出的塊選擇信號進行鎖存並: 塊選擇信號BS<7:0>。因A ’此配置的順序與前文圖2 5中所示的配置順序相反。 多路開關選擇器53和54在"或”電路61發出的刷新啟動信 说RFACH為啟動狀悲％ ’對刷新位址計數器電路52的輸 計數位元進行選擇。

487911 五、發明說明（48)

μ在ΐ f工作模式時，自刷新計時器電路51處於非啟動狀 =i =新要求信號0 req也處於非啟動狀態。多路開關選 和54分別選擇外部列位址位元exm〈8 : 0>和塊解碼 ^ 的輸出信號。”或”電路56按照外部時鐘信號extcLK 產生内部時鐘信號CLKR。由於刷新要求信號0req固定於 1 5狀態，因而延遲電路55發來的重定信號m平時為 非啟=狀態，塊鎖存電路12則按照内部時鐘信號cuR，在 ::日:鐘周期期間將通過多路開關選擇器54提供的塊解碼 電路1 3的輸出信號加以鎖存。 下，，參照圖yi8說明圖17所示中央列系統控制電路在自 刷新杈式時的運作。與外部時鐘信號extCLK同步地提供 刷新命令SRFin，則置位/重定觸發器5〇置位元新 動信號srfact被啟動。自刷新計時器電路51包含例1:; Ϊ Ϊ和：數電㉟，啟動内部振蕩電路的振蕩操作，對振;: 時鐘進行計數’測定刷新間隔。經過規定時間I，自刷： 計時器電路51使刷新要求信號#eq啟動。按照來自， 電路6丨的刷新啟動信號RFACT將多路開關選擇器53和54一# 定為選擇刷新位址計數器電路52的輸出計數位元的狀態又。 因此，按照來自刷新位址計數器電路52的刷新位址言^ 值形成列位址位元RA<8: 〇>和塊選擇信號BS<7:〇>。按明 新要求信號0 req，從"或"電路56產生内部時鐘信穿… CLKR ’經過一規定時間後，使塊鎖存電路。的塊選擇;言號 BS<7 ·· 0>重定。由此，即使在自刷新模式時 1 而:〇>也在相當於一個時鐘周期的期間維持鎖存虎

五、發明說明（49) =後，以適當的定時啟動遞增計數指示信號0 ct，從"或" 供給刷新位址計數器電路52的位址計數信號也被 減了動，使刷新位址計數器電路52的計數值遞增或遞 新模式時，外部處理器等的邏輯進入休眠模式， 新要；i 1卜部時鐘信號。即使在這種情況下，利用按照席 ，求L唬0 req產生内部時鐘信號CUR，也可在中央列 二ί，電路對各存儲體控制電路提供内料鐘信號，J 生規疋4間啟動的列系統控制信號。

γ ^ ^新杈式結束時，使單元刷新解除命令SRFout啟動， =私重定觸發器50重$ ’使自刷新啟動信號SRFACT I。,刷新什時器電路5 1停止計時操作，自刷新操作結 部時Θ e ^新解除時，產生外部時鐘信號extCLK，與該外 tCU同步地提供1刷新解除命令。即 在規〜鉍杈ί角I除後，也有可能在内部進行自刷新，因而 如7的時鐘周期期間禁止存取該半導體記憶裝置。 0 ireni 所不，利用在自刷新模式時按照自刷新要求信號 路^ 士内部時鐘信號CUR，即使從中央列系統控制電

塊選擇：：體共同提供内部時鐘信號CLKR、列位址位元和 自刷新门J存：子塊也能與内部時鐘信號同步，即與 何彳°唬同步，進行刷新操作。 存T二L丨：存儲體控制電路20的結構說明圖，圖19中， 刷新^ ^二“路2〇包含接收自刷新啟動信號SRFACT和自動 刷新啟動信號ARFACT的”或，，電路2〇q，以及配置在，，與”電

487911 五、發明說明（50) 路20a與複合閘極電路2〇c之間並接收”與”電路2〇a的輪出 信號和來自，’或，，電路20q的刷新啟動信號RFACT的"或，，電路 2〇s。將接收刷新啟動信號RFACT和讀出放大操作指示 SOD的’’與”電路2〇p的輸出信號作為重定信號RST，提供 上升邊觸發型鎖存電路2 〇 d。讀出放大操作結束指示 SOD在，遥擇存儲單元列，進行讀出操作並進行對存儲單= 寫入，從而存健單元資料的刷新結束時，對其進 2刷新啟動信號RFACT啟動時，由”或"電路20 r = q的啟動而產生的内部時鐘信號⑽以 ^ 的存儲體啟動信號RASE。啟動讀出放大操作貞/電路2= ，，存儲體啟動信號觀不啟二 動‘號RASE : 儲J J f :存儲體共同啟動存儲體啟 給"與"電路2〇a。刷新位址計數哭^路的輸出信號提供 提供自動刷新命令ARF，使自動/知作。 動時，執行自動刷新。在提供自，、启動信號ARFACT啟 新位址計數器電路52的刷新位址進/ j命令時，也按照刷 電路60相應處理自動刷新或自刷新。丁刷新操作。可由"或” 第54頁 W312\2d-code\90-02\89125312. ptd 487911

如上所述，根據本發明的實 刷新模式•，按照刷新要求M’ -構上做成在自 即使在自刷新模式時：：二:旒產生内部時鐘信號，因而 按BS自^ | & ，、卜部時鐘信號的情況下，也能 '、、、目刷新要求可靠地進行刷新摔作。 [實施形態3] ” 關=二本發明實施形態3的半導體記憶裝置的 :ί電二=圖。圖2°A〜圖20c中示出圖9所示前置 處理電路的位準鎖存電路2f和2丨的結構。 圖20A中，位準鎖存電路“包含

RXLATCH非啟動時導诵廿你巧知石丨y貝仔夺曰丁 1口唬 枚以·蛉通亚使反相列位址位/RA<8:2>通過的 傳輸閘極2 f a，接收石夕曰圓杏iL·. j. 閘極2fa的列位址：《 ή6 ^ Ψ ^ ^ ^ Α 兀的與非電路2fb ;接收，，與非，，2fb 的輸出吕3虎和晶圓/μ招·斗、北— ^ ^ ^ZRAD<8 : 2> ^ Ϊ t Λ 2" ^ /WBI ^ ^ ^ ^ ^ ^ 的與非電路2fd ;使丨丨與非丨丨電路2fb的 ^出位兀反相並傳到”與非，，電路2fb的輸入端的反相器電

反相列位址位元/Ra<8 : 2>是圖9所示上升邊觸發型鎖存 電路2c ^輸出位兀。石夕晶圓老化模式指示信號/腿在石夕晶 圓老2模式時為L位準的啟動狀態。石夕晶圓老化是矽晶圓 工序完成後’同時對矽晶圓上的全部晶片進行老化測試的 測試模A。在矽晶圓老化測試中，與封裝後的老化測試不 同，同時對圓片上配置的晶片進行老化測試，目而可利用 電路結構簡單的老化測試設備。目此，使用盡可能 制信號進行老化測試。 I

五、發明說明（52) 圖20A所示位準鎖存雷敗+ 盥非,，雷Mfh & Λ 中，在矽晶圓老化模式時，|， i -I ^ ^ η„^ Λ ^^^^zrad<8^^^ 狀態。 ， 立址規疋的主字線全部驅動到選擇 圖2 0B中，位準鎖存電路2iE包含··在

傳鈐π扛9 _ 5 控制信號/WBI-E和通過CMOS = 解碼信號的”與非"電嶋；接彳〜曰日圓 電路2ic m心/ ®控制“ #u/WBi-E的丨丨與非π =，接收與非電路2ib的輸出位元和"盥非" 21C的輸出位元並將該輸出信 "” ^ ^ 入端的"與非”電路2id。從，，愈非”雷政j j路21b的輸 „ 攸兴非電路2 1 b輸出2付分/里杳冬 預解碼信號XL<2,〇>。 彻位π偶數 工與非π電路…作為反相器進行 路^的t P/WBI-E別位準時，”與非”電 號為η位準。因口 ί為下從，而夹t非盘電路2id的輪出信 預解碼信號XL<2, 〇>隨著為L位準 ^非電路2ib的偶數

<2 ^ , v . 現耆為L位準。按知、此預解碼信號XL 』==:，D<2>_<0>。碎晶圓老化控制信 準，”1守，”與非，，電路2 ie的輸出信號為"H”位 n電路路21"1作為反相器進行工作’產生來自，1與非 電路2_Η位準的預解碼信號XL<2,〇>。 ^ 囫老化模式時將石”日圓老化控制信號/wbi—e設定為jL用位夕準日日 487911 五、發明說明（53) ，能將偶數次字線（偶數列的存 態。 J仔储早凡）驅動到選擇狀 圖20C中示出位準鎖存電路以中 碼#唬的部分的結構。圖2〇c中 =:的可數預解 在鎖存指示信號RXLATCH 位準時導\\存電;包含： 號/X<3, 1>通過的CM〇s傳輸閘極以㊀^ ^可數預解碼信 化控制信號/WB 1 — 0和通過CM〇s傳， 弟2矽晶要求老 的”與非"電路2工f ;接收石夕晶的預解碼信號 2矽晶圓老化控制信號/Πβ—〇的,，與;』不4 #JBI和第 非”電路2i f的輸出信號和"與非" ” U，接收”與 到"與非”電路2if的輸入端的"盥非=的輪出信號並傳 路2if輸出2_位元奇數預解碼信號^〈3，〗〉。從'，與非"電 圖2 0 C所示的位準鎖存電路2丨〇中， ，矽晶圓老化控制信號/WBi_〇 θ曰員老化模式時 奇數預解碼罐<3，1>鼾位準；二狀態時， /WB I一0為L位準的啟動狀態時， 苑 化控制信號 Η位準，從而將奇數字數(奇數； 態。 早兀）驅動到選擇狀 Λ^ΟΑ〜圖20C中，分別對應於位址位 凡設置圖20Α〜圖20C所示的電路結構。或預解碼信號位 常規工作模式時，矽晶圓老化模式指 準，互補石夕晶圓老化模式指示信號為為L位 電路2fb、2fd、2ib、2ih#a2if都作為反為相與非” 成為與圓9所示位準鎖存電路的結構等效的:構=工作， 第57頁 C: \2D-CODE\90-02\89125312.ptd 487911 五、發明說明（54) 圖20A〜圖20C所示結構中 ^' f址或預解碼信號，用與非” ΐ路=圓老化測試時控制 :。尤其是圓9所示位準鎖存電見路工作日:不增加任何存4 原信號的”或非”電路構成反相器通，吊也用接收系統復 通電源時，進行將這些鎖存私並在系統復原或 定電壓位準的工作。因此，這；存電位設定為規 ί:準鎖存電路中用作鎖存電路的反：i二的”或非”電路 復原用的"或非”電路用於石夕晶圓老丨:’能將此系統 需增加任何額外電路結構或閘極Ϊ路t捋控制位址，不 式時的存取產生不利的影響。路，也不對常規工作模 圖』1為-覽表，示出石夕晶圓 晶圓老化控制信號WM_E和WM 〇的= 、石夕 線）的選擇字線（次字線）的對^ :位準與字線（次字 時，將存儲體啟動信號驅動至；；=狀=圓老化模式 石夕晶圓老化模式時，將石夕晶的Η位準。 Η立準。將奇數次字線驅動到選擇狀' - ^又疋為 制信號WBI — 0設定你、、隹 ^ σ.ιυητ /日日W老化控 數次字魂為準就—Ε設定為L位準。將偶 WB! WBI^Ea又疋為Η位準，信號WBI —〇設定為L位準。 」規工作模式時，石夕晶圓老化模式指示信號WBI、石夕晶 圓老化控制信號WBI—0和WBI一E都設定為L位準。 第58頁 C:\2D-C0DE\90-02\89l25312.ptd 五、發明說明（55) 石夕晶圓老化模式時， 種信號確定選擇字轉=伙外部加入位址位兀即可利用3 試器能方便地在圓;電路結構簡單的石夕晶圓老化測 適當的空閒焊盤（常=，片老化測試。老化測試器在 晶圓老化模式指示"式時未使用的焊盤）施加石夕 WBI—0，可丘同福也虎1、矽晶圓老化控制信號WBI—Ε和 路。 a ”給全部存儲子塊所對應的前置處理電 信部模式指示信號和碎晶圓老化控制 pdi上提供石夕晶圓老化月模圖。圖_22中’老化測試器在焊盤 別在焊盤PD2和PD3 ^ λ Λ 信號01，老化測試器還分 WM—0。這^要般7接加夕户晶圓老化控制信號WBU和 因此，即使在圓Πί配置多個存儲體B#〇〜B#n。 丨便在Η片級進行老 利用從老化測試器對焊般ρηι = °式的^况下，也能方便地 別在多個存儲體B#0〜〜/D3提供所希望的電塵，分 對存儲體B#〇〜B#n丘同」設定。 相器電路在各存儲體單；或5虎匯流排6。。由反 號/WBI、/WBI_E和/WBI 〇。 早几〃刀別產生反相信 與提供接地電壓Vss的引腳在封，這些焊盤PD1〜PD3 衩雜的電路結構就能方便地從老、，準。由此，不用 示信號和老化模式控制信號。 川忒益轭加老化模式指 圖2&為中央列系統控 T存儲體啟動信號發生部的 第59頁 C:\2D-OODE\90-O2\89l25312.ptd Η·ό/νΐ 丄 五、發明說明（56) 說：：。圖23中，在中央列系統控制電路】的輪 電路5，·接ΐ ΐ圓老化控制信號^1-0和㈣1』的"或" 俨f卢的"念Γ儲體啟動信號RASEA和11或"電路65的輪出 號分別作為存錯體2動電二7A;EA或和 和提6 出信 A和存儲體B的存儲陣列部。因 二=”錯體 可按照提供給” „戈，， 在矽00 ®老化杈式時， (^ ^'1 H ^ ) Taf Ϊ ； 1 ί/'J ^ fMBI-E ^WBl-° RASEA和存儲體B的存^ ^^儲體A的存儲體啟動信號 態，執行字線選擇^體6啟動信舰⑽驅動到啟動狀 如下所述，根據本發明的實施形能3， 和預解碼信號進行鎖存中，二在對列位址位元 路的反相器，在矽晶圓去 巧和電路代替構成鎖存電 解碼信號設定為所；望的邏二；將=位元和預 信號實現各種模式的字線選擇 用少量控制 時鐘信號以取入位址作 /、疋不％要從外部提供 進行圓片級的老化測試^ 而要使日守鐘信號工作，就能 又，利用鎖存雷敗# 解碼信號的發生狀況 ^ :電路改變内部位址位元或預 模式時的存取時間Μ # / ϋ閘極電路級數，對常規工作 [實'施形態4] 又有任何不利的影響。 圖24為本發明實施形態* 概略說明圖。圖2 4中-山e 冷體5己憶裝置的關鍵部分 宁不出與存儲子塊分別對應設置的前置

\\312\2d-code\90-02\891253l2.ptd 第60頁 487911 五、發明說明（57) 處理電路2的結構。 圖24中，前置處理電路2的上升邊觸發型鎖存電路2c、 2d和2e不接收内部時鐘信號CLKR，而代之以接收列位址啟 ： 用信號RADE。該上升邊觸發型鎖存電路2C、2d和2e的次級 : 不設置位準鎖存電路。對於塊選擇信號BS與圖9所示結構 一樣，設置按照鎖存指示信號RXLATCH進行鎖存操作的位 準鎖存電路2h。其他的結構與圖9所示結構相同，對應的 部分標注相同的參考號。 〜 »

内部時鐘信號CLKR是與外部時鐘信號extCLK同步的作 號’回應外部時鐘信號的上升邊，以最快的定時上升 位準。因此，利用内部時鐘信號CLKR驅動上升邊觸發型在 存電路時，能快速啟動内部列的選擇操作。 然而，内部時鐘信號CLKR是獨立於存儲體位址的信號3 非/广…即使上升邊觸發型鎖： 作或備用t，也按照内部時鐘信號CUR進工^ 1此’在要求其耗電小的用途中，使上升 路2c、2#2e僅在選擇存儲料μ，非選擇存== :狀恶時停止工作。即，提供啟動命令AC ; =舰SE啟動時，將列位址啟用信號_啟動ΛΓ此啟 僅在遥擇存儲體中進行列存取時 電路2c〜2e工作，從而能進=觸發彻 塊選擇信號BS啟動時，在一個；；狀恶時的耗電。 恶。因此與圖9所示結構相同，按昭 寻啟動狀 鎖存塊選擇信號BS，在塊選擇存^示信號MLATCf 杜塊k擇k唬BS為確定狀態時，

487911 五、發明說明（58) 地使位準鎖存電路2h進行鎖存操 時鐘信號同步傳送時的傳 二信號 對各存儲體產生列系統電路工作二C制電路1内 相應存儲體中各存儲塊的前置處理=提°因此’也可對 動信號隱，作為上升邊觸發型鎖存儲體啟 號（時鐘信號）。 2 e的觸發信 對應叹置的刖置處理電路中，直 几刀… 狀態的列系統工作控制庐二代#二$:，動到存儲體啟動 在選擇存儲體驅動時’因而能僅 1旦攸7 士 + 才使a上升邊觸發型鎖存電路工作，可 大里IV低耗電，尤其是備用周期時的耗電。 【其他應用例】 上述況明中，對攸外部提供命令的時鐘 說明。然而，即便是從外部盥時 2DKAM進灯 1产咕/D Λ C卜t 丨/、时％ k號同步地提供列位址 k I佗唬RAS、仃位址選通信號/CAS、寫啟 片啟動信號/CS並以時鐘信號上升邊 ，二 狀態的組合指定工作模式的姓媸沾枯#门止利乜派璉輯 驻罢 ,^ n0 , -Ab π 气的、、、口構的4知同步型半導體記憶 ^：本％月也I，得同樣的效果。4是因為同樣也對時 1Ϊ號ΐ保列位址信號的建立時間。對這種常規時鐘同步 型半導體記憶裝置（將多個控制信號狀態的組合用作命;; ?ίΐ) = ΐ動命令ACT，則回應内部時鐘信號CLKR的 升邊’啟動陣列啟動指示信號，啟動内部的列選擇操 作。因此，也可不用產生存儲體啟動信號RASE的上升邊觸

第62頁 487911 五、發明說明（59) 發型鎖存電路，而代之以採用置位/重定觸發器（ 動命令時置位，施加預充電命令時重定）。其他处^加啟 種記憶體件也可利用與上述相同的組成方式。、、'°穉的這 以亡示、出存儲矩陣為2個的結構。然而，存儲矩陣配 個，亚在這4個存儲矩陣的中央配置中央列系統控制 路，將各存儲矩陣分別劃分成多個存儲塊；即使 :J :本發明也能適用。又，記憶體件的存儲容量為任意 綜上所述，根據本發明，能實現不增加任 J『速…而且容易處理存儲體擴充的；導體記憶 元件編號之說明 2be π中央π列系統控制電路 π位址π前置處理電路 延遲/反相電路 預解碼電路 反相器電路 2bf、ΑΝ3、AG2 觸發型鎖存電路 位準鎖存電路 與 電路 2i 2m n與n電路 2j 預解碼電路 2ic π與非π電路 2id π與非π電路 C:\2D-C0DE\90-02\89125312.ptd 第63頁 487911 五、發明說明（60) 2io 位準鎖存電路 2ie CMOS傳輸閘極 2if "與非"電路 2ig π與非M電路 2ih π與非π電路 2fb 、2fd 、 2ib 、2 i h 和 2 i f ' 4 備份判決電路 4a 備份啟用（允許）電 4a 1 〜4 a 8 熔絲編排電路 4b 反相器 4c2 〜4 c 8 ”異”電路 4d π與非"電路 5 列解碼電路 5a 列解碼器 5b 備份字線驅動器 5nb π與非π電路 5na ”與”電路 5nc 傳輸閘極 5n 正常主字線驅動電 5s 備份主字線驅動電 5nh 節點 5nd Ρ通道M0S電晶體 5nf CMOS反相器 5ng CMOS反相器 與非π電路

C:\2D-C0DE\90-02\89125312.ptd 第64頁 487911 五、發明說明（61) 5ne 5 sa 5 sb 5sh 5 sc 5sd 5 s f 5sg 5sh 5se 6 7 11 12 12a 1 2aa 12ab 1 2ac 12ad 1 2ae 1 2a f 13 14 15 P通道MOS電晶體 "與"電路 n與非n電路 節點 傳輸閘極 Ρ通道M0S電晶體 CMOS反相器 CMOS反相器 節點 P通道M0S電晶體 存儲體共用信號匯流排 存儲體專用信號匯流排 内部時鐘發生電路 塊鎖存電路 觸發型鎖存電路 CMOS傳輸閘極 反相器 反相器 CMOS傳輸閘極 反相器 反相器 塊解碼電路 緩衝電路 存儲體A控制電路 <»

\\312\2d-code\90-02\89125312.ptd 第65頁 487911 五、發明說明（62) 16 20 20a 20c 20d 20e 20b 、 20f 存儲體B控制電路 存儲體控制電路 20j 、 20η 複合閘極電路 觸發型鎖存電路 20k 、 20m 、 20〇 與”電路 20g 、 20 20h 、 201 、 20p π或π電路 21 反相器 30 位準變換電路 32 CMOS反相器 34 分解碼信號SD的反相器 36 互補分解碼信號/SD的反 40 B I L控制電路 41 SA控制電路 42 BLEQ控制電路 43 B I L控制電路 50 置位/重定觸發器 51 自刷新計時器電路 52 刷新位址計數器電路 53^54^ 多路開關選擇器 55 延遲電路 56 π或”電路 60 π或”電路 61 "或π電路 延遲電路

C:\2D-raDE\90-02\89125312.ptd 第66頁

487911 五、發明說明（63) 65 > 66 > 67 "或n電路 900 複合閘極電路 901 鎖存電路 902 延遲電路 903 "與n (AND )電 904 延遲電路 905 π 或” （OR )電 5 906 延遲電路 907 "與"電路 908 延遲電路 909 "或π電路 910 鎖存電路 911 、 913 、 914 反相器 915 ”與”電路 916 ”與π電路 920 塊解碼電路 92 0a 塊解碼器 930 列預解碼器電& 930a 〜930d 預解碼電路 A〜D 存儲體 D1 、 D2 、 D3 、 D4 規定時間 MMA 〜MMD 存儲矩陣 MSB 存儲子塊 SAB 讀出放大器條 缰 «

C:\2D-CODE\90-02\89125312.ptd 第67頁 487911 五、發明說明（64) CTA 〜CTD ex t CLK RA<11 : 0> BA<1:0> X_A<19:0> 一 BS A<7:0> —

列預解碼信號 塊選擇信號B 列系統控制電路 外部時鐘信號 列位址信號 存儲體位址信號 X_D<19:0> BS D<7: 0>

RADE_A -RADE_D RXT_A -RXT.D RA<11:9> CT ACT PRG CLK RASE #0 RXT #1 〜#5 RA XA 列位址啟用（允許）信號 字線啟動彳§號 列位址高端信號 列系統控制電路 啟動指令 預充電指令 内部時鐘信號 存儲體啟動信號 時鐘信號CLK的周期 字線啟動信號 時鐘周期 列位址信號 輸出信號 内部列位址信號 内部列位址信號 内部列位址信號 RAD<11:9> 和ZRAD<11:9> BS<7>〜BS<0> 塊選擇信號 RAD<1:0> 和ZRADC1:0> X<3 : 0> 預解碼信號 RAD<3:2> 和ZRAD<3:2>

C:\2D-C0DE\90-02\89125312.ptd 第68頁 487911 五、發明說明（65) X<7:4> RAD<6:4> 和ZRAD<6:4> 預解碼信號 X<15 : 8> RAD<8 : 7> 和ZRAD<8 ·· 7> 預解碼信號 内部列位址信號 内部列位址信號

X<19: 16> SG Vcc PT F4 〜F 1 9 X<4> 〜X<6> RT4 〜RT19 SPARE_E MSB NMWL NSWLO 〜NSWL3 SWDO 〜SWD3 SDO 〜SD3 SMWL SSWLO 〜SSWL3 SSDO 〜SSD3 MC SRE NRE BS 預解碼信號 輸出信號線 電源電壓位準 P通道MOS電晶體 熔絲元件 預解碼信號 N通道M0S電晶體

備份判決結果指示信號 存儲子塊 正常主字線 次字線 次字線驅動器 分解碼信號 備份主字線 備份次字線 備份次字線驅動器 存儲單元 備份列啟動信號 正常列啟動信號 塊選擇信號

487911 五、發明說明（66) Xi 、 Xj 和Xk RXT #a t a tb Tr cd Td tRCD MM1 和MM2 MBA1 和MBB1 A和B SD 和 ZSD X AN RAF<11 : 9> RAF<i> t su RA<i> RA<2> 〜RA<8> /RESET NDO 、 ND2 〜ND8 Q1 Q2 Q3 預解碼信號 字線啟動信號 内部時鐘信號CLK的周期 時間 備份判決時間 時間 時間（列存取時間） R A S — C A S延遲時間 存儲矩陣 存儲塊 存儲體 分解碼信號 預解碼信號 π與”型解碼電路 位址信號選 輸出信號位元 時間 列位址位元 列位址位元 復原信號 節點 Ρ通道M0S電晶體 Ρ通道M0S電晶體 Ν通道M0S電晶體

C:\2D-C0DE\90-02\89125312.ptd 第70頁 487911 五、發明說明（67) IV 反相器 FL 炼絲元件 RA<2> 〜RA<8> 列位址位 RBA (或ZRBA ) 列存儲體位址信 Da ' Db 、 Dc 、 Dd 、De 、 Df RXLATCH 鎖存指示信號 #A、#B 時鐘周期 / X<3:0> 預解碼信號 BS—LATCH 鎖存塊選擇信號 X_L<3:0> 預解碼信號 SD_F<3:0> 分解碼居先信號 NRE 正常列啟動信號 SRE 備份列啟動信號 Vpp 高電壓 SD -F 分解碼居先信號 Vcca 陣列電源電壓 Qa P通道MOS電晶體 Qb N通道MOS電晶體 Qc N通道MOS電晶體 B L 和 / B L 位元線 BIL1 、 BIL2 位元線分隔指不 BTG1 、 BTG2 位元線分隔閘極 BLEQ 位元線均衡電路 B # 0 〜B #n 存儲體 延遲時間 Φ Φ

\\312\2d-code\90-02\89125312.ptd 第71頁 487911 自刷新 刷新要 遞增計 自動刷 刷新要 自刷新 位準鎖 CMOS 傳 老化控 CMOS 傳 ’’與非” 老化模 焊盤 五、發明說明（68) SRFACT Φ req ψ ct ARFACT 0 req SRFin 2Ie 2 i a

/WBI—E 2ia 2ib

WBI PD1 啟動信號 求信號 數指示信號 新啟動信號 求信號 命令 存電路 輸閘極 制信號 輸閘極 電路 式指示信號 «

\\312\2d-code\90-02\89125312.ptd 第72頁

487911 圖式簡單說明 圖1 7為本發明實施形g2 概略說明圖。 等肢為件的關鍵部分妹 ㈣為圖17所示電路的操作說明 刀〜構 圖1 9為本發明實施形 ：圖。 說明圖。 “‘制電路的結構概略 圖20A〜20C為本發明廢# 準鎖存電路的結構說明^㈣態3中前置處理電路所含位 圖21為矽晶圓老化模式 係的-覽表。 制^虎與選擇字線姆應關 圖22為一例本發明實施形熊3 號和矽晶圓老化控制信號發^的\老化模式指示 圖23為本發明實施形態3的存V二二明圖。 ^ 構概略說明圖。 邊體啟動彳§號發生部的社 圖24為本發明實施形態 結構概略說明圖。 己丨思裝置的關鍵部分 圖2 5為習知技術半導妒 圖。 一憶裝置的總體結構概略說明 圖26A為圖25所示存儲體構 為圖26A所示存儲體控 】圖，圖26β 圖27為習知技術存儲塒奴心7知作次明4序圖。 結構概略說明圖。 版工，電路的内部列位址發生部的 圖2 8為圖2 7所示内却而丨乂 圖29A概略示出習知技址發生部的操作說明時序圖

發生部的結構，圖29B:*f:儲體W β為—例圖29A所示塊解碼電伴^破 _ 电路的—個 Γ.ΙΜ C:\2D-C0DE\90-02\89125312.ptd 第74頁 487911 圖式簡單說明 塊選擇信號的結構說明圖。 圖3 0為習知技術存儲體控制電路中的列預解碼電路的結 構概略說明圖。 圖3 1為習知技術備份判決電路的結構說明圖。 圖3 2為習知技術半導體記憶裝置的字線驅動部的結構概 略說明圖。 圖3 3為習知技術半導體記憶裝置的操作說明時序圖。

C:\2D-C0DE\90-02\89125312.ptd 第 75 頁

Claims (1)

1. — 六、申請專利範圍 1 ·種半導體記憶裝置，包含 劃分為具有多個存儲 A 狀態的多個存儲體的存儲陣列；此目互獨立地驅動到啟動 中央控制電路，該控 側，接收來自外部的時鐘作和在t述存儲陣列的一 信號和與上述内部铲非D 5;u 址彳§唬，產生内部時鐘 方向共同傳給：：：2同步的内部位址信號，並沿一個 前置處理電ΐΓΓί列的多個存儲體； 別對應設置，盥鎖存I與上述存儲陣列的多個存儲體分 進行鎖存，並對鎖號同步地對上述内部位址信號 生預解碼信號 存的内部位址信號進行預解碼，從而產 置，用於按照匕=多個存儲體分別對應設 應存儲體的位址指定^儲單=J。電路的預解碼信號選擇相 2·如申請專利範圍W 中央控制電路還包含控^導體記憶裝置’其中上述 信號同步地產生按昭 °〜&生電路，用於與上述時鐘 對上述多個存儲俨中、夕部的存儲體啟動指示信號啟動 的控制信號；丑θ疋的存儲體的存儲單元選擇操作用 按知、上述控制信梦啟 其中上述 ，上述多個 -3 · ^ # ..i I,; ^ Λ1"/£ 411 € ^ ° 存儲子塊分別具有多個存：單j夕個存儲子塊 上述中央控制電路包含—種電路，該電路與上述位址信 第76頁 C:\2D-00DE\90-02\89125312.ptd 487911 六、申請專利範圍 --------- 號並行地接收識別上述多個存儲子塊中 j位址信I，在上述外部時鐘信號 的子塊的 接收到的塊位址信號，並將該鎖存二周期期間鎖存該 上述多個存儲體。 a址信號共同傳給 4.如申請專利範圍第1項之半導體記 J備份判決電肖，該判決電路用於衣-置1中還具 2不良位元位址，接收上述内部位不良位元的位 内部位址信號示出上述不良位元位址0± Ί ’該接收到的 良位元用的備份電路用的信號； 了產生啟動補救不 上述前置處理電路包含鎖存 f定時信’虎同步地鎖存上述備份判決電j : 2路與上述鎖 產生備份啟動信號。 、路的輪出信號，並 '5.如申請專利範圍第！項之半導體 子儲陣列具有行列狀排列的存儲：X置，其中上述 級字、線，上述分級字線具有諸單元列對應 卢對規定數量的次字線設置：：：連接存儲單 上述則置處理電路包含： 直條上述主字線. 預解碼電路，該電路與上 ' 別上述内部位址信號内 ：：¥信號非同 的次字線位址位元進行 ^疋數I次字線中 號…… W，並產生次字線預夂:線 上述鎖存疋時信 號進行鎖存的鎖存電路：/地對上述預解碼電路 按照上述鎖存電路 "1 __輪“號產生識別次字線用的Η 第77頁 C:\2D-00DE\90-02\89125312.ptd ---- — 六、申請專利範圍 碼信號的電路 6 ·如申清專利範圍第 存儲陣列的多個存儲、 泠體§己憶裝置，其中上述 上述中央控制ΐ:;::要進行存儲資料的刷新； 回應自刷新模式指_ 的刷新計時器電路；’、5'ϋ知規疋的周期產生刷新要求 按照上述刷新要灰 鐘信號的時鐘發生電路。〜〔夕邛蚪釦化號產生上述内部時 7 ·如申睛專利範圍第1 前置處理電路包含回鹿确钢+ ^^體記憶裝置，其中上述 部位址信號設定為規g ^ ϋ速楔式指示信號，將上述内 的步驟。 為規疋邏輯位準的選擇狀態並加以預解碼 8·如申凊專利範圍第 前置處理電路包含： 、半V體記憶裝置，其中上述 知：知、上述控制信號包含 位址信號所對應的位斤稍=定時信號對上述内部 作==述加速模^指示信號的啟動 擇狀態的規定邏輯位準子、f的輸出h唬设定為表示選 非啟動時鎖存上述第丨銷力I在々上述強調加速模式指示信號 内部位址信號對=止^ 9·如申請專利範圍第5項之 鎖存電路具有閘極緣 體忑丨思衣置，其中上述 示信號將上述分解碼作=路按照歸^ 琥有遥擇地設置為選擇狀態，並在 111 C:\2D-C0DE\90-02\89125312.ptd 第78頁 六'申請專利範圍 — 上述強調加速模式非啟動 號並進行輸出。 、、’许上述預解碼電路的輸出信 10·如申請專利範圍第i 鎖存定時信號回應存儲體纪憶裝置，其中上述 存儲體啟動指示信號γ = 六私不信號被啟動，並在上述 啟動狀態。 σ S疋的存儲體為啟動狀態的期間維持 11 ·如申請專利範圍第 鎖存定時信號是與上述外記憶裝置’其中上述 時鐘信號。 卩寸知彳5说同步產生的上述内部 1 2 ·如申请專利範圍第1 > 存儲陣列的多個存儲@八i V體圯fe衣置，其中上述 分別具有多個存儲別包含多個子塊’上述多個子塊 上述中央控制電路句人 生使上述存儲體】動二51 f存儲體啟動指示信號至少產 的第1和第2銷；^不h號指定的存儲體為啟動狀態用 步地產味於F ^ 化號的手段、與上述内部時鐘信號同 址传节少ΐ ΐ力上述存儲體啟動指示信號並行提供的塊位 電ς ^曰疋述多個子塊中規定數量子塊的塊選擇信號的 _ 上述前置處理電路包含： 第1鎖存電路’該鎖存電路接收上述第1鎖存啟動信號作 二上述鎖存疋時信號’並按照上述第1鎖存啟動信號對上 述内部位址信號進行鎖存； 第2鎖存電路’該鎖存電路與上述第2鎖存啟動信號同步 地對上述塊選擇信號進行鎖存—

   第79頁 487911 六、申請專利範圍 — —種半導體記憶裝置，其包 存儲體的存儲陣列，上述多個存’具有劃分為多個 個存儲單元的多個子塊，且相；劃分為各具有多 述多個存儲體分別具有規定數量的子：動；啟動狀態，上 置還包含： ’ 鬼’该半導體記憶裝 控制信號發生電路，用於對上 啟動信編⑴㈣體驅動到供按照存儲體 塊選擇信號發生電路，該電。：【大=控制信號； ^，用於與來自外部的時鐘信號同步地同設 動信號並行提供的塊選擇信號進行鎖 =^ ^儲肢啟 述多個存儲體； 並/、同提供給上 位址發生電路，用於與上述時鐘 供的位址信號共同提供給上述多個=同步地將外部提 奸】t判决電路’與上述多個存儲體分別對痺設置，用# 址信號和預先編排的不良位元位ί =來】ί 述位址叙生電路的位址信號 一 出土示該判決結果的備份判決結二言心：凡位址’並輸 并J ί : 述位址發生電路的位址信㈣ …，、’在上述控制信號包含的工作控制信號啟動r 進行鎖存和預解碼；在上述存。：動 #號處於啟動狀態；上述前置處理電路包含：作&制 備份鎖存電路，用於按照上述鎖存定時信號對上述備份 第80頁 C:\2D-CODE\90-02\89125312.ptd 487911 六、申請專利範圍 判決電路輸出的信號進行鎖存； 備份啟動電路，用於按照上述備份鎖存電路的輸出信號 ： 產生補救不良位元用的備份啟動信號。 1 4.如申請專利範圍第1 3項之半導體記憶裝置，其中上 ‘ 述備份啟動電路包含隨著上述工作控制信號的啟動又對上 述備份鎖存電路的輸出進行鎖存的電路； 上述鎖存定時信號是回應上述來自外部的時鐘信號而產 生的内部時鐘信號。 1 5.如申請專利範圍第1 3項之半導體記憶裝置，其中上 述鎖存定時信號是上述工作控制信號。 _

   C:\2D-C0DE\90-02\89125312.ptd 第81頁