KR19980072847A - 멀티뱅크를 갖는 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 멀티뱅크를 갖는 반도체 메모리장치에 관한 것이다. 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치는, 복수개의 뱅크로 분리되고 상기 각 뱅크는 번갈아 가며 배치되며 다수개의 단위 메모리셀 어레이들을 포함하는 메모리셀 어레이와, 출력포트들에 상기 각 뱅크의 칼럼선택라인들이 교대로 접속되고 프리디코딩 신호들, 및 리셋펄스에 응답하여 상기 복수개의 뱅크중 선택되는 뱅크의 칼럼선택라인들을 인에이블시키는 칼럼디코더를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 각 뱅크별로 별도의 칼럼디코더 영역이 추가되지 않고 상기 하나의 칼럼디코더에서 상기 각 뱅크의 칼럼디코더가 교대로 위치하여 상기 각 뱅크의 칼럼선택라인들을 교대로 출력하도록 구성되므로, 칩 크기의 증가 및 전력소모의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리될 수 있는 장점이 있다.

Description

멀티뱅크를 갖는 반도체 메모리장치
본 발명은 멀티뱅크를 갖는 반도체 메모리장치에 관한 것으로, 특히 전력소모의 증가 및 칩 크기의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리되는 멀티뱅크를 갖는 반도체 메모리장치에 관한 것이다.
통상의 반도체 메모리장치를 계층적(Hierachical)으로 사용하는 씨스템(System)에서는 반도체 메모리장치, 특히 DRAM은 대역폭(Bandwidth)이 작다. 따라서 일정시간 안에 많은 데이터를 전송하기 위해 뱅크 인터리빙(Bank Interleaving) 방법이 일반적으로 사용되는 데, 이는 여러개의 메모리장치들을 다수개의 뱅크(Bank)로 분리하여 메모리 콘트롤러(Controller)가 각각의 뱅크에서 연속적으로 데이터를 얻을 수 있게 하는 것이다. 근래에는 하나의 반도체 메모리장치가 다수개의 뱅크를 구비함으로써, 상기 뱅크 인터리빙 기능이 하나의 반도체 메모리장치로 가능하다.
도 1은 종래의 멀티뱅크를 갖는 반도체 메모리장치의 개략적인 블락도이다. 여기에서는 하나의 뱅크와, 칼럼디코딩과 관련된 부분만이 주로 도시되어 있다.
도 1을 참조하면, 상기 종래의 멀티뱅크를 갖는 반도체 메모리장치의 하나의 뱅크, 예컨데 A 뱅크는 독립된 하나의 큰 메모리셀 어레이(1)과, 칼럼디코더(5)와, 로우디코더(7)을 구비하고 있다. 상기 큰 메모리셀 어레이(1)은 다수개의 단위 메모리셀 어레이들(2)를 포함하며, 도 1에서는 16개의 단위 메모리셀 어레이들(2)를 포함하는 경우가 도시되어 있다. 상기 칼럼디코더(5)는 다수개의 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67), 제2프리디코딩 신호(DCA01), 및 리셋펄스(CSLRSP)에 응답하여 출력포트들에 접속되어 있는 다수개의 칼럼선택라인들(CSL0(A) 내지 CSLn(A))을 2개씩 인에이블시킨다. 즉 상기 칼럼선택라인들(CSL0(A) 내지 CSLn(A))은 2개씩 동일한 칼럼 어드레스에 의해 인에이블되며 동일 뱅크, 즉 A 뱅크에 해당되는 칼럼을 선택한다. 또한 상기 각각의 칼럼선택라인들(CSL0(A) 내지 CSLn(A))는 상기 단위 메모리셀 어레이들(2)의 좌우에서 4개의 스위칭 트랜지스터들(3)에 연결되어 있다. 칼럼선택라인과 스위칭 트랜지스터들의 연결관계는 도 2에서 상세히 설명하겠다.
또한 상기 종래의 멀티뱅크를 갖는 반도체 메모리장치는, 상기 칼럼디코더(5)를 활성화시키기 위해, 제1 및 제2칼럼 프리디코더(13,15)와, 뱅크선택비트 버퍼(17)과, 칼럼어드레스 버퍼(19)와, 제1 및 제2지연기(21,23)와, 클락버퍼(25)를 구비하고 있다. 상기 칼럼어드레스 버퍼(19)는 외부에서 입력되는 칼럼어드레스(A0 내지 A7)을 버퍼링하고, 상기 뱅크선택비트 버퍼(17)은 외부에서 입력되는 뱅크선택비트들(BS0,BS1)을 버퍼링한다. 상기 제1칼럼 프리디코더(13)은 상기 뱅크선택비트 버퍼(17)의 출력들(BBS0,BBS1) 및 상기 칼럼어드레스 버퍼(19)의 출력들중의 일부(CA2 내지 CA7)을 디코딩하여 상기 다수개의 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67)을 출력한다. 상기 제2칼럼 프리디코더(15)는 지연된 내부클락(PCLKD)에 응답하여 상기 칼럼어드레스 버퍼(19)의 출력들중의 일부(CA0,CA1)을 디코딩하여 상기 제2프리디코딩 신호(DCA01)을 출력한다. 상기 클락버퍼(25)는 외부에서 입력되는 클락(CLK)를 버퍼링하여 내부클락(PCLK)를 출력하고, 상기 제1 및 제2지연기(21,23)은 상기 내부클락(PCLK)를 각각 지연시켜 상기 지연된 클락(PCLKD) 및 상기 리셋펄스(CSLRSP)를 각각 출력한다.
도 2는 도 1에 도시된 종래의 멀티뱅크를 갖는 반도체 메모리장치의 칼럼선택라인과 스위칭 트랜지스터들의 연결관계를 나타내는 회로도이다.
도 2를 참조하면, 종래의 멀티뱅크를 갖는 반도체 메모리장치에서는 동일한 칼럼 어드레스에 의해 인에이블되는 2개의 동일한 칼럼선택라인들(CSLi(A))중의 하나는 입출력라인들(I/O)중의 4개와 2쌍의 비트라인 및 상보 비트라인들(,,,)을 연결하는 4개의 스위칭 트랜지스터들(S1,S2,S3,S4)의 각 게이트에 접속되어 있다. 상기 2개의 동일한 칼럼선택라인들(CSLi(A))중의 다른 하나는 상기 입출력라인들(I/O)중의 다른 4개와 2쌍의 비트라인 및 상보 비트라인들(,,,)을 연결하는 4개의 스위칭 트랜지스터들(S5,S6,S7,S8)의 각 게이트에 접속되어 있다. 또한 상기 각 쌍의 비트라인과 상보 비트라인 사이에는 감지증폭기(SA1,SA2,SA3,SA4)가 각각 접속되어 있다. 메모리셀(ML)을 포함하는 좌측의 단위 메모리셀 어레이의 각 비트라인 및 상보 비트라인과 상기 각 감지증폭기(SA1,SA2,SA3,SA4) 사이에는 각 분리게이트(Ti1내지 Ti8)이 접속되어 있으며, 메모리셀(MR)을 포함하는 우측의 단위 메모리셀 어레이의 각 비트라인 및 상보 비트라인과 상기 각 감지증폭기(SA1,SA2,SA3,SA4) 사이에는 각 분리게이트(Tj1내지 Tj8)이 접속되어 있다.
상술한 종래의 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 큰 메모리셀 어레이(1)을 다수개, 예컨데 2개의 뱅크로 분리하는 경우에 상기 칼럼선택라인들(CSL0(A) 내지 CSLn(A))이 상기 2개의 뱅크에 함께 사용되게 된다. 이에 따라 상기 로우디코더(7)에 의해 상기 2개의 뱅크의 로우(Row)를 활성화시키고 상기 2개의 뱅크중 어느 하나의 뱅크의 칼럼을 선택하여 메모리셀의 데이터를 리드할 때, 상기 종래의 반도체 메모리장치에서는 선택되지 않는 다른 뱅크에서도 동일한 칼럼선택라인이 사용되므로, 상기 입출력라인들(I/O)의 도시되지 않은 로드 트랜지스터, 상기 입출력라인들(I/O)와 상기 비트라인 및 상보 비트라인들을 연결하는 스위칭 트랜지스터들, 및 상기 N형 감지증폭기를 통해 전원전압(VCC)로부터 접지전압(VSS)로 전류가 흐르게 된다. 그러므로 상기 종래의 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 큰 메모리셀 어레이(1)을 2개의 뱅크로 분리하는 경우에 메모리셀의 데이터를 리드할 때 전력소모가 증가하게 되는 단점이 있다. 따라서 하나의 큰 메모리셀 어레이를 다수개의 뱅크로 분리할 경우에는, 분리되는 각 뱅크는 상기와 같은 전력소모의 증가를 방지하기 위해 독립된 각각의 칼럼디코더를 구비하여야 한다. 그러나 분리되는 각 뱅크가 독립된 각각의 칼럼디코더를 구비하는 것은 칩 크기의 증가를 초래하게 된다.
따라서 본 발명의 목적은, 전력소모의 증가 및 칩 크기의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리되는 멀티뱅크를 갖는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 멀티뱅크를 갖는 반도체 메모리장치의 개략적인 블락도
도 2는 도 1에 도시된 종래의 멀티뱅크를 갖는 반도체 메모리장치의 칼럼선택라인과 스위칭 트랜지스터들의 연결관계를 나타내는 회로도
도 3은 본 발명의 실시예에 따른 멀티뱅크를 갖는 반도체 메모리장치의 개략적인 블락도
도 4는 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 칼럼선택라인과 스위칭 트랜지스터들의 연결관계를 나타내는 회로도
도 5는 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 칼럼디코더의 회로도
도 6은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제2칼럼 프리디코더의 회로도
도 7은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제1지연기의 회로도
도 8은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제2지연기의 회로도
도 9는 본 발명을 적용하여 4 뱅크 싱크로너스 디램을 구성한 예를 나타내는 블락도
도 10은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 동작 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치는, 복수개의 뱅크로 분리되고 상기 각 뱅크는 번갈아 가며 배치되며 다수개의 단위 메모리셀 어레이들을 포함하는 메모리셀 어레이와, 출력포트들에 상기 각 뱅크의 칼럼선택라인들이 교대로 접속되고 제1프리디코딩 신호들, 제2프리디코딩 신호들, 및 리셋펄스에 응답하여 상기 복수개의 뱅크중 선택되는 뱅크의 칼럼선택라인들을 인에이블시키는 칼럼디코더와, 외부에서 입력되는 칼럼어드레스를 버퍼링하는 칼럼어드레스 버퍼와, 외부에서 입력되는 뱅크선택비트들을 버퍼링하는 뱅크선택비트 버퍼와, 상기 칼럼어드레스 버퍼의 출력신호들중의 일부를 디코딩하여 상기 제1프리디코딩 신호들을 출력하는 제1칼럼 프리디코더와, 상기 뱅크선택비트 버퍼의 출력신호들 및 지연된 내부클락에 응답하여 상기 칼럼어드레스 버퍼의 출력신호들중의 다른 일부를 디코딩하여 상기 제2프리디코딩 신호들을 출력하는 제2칼럼 프리디코더와, 외부에서 입력되는 클락을 버퍼링하여 내부클락을 출력하는 클락버퍼; 및 상기 내부클락을 각각 지연시켜 상기 지연된 클락 및 상기 리셋펄스를 각각 출력하는 제1 및 제2지연기를 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 각 뱅크의 칼럼선택라인들은 입출력라인들과 상기 각 뱅크의 비트라인들을 연결하는 스위칭 트랜지스터들에 연결된다. 상기 칼럼디코더는 상기 각 뱅크의 칼럼선택라인들을 인에이블시키는 복수개의 뱅크 칼럼디코더를 포함하고, 각 뱅크 칼럼디코더는 상기 제1프리디코딩 신호들, 상기 제2프리디코딩 신호들중 선택된 어느 하나, 및 상기 리셋펄스에 응답하여 상기 각 뱅크의 칼럼선택라인들을 인에이블시키는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 멀티뱅크를 갖는 반도체 메모리장치의 개략적인 블락도이다. 여기에서는 복수개의 뱅크로 분리되는 하나의 큰 메모리셀 어레이와, 칼럼디코딩과 관련된 부분만이 주로 도시되어 있다.
도 3을 참조하면, 상기 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치는, 복수개의 뱅크, 예컨데 A 뱅크 및 B 뱅크로 분리되는 하나의 큰 메모리셀 어레이(31)과, 칼럼디코더(35), 및 로우디코더(37)을 구비한다. 상기 큰 메모리셀 어레이(31)은 다수개의 단위 메모리셀 어레이들(32)를 포함하며, 도 3에서는 16개의 단위 메모리셀 어레이들(32)를 포함하는 경우가 도시되어 있다. 또한 상기 각 뱅크는 번갈아 가며(Alternate) 배치되고 4개의 단위 메모리셀 어레이들을 포함한다. 상기 칼럼디코더(5)는 출력포트들에 상기 A 뱅크의 칼럼선택라인들(CSL0(A),CSL1(A),...,CSLn(A)) 및 상기 B 뱅크의 칼럼선택라인들(CSL0(B),CSL1(B),...,CSLn(B))이 교대로 접속되고 복수개의 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67), 복수개의 제2프리디코딩 신호들(PADCA01,PBDCA01), 및 리셋펄스(CSLRSP)에 응답하여 상기 A 뱅크 및 B 뱅크중 선택되는 뱅크의 칼럼선택라인들을 인에이블시킨다. 또한 상기 A 뱅크의 칼럼선택라인들(CSL0(A),CSL1(A),...,CSLn(A)) 및 상기 B 뱅크의 칼럼선택라인들(CSL0(B),CSL1(B),...,CSLn(B))의 각각은 상기 단위 메모리셀 어레이들(32)의 좌우에서 8개의 스위칭 트랜지스터들(33)에 연결된다. 이에 따라 도 1에 도시된 종래의 멀티뱅크를 갖는 반도체 메모리장치에서 하나의 칼럼선택을 위해 필요한 2개의 칼럼선택라인이 각각 A 뱅크 및 B 뱅크의 칼럼선택에 사용된다. 즉 상기 A 뱅크의 칼럼선택라인들(CSL0(A),CSL1(A),...,CSLn(A))은 입출력라인들(I/O)와 상기 A 뱅크의 비트라인들(도시되지 않았음)을 연결하는 스위칭 트랜지스터들에 연결되며, 상기 B 뱅크의 칼럼선택라인들(CSL0(B),CSL1(B),...,CSLn(B))는 상기 입출력라인들(I/O)와 상기 B 뱅크의 비트라인들(도시되지 않았음)을 연결하는 스위칭 트랜지스터들에 연결된다. 칼럼선택라인과 스위칭 트랜지스터들의 연결관계는 도 4에서 상세히 설명하겠다.
특히 상기 하나의 칼럼디코더(35)에서 상기 각 뱅크의 칼럼디코더가 교대로 위치하고 상기 각 뱅크의 칼럼선택라인들이 교대로 출력되도록 구성하기 위해, 뱅크정보를 포함하는 상기 복수개의 제2프리디코딩 신호들(PADCA01,PBDCA01)이 상기 칼럼디코더(35)의 입력으로 사용된다. 따라서 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치는, 상기 칼럼디코더(35)를 활성화시키기 위해, 제1 및 제2칼럼 프리디코더(43,45)와, 칼럼어드레스 버퍼(47)과, 뱅크선택비트 버퍼(49)와, 제1 및 제2지연기(51,53)과, 클락버퍼(55)를 구비한다. 상기 칼럼어드레스 버퍼(47)은 외부에서 입력되는 칼럼어드레스(A0 내지 A7)을 버퍼링하고, 상기 뱅크선택비트 버퍼(49)는 외부에서 입력되는 뱅크선택비트들(BS0,BS1)을 버퍼링한다. 상기 제1칼럼 프리디코더(43)은 상기 칼럼어드레스 버퍼(47)의 출력신호들중의 일부(CA2 내지 CA7)을 디코딩하여 상기 복수개의 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67)을 출력한다. 상기 제2칼럼 프리디코더(45)는 상기 뱅크선택비트 버퍼(49)의 출력신호들(PBS0,PBS1) 및 지연된 내부클락(PCLKD)에 응답하여 상기 칼럼어드레스 버퍼(47)의 출력신호들중의 일부(CA0,CA1)을 디코딩하여 상기 복수개의 제2프리디코딩 신호(PADCA01,PBDCA01)을 출력한다. 상기 클락버퍼(55)는 외부에서 입력되는 클락(CLK)를 버퍼링하여 내부클락(PCLK)를 출력하고, 상기 제1 및 제2지연기(51,53)은 상기 내부클락(PCLK)를 각각 지연시켜 상기 지연된 클락(PCLKD) 및 상기 리셋펄스(CSLRSP)를 각각 출력한다.
상술한 바와 같이 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 각 뱅크별로 별도의 칼럼디코더 영역이 추가되지 않고 상기 하나의 칼럼디코더(35)에서 상기 각 뱅크의 칼럼디코더가 교대로 위치하여 상기 각 뱅크의 칼럼선택라인들을 교대로 출력하도록 구성되므로, 칩 크기의 증가 및 전력소모의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리될 수 있는 장점이 있다.
도 4는 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 칼럼선택라인과 스위칭 트랜지스터들의 연결관계를 나타내는 회로도이다.
도 4를 참조하면, 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치에서는 하나의 칼럼선택라인(CSLi(A) 또는 CSLi(B))가 8개의 입출력라인들(I/O)와 4쌍의 비트라인 및 상보 비트라인들(,,,,,,,)을 연결하는 8개의 스위칭 트랜지스터들(S1,S2,S3,S4,S5,S6,S7,S8)의 각 게이트에 접속되는 것이 도 2에 도시된 종래기술과 다르다.
또한 도 2에 도시된 종래기술과 마찬가지로, 상기 각 쌍의 비트라인과 상보 비트라인 사이에는 감지증폭기(SA1,SA2,SA3,SA4)가 각각 접속된다. 메모리셀(ML)을 포함하는 좌측의 단위 메모리셀 어레이의 각 비트라인 및 상보 비트라인과 상기 각 감지증폭기(SA1,SA2,SA3,SA4) 사이에는 각 분리게이트(Ti1내지 Ti8)이 접속된다. 메모리셀(MR)을 포함하는 우측의 단위 메모리셀 어레이의 각 비트라인 및 상보 비트라인과 상기 각 감지증폭기(SA1,SA2,SA3,SA4) 사이에는 각 분리게이트(Tj1내지 Tj8)이 접속된다.
도 5는 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 칼럼디코더의 회로도이다.
도 5를 참조하면, 상기 칼럼디코더는, 상기 A 뱅크의 칼럼선택라인(CSLi(A), i는 0 내지 n)을 인에이블시키는 뱅크 칼럼디코더(57)과 상기 B 뱅크의 칼럼선택라인(CSLi(B), i는 0 내지 n)을 인에이블시키는 뱅크 칼럼디코더(59)를 포함한다. 상기 뱅크 칼럼디코더(57)은 상기 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67), 상기 제2프리디코딩 신호(PADCA01), 및 상기 리셋펄스(CSLRSP)에 응답하여 상기 A 뱅크의 칼럼선택라인(CSLi(A))를 인에이블시키고, 상기 뱅크 칼럼디코더(59)는 상기 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67), 상기 다른 제2프리디코딩 신호(PBDCA01), 및 상기 리셋펄스(CSLRSP)에 응답하여 상기 B 뱅크의 칼럼선택라인(CSLi(B))를 인에이블시킨다.
상기 뱅크 칼럼디코더(57)은, 상기 제2프리디코딩 신호(PADCA01)을 반전시키고 그 결과 및 상기 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67)을 논리곱하는 논리수단(57a)와, 상기 리셋펄스(CSLRSP)가 인버터(I1)에서 반전된 신호에 응답하여 상기 논리수단(57a)의 출력신호를 반전시키는 반전수단(57b)와, 상기 반전수단(57b)의 출력신호를 래치하고 래치된 신호를 상기 A 뱅크의 칼럼선택라인(CSLi(A))로 출력하는 래치수단(57c)를 구비한다. 여기에서 상기 논리수단(57a)는 상기 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67)을 받아 낸드동작을 수행하는 낸드게이트(ND1)과, 상기 낸드게이트(ND1)의 출력신호 및 상기 제2프리디코딩 신호(PADCA01)을 받아 노아동작을 수행하는 노아게이트(NR1)으로 구성되어 있다. 상기 반전수단(57b)는, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 논리수단(57a)의 출력신호가 인가되는 제1피모스 트랜지스터(P1)과, 소오스에 상기 제1피모스 트랜지스터(P1)의 드레인이 접속되고 게이트에 상기 리셋펄스(CSLRSP)의 반전신호가 인가되며 드레인에 출력노드(A)가 접속되는 제2피모스 트랜지스터(P2)와, 드레인에 상기 출력노드(A)가 접속되고 게이트에 상기 논리수단(57a)의 출력신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(N1)으로 구성되어 있다. 상기 래치수단(57c)는, 입력노드가 상기 반전수단(57b)의 출력노드(A)에 접속되고 출력노드가 상기 A 뱅크의 칼럼선택라인(CSLi(A))에 접속되는 제1인버터(I2)와, 입력노드가 상기 제1인버터(I2)의 출력노드에 접속되고 출력노드가 상기 제1인버터(I2)의 입력노드에 접속되는 제2인버터(I3)로 구성되어 있다.
상기 뱅크 칼럼디코더(59)는 상기 뱅크 칼럼디코더(57)과 동일한 구성을 가지며, 상기 제2프리디코딩 신호(PBDCA01)을 반전시키고 그 결과 및 상기 제1프리디코딩 신호들(PDCA23,PDCA45,PDCA67)을 논리곱하는 논리수단(59a)와, 상기 리셋펄스(CSLRSP)가 인버터(I1)에서 반전된 신호에 응답하여 상기 논리수단(59a)의 출력신호를 반전시키는 반전수단(59b)와, 상기 반전수단(59b)의 출력신호를 래치하고 래치된 신호를 상기 B 뱅크의 칼럼선택라인(CSLi(B))로 출력하는 래치수단(59c)를 구비한다. 여기에서 상기 논리수단(59a)는 상기 논리수단(57a)의 낸드게이트(ND1)의 출력신호 및 상기 제2프리디코딩 신호(PBDCA01)을 받아 노아동작을 수행하는 노아게이트(NR2)로 구성되어 있다. 상기 반전수단(59b)는, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 논리수단(59a)의 출력신호가 인가되는 제1피모스 트랜지스터(P3)과, 소오스에 상기 제1피모스 트랜지스터(P3)의 드레인이 접속되고 게이트에 상기 리셋펄스(CSLRSP)의 반전신호가 인가되며 드레인에 출력노드(B)가 접속되는 제2피모스 트랜지스터(P4)와, 드레인에 상기 출력노드(B)가 접속되고 게이트에 상기 논리수단(59a)의 출력신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(N2)로 구성되어 있다. 상기 래치수단(59c)는, 입력노드가 상기 반전수단(59b)의 출력노드(B)에 접속되고 출력노드가 상기 B 뱅크의 칼럼선택라인(CSLi(B))에 접속되는 제1인버터(I4)와, 입력노드가 상기 제1인버터(I4)의 출력노드에 접속되고 출력노드가 상기 제1인버터(I4)의 입력노드에 접속되는 제2인버터(I5)로 구성되어 있다. 상기 논리수단들(57a,59a), 상기 반전수단들(57b,59b), 및 상기 래치수단들(57c,59c)는 다른 논리게이트들로 구성될 수 있다.
도 6은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제2칼럼 프리디코더의 회로도이다.
도 6을 참조하면, 상기 제2칼럼 프리디코더는, 상기 A 뱅크를 선택하기 위한 칼럼 프리디코더(61)과 상기 B 뱅크를 선택하기 위한 칼럼 프리디코더(63)을 포함한다. 상기 칼럼 프리디코더(61)은, 도 3에 도시된 상기 뱅크선택비트 버퍼(49)의 출력신호들(PBS0,PBS1)이 각각 반전된 신호(PBS0B,PBS1B) 및 상기 지연된 내부클락(PCLKD)에 응답하여 도 3에 도시된 상기 칼럼어드레스 버퍼(47)의 출력신호들중의 일부(CA0,CA1)을 디코딩하여 상기 A 뱅크를 선택하기 위한 4개의 제2프리디코딩 신호들(PADCA0B1B,PADCA01B,PADCA0B1,PADCA01)을 출력한다. 또한 상기 칼럼 프리디코더(63)은, 상기 PBS0, PBS1B 및 상기 지연된 내부클락(PCLKD)에 응답하여 상기 CA0 및 CA1을 디코딩하여 상기 B 뱅크를 선택하기 위한 4개의 제2프리디코딩 신호들(PBDCA0B1B,PBDCA01B,PBDCA0B1,PBDCA01)을 출력한다. 상기 제2프리디코딩 신호들은 도 3에 도시된 칼럼디코더(35)의 입력으로 사용된다.
여기에서 상기 칼럼 프리디코더(61)은, 상기 PBS0B 및 PBS1B를 받아 낸드동작을 수행하는 낸드게이트(ND2)와, 상기 CA0,CA1, CA0의 반전신호 CA0B, 및 CA1의 반전신호 CA1B들중 서로 다른 2개씩을 받아 낸드동작을 각각 수행하는 낸드게이트들(ND3,ND4,ND5,ND6)와, 상기 낸드게이트들(ND3,ND4,ND5,ND6)의 각 출력신호 및 상기 낸드게이트(ND2)의 출력신호를 받아 노아동작을 각각 수행하는 노아게이트들(NR3,NR4,NR5,NR6)와, 상기 노아게이트들(NR3,NR4,NR5,NR6)의 각 출력신호 및 상기 지연된 내부클락(PCLKD)를 받아 낸드동작을 각각 수행하는 낸드게이트들(ND7,ND8,ND9,ND10)로 구성되어 있다. 상기 칼럼 프리디코더(63)은 상기 칼럼 프리디코더(61)과 동일한 구성을 가지며, 상기 PBS0 및 PBS1B를 받아 낸드동작을 수행하는 낸드게이트(ND11)과, 상기 CA0,CA1, CA0의 반전신호 CA0B, 및 CA1의 반전신호 CA1B들중 서로 다른 2개씩을 받아 낸드동작을 각각 수행하는 낸드게이트들(ND12,ND13,ND14,ND15)와, 상기 낸드게이트들(ND12,ND13,ND14,ND15)의 각 출력신호 및 상기 낸드게이트(ND11)의 출력신호를 받아 노아동작을 각각 수행하는 노아게이트들(NR7,NR8,NR9,NR10)과, 상기 노아게이트들(NR7,NR8,NR9,NR10)의 각 출력신호 및 상기 지연된 내부클락(PCLKD)를 받아 낸드동작을 각각 수행하는 낸드게이트들(ND16,ND17,ND18,ND19)로 구성되어 있다. 상기 칼럼 프리디코더들(61,63)은 필요에 따라 다른 논리게이트들로 구성될 수 있다.
도 7은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제1지연기의 회로도이다.
도 7을 참조하면, 상기 제1지연기는, 6개의 인버터들(I6 내지 I11)이 직렬로 연결된 체인으로 구성되고 상기 내부클락(PCLK)를 받아 소정의 시간만큼 지연시켜 상기 지연된 내부클락(PCLKD)를 출력한다. 상기 인버터들의 개수는 필요에 따라 변경될 수 있으며, 또한 상기 제1지연기는 다른 논리게이트들로 구성될 수도 있다.
도 8은 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 제2지연기의 회로도이다.
도 8을 참조하면, 상기 제2지연기는, 4개의 인버터들(I12 내지 I15)가 직렬로 연결된 체인으로 구성되고 상기 내부클락(PCLK)를 받아 소정의 시간만큼 지연시켜 상기 리셋펄스(CSLRSP)를 출력한다. 상기 인버터들의 개수는 필요에 따라 변경될 수 있으며, 또한 상기 제2지연기는 다른 논리게이트들로 구성될 수도 있다.
도 9는 도 3에 도시된 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치의 동작 타이밍도이다.
이하 도 9의 동작 타이밍도를 참조하여 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 동작을 설명하겠다. 먼저 T1 지점에서와 같이, 도 3에 도시된 반도체 메모리장치에 외부에서 클락(CLK), 칼럼어드레스 스트로브 신호(CASB), 어드레스(A0 내지 A7)가 입력되고 뱅크 선택비트(BS0,BS1)이 모두 논리로우로 입력될 때, A 뱅크에 대한 리드동작이 시작된다. 이에 따라 클락버퍼(55)가 상기 클락(CLK)를 지연시켜 내부클락(PCLK)를 발생하고, 제1 및 제2지연기(51,53)이 상기 내부클락(PCLK)를 각각 지연시켜 지연된 내부클락(PCLKD) 및 리셋펄스(CSLRSP)를 발생한다. 이때 제1 칼럼 프리디코더(43)은 상기 어드레스(A2 내지 A7)이 칼럼어드레스 버퍼(47)을 통해 입력되는 신호(CA2 내지 CA7)을 디코딩하여 제1프리디코딩 신호(PDCAij)를 발생한다. 또한 이때 상기 뱅크 선택비트(BS0,BS1)이 모두 논리로우이므로 뱅크선택비트 버퍼(49)의 출력신호들(PBS0,PBS1)도 모두 논리로우가 되고, 이에 따라 제2칼럼 프리디코더(45)의 A 뱅크를 선택하기 위한 칼럼 프리디코더가 동작된다. 즉 도 6에 도시된 상기 제2칼럼 프리디코더(45)의 회로도를 참조하면, 상기 PBS0 및 PBS1이 모두 논리로우이고 이들의 반전신호인 PBS0B 및 PBS1B가 모두 논리하이이므로, B 뱅크를 선택하기 위한 칼럼 프리디코더(63)의 출력신호들인 4개의 제2프리디코딩 신호들(PBDCA0B1B,PBDCA01B,PBDCA0B1,PBDCA01)은 모두 논리하이로 디스에이블된다. 또한 A 뱅크를 선택하기 위한 칼럼 프리디코더(61)의 출력신호들인 4개의 제2프리디코딩 신호들(PADCA0B1B,PADCA01B,PADCA0B1,PADCA01)은 상기 어드레스(A0, A1)이 상기 칼럼어드레스 버퍼(47)을 통해 입력되는 신호(CA0, CA1)에 응답하여 이들중 어느 하나가 논리로우로 인에이블되고 나머지들은 논리하이로 디스에이블된다. 예컨데 도 3에 도시된 반도체 메모리장치의 칼럼디코더(35)로 입력되는 제2프리디코딩 신호(PADCA01)은, 상기 CA0 및 CA1이 모두 논리하이일 때 상기 지연된 내부클락(PCLKD)의 상승에지에서 로우로 인에이블되고 하강에지에서 하이로 디스에이블 된다. 이에 따라 A 뱅크의 칼럼선택라인(CSLA0)는, 상기 제2프리디코딩 신호(PADCA01)이 논리로우로 인에이블될 때 논리하이로 인에이블되고 리셋펄스(CSLRSP)의 상승에지에서 논리로우로 디스에이블된다.
T2 지점에서와 같이, 뱅크 선택비트(BS0,BS1)이 각각 논리하이 및 논리로우로 입력될 때는, B 뱅크에 대한 리드동작이 시작된다. 이때 제1 칼럼 프리디코더(43)은 상기 어드레스(A2 내지 A7)이 상기 칼럼어드레스 버퍼(47)을 통해 입력되는 신호(CA2 내지 CA7)을 디코딩하여 제1프리디코딩 신호(PDCAij)를 발생한다. 또한 이때 상기 뱅크 선택비트(BS0,BS1)이 각각 논리하이 및 논리로우이므로 뱅크선택비트 버퍼(49)의 출력신호들(PBS0,PBS1)도 각각 논리하이 및 논리로우가 되고, 이에 따라 제2칼럼 프리디코더(45)의 B 뱅크를 선택하기 위한 칼럼 프리디코더가 동작된다. 즉 도 6에 도시된 상기 제2칼럼 프리디코더(45)의 회로도를 참조하면, 상기 PBS0 및 PBS1이 각각 논리하이 및 논리로우이고 이들의 반전신호인 PBS0B 및 PBS1B는 각각 논리로우 및 논리하이이므로, A 뱅크를 선택하기 위한 칼럼 프리디코더(61)의 출력신호들인 4개의 제2프리디코딩 신호들(PADCA0B1B,PADCA01B,PADCA0B1,PADCA01)은 모두 논리하이로 디스에이블된다. 또한 B 뱅크를 선택하기 위한 칼럼 프리디코더(63)의 출력신호들인 4개의 제2프리디코딩 신호들(PBDCA0B1B,PBDCA01B,PBDCA0B1,PBDCA01)은 상기 CA0, CA1에 응답하여 이들중 어느 하나가 논리로우로 인에이블되고 나머지들은 논리하이로 디스에이블되며, 상기 CA0 및 CA1이 변할 때 마다 상기와 같은 동작이 반복된다. 상기 제2프리디코딩 신호들(PBDCA0B1B,PBDCA01B,PBDCA0B1,PBDCA01)은 각각 상기 지연된 내부클락(PCLKD)의 상승에지에서 로우로 인에이블되고 하강에지에서 하이로 디스에이블 된다. 도 9의 동작 타이밍도에는 대표적으로 PBDCA0B1 및 PBDCA01만이 도시되어 있다. 이에 따라 B 뱅크의 칼럼선택라인(CSLB0,CSLB1)은, 상기 제2프리디코딩 신호(PBDCA01,PBDCA0B1)이 각각 논리로우로 인에이블될 때 각각 논리하이로 인에이블되고 리셋펄스(CSLRSP)의 상승에지에서 각각 논리로우로 디스에이블된다.
참고로 도 10은 본 발명을 적용하여 4 뱅크 싱크로너스 디램을 구성한 예를 나타내는 블락도이다.
따라서 본 발명에 따른 멀티뱅크를 갖는 반도체 메모리장치에서는, 상기 각 뱅크별로 별도의 칼럼디코더 영역이 추가되지 않고 상기 하나의 칼럼디코더(35)에서 상기 각 뱅크의 칼럼디코더가 교대로 위치하여 상기 각 뱅크의 칼럼선택라인들을 교대로 출력하도록 구성되므로, 칩 크기의 증가 및 전력소모의 증가없이 하나의 큰 메모리셀 어레이가 다수개의 뱅크로 분리될 수 있는 장점이 있다.

Claims (7)

  1. 복수개의 뱅크로 분리되고, 상기 각 뱅크는 번갈아 가며 배치되며 다수개의 단위 메모리셀 어레이들을 포함하는 메모리셀 어레이, 출력포트들에 상기 각 뱅크의 칼럼선택라인들이 교대로 접속되고 제1프리디코딩 신호들, 제2프리디코딩 신호들, 및 리셋펄스에 응답하여 상기 복수개의 뱅크중 선택되는 뱅크의 칼럼선택라인들을 인에이블시키는 칼럼디코더, 외부에서 입력되는 칼럼어드레스를 버퍼링하는 칼럼어드레스 버퍼, 외부에서 입력되는 뱅크선택비트들을 버퍼링하는 뱅크선택비트 버퍼, 상기 칼럼어드레스 버퍼의 출력신호들중의 일부를 디코딩하여 상기 제1프리디코딩 신호들을 출력하는 제1칼럼 프리디코더, 상기 뱅크선택비트 버퍼의 출력신호들 및 지연된 내부클락에 응답하여 상기 칼럼어드레스 버퍼의 출력신호들중의 다른 일부를 디코딩하여 상기 제2프리디코딩 신호들을 출력하는 제2칼럼 프리디코더, 외부에서 입력되는 클락을 버퍼링하여 내부클락을 출력하는 클락버퍼 및 상기 내부클락을 각각 지연시켜 상기 지연된 클락 및 상기 리셋펄스를 각각 출력하는 제1 및 제2지연기를 구비하는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 각 뱅크의 칼럼선택라인들은 입출력라인들과 상기 각 뱅크의 비트라인들을 연결하는 스위칭 트랜지스터들에 연결되는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 칼럼디코더는 상기 각 뱅크의 칼럼선택라인들을 인에이블시키는 복수개의 뱅크 칼럼디코더를 포함하고, 각 뱅크 칼럼디코더는 상기 제1프리디코딩 신호들, 상기 제2프리디코딩 신호들중 선택된 어느 하나, 및 상기 리셋펄스에 응답하여 상기 각 뱅크의 칼럼선택라인들을 인에이블시키는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 뱅크 칼럼디코더는, 상기 제2프리디코딩 신호들중 선택된 어느 하나를 반전시키고 그 결과 및 상기 제1프리디코딩 신호들을 논리곱하는 논리수단과, 상기 리셋펄스의 반전신호에 응답하여 상기 논리수단의 출력신호를 반전시키는 반전수단과, 상기 반전수단의 출력신호를 래치하고 래치된 신호를 상기 칼럼선택라인으로 출력하는 래치수단을 구비하는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 논리수단은, 상기 제1프리디코딩 신호들을 받아 낸드동작을 수행하는 낸드게이트와, 상기 낸드게이트의 출력신호 및 상기 제2프리디코딩 신호들중 선택된 어느 하나를 받아 노아동작을 수행하는 노아게이트를 구비하는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 반전수단은, 소오스에 전원전압이 인가되고 게이트에 상기 논리수단의 출력신호가 인가되는 제1피모스 트랜지스터와, 소오스에 상기 제1피모스 트랜지스터의 드레인이 접속되고 게이트에 상기 리셋펄스의 반전신호가 인가되며 드레인에 상기 출력신호를 출력하는 출력노드가 접속되는 제2피모스 트랜지스터와, 드레인에 상기 출력노드가 접속되고 게이트에 상기 논리수단의 출력신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
  7. 제4항에 있어서, 상기 래치수단은, 입력노드가 상기 반전수단의 출력노드에 접속되고 출력노드가 상기 칼럼선택라인에 접속되는 제1인버터와, 입력노드가 상기 제1인버터의 출력노드에 접속되고 출력노드가 상기 제1인버터의 입력노드에 접속되는 제2인버터를 구비하는 것을 특징으로 하는 멀티뱅크를 갖는 반도체 메모리장치.
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