JPH10255466A - マルチバンクを有する半導体メモリ装置 - Google Patents
マルチバンクを有する半導体メモリ装置Info
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- JPH10255466A JPH10255466A JP10052096A JP5209698A JPH10255466A JP H10255466 A JPH10255466 A JP H10255466A JP 10052096 A JP10052096 A JP 10052096A JP 5209698 A JP5209698 A JP 5209698A JP H10255466 A JPH10255466 A JP H10255466A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 239000000872 buffer Substances 0.000 claims abstract description 53
- 230000003111 delayed effect Effects 0.000 claims abstract description 19
- 230000004044 response Effects 0.000 claims description 17
- 238000003491 array Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 24
- 230000000295 complement effect Effects 0.000 description 10
- 101100028789 Arabidopsis thaliana PBS1 gene Proteins 0.000 description 7
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 101001043818 Mus musculus Interleukin-31 receptor subunit alpha Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100007812 Arabidopsis thaliana CSLB1 gene Proteins 0.000 description 1
- 102100035606 Beta-casein Human genes 0.000 description 1
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
-
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- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】電力消耗の増加及びチップサイズの増大を生じ
させることなく、一つの大きなメモリセルアレイを多数
個のバンクに分離したマルチバンクの半導体メモリ装置
を提供する。 【解決手段】この半導体メモリ装置では、メモリセルア
レイが複数のバンクに分離され、各バンクが交互に配置
され、多数個の単位メモリセルアレイを含む。カラムデ
コーダの出力ポートに各バンクのカラム選択ラインが交
互に接続され、カラムデコーダはプリデコーディング信
号及びリセットパルスに応答して複数のバンクのうち選
択されたバンクのカラム選択ラインをイネーブルにす
る。各バンク毎に別個のカラムデコーダ領域を設けるこ
となく、一つのカラムデコーダにおいて、各バンクのカ
ラムデコーダが交互に配置し、各バンクのカラム選択ラ
インを交互に配置する。
させることなく、一つの大きなメモリセルアレイを多数
個のバンクに分離したマルチバンクの半導体メモリ装置
を提供する。 【解決手段】この半導体メモリ装置では、メモリセルア
レイが複数のバンクに分離され、各バンクが交互に配置
され、多数個の単位メモリセルアレイを含む。カラムデ
コーダの出力ポートに各バンクのカラム選択ラインが交
互に接続され、カラムデコーダはプリデコーディング信
号及びリセットパルスに応答して複数のバンクのうち選
択されたバンクのカラム選択ラインをイネーブルにす
る。各バンク毎に別個のカラムデコーダ領域を設けるこ
となく、一つのカラムデコーダにおいて、各バンクのカ
ラムデコーダが交互に配置し、各バンクのカラム選択ラ
インを交互に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に一つの大きなメモリセルアレイが多数個の
バンクに分離されてマルチバンクを構成する半導体メモ
リ装置に関する。
に係り、特に一つの大きなメモリセルアレイが多数個の
バンクに分離されてマルチバンクを構成する半導体メモ
リ装置に関する。
【０００２】
【従来の技術】通常の半導体メモリ装置を階層的に使用
するシステムでは、半導体メモリ装置、特にDRAMは帯域
幅が小さい。従って、一定時間内に多数のデータを伝送
するためにバンクインターリービング方法が一般的に用
いられる。これは多数の装置を多数個のバンクに分離し
てメモリコントローラが各々のバンクで連続的にデータ
を得られるようにする方法である。近来、一つの半導体
メモリ装置に多数個のバンクを具備することによって、
バンクインターリービング機能を一つの半導体メモリ装
置で実現可能になっている。
するシステムでは、半導体メモリ装置、特にDRAMは帯域
幅が小さい。従って、一定時間内に多数のデータを伝送
するためにバンクインターリービング方法が一般的に用
いられる。これは多数の装置を多数個のバンクに分離し
てメモリコントローラが各々のバンクで連続的にデータ
を得られるようにする方法である。近来、一つの半導体
メモリ装置に多数個のバンクを具備することによって、
バンクインターリービング機能を一つの半導体メモリ装
置で実現可能になっている。
【０００３】図1は、従来のマルチバンクを有する半導
体メモリ装置の概略的なブロック図である。図1では、
一つのバンクと、カラムデコーディングと関連した部分
とを主に示している。
体メモリ装置の概略的なブロック図である。図1では、
一つのバンクと、カラムデコーディングと関連した部分
とを主に示している。
【０００４】図1を参照すると、従来のマルチバンクを
有する半導体メモリ装置の一つのバンク、例えばバンク
Aは、独立した一つの大きなメモリセルアレイ1と、カラ
ムデコーダ5と、ローデコーダ7とを具備している。この
大きなメモリセルアレイ1は、多数個の単位メモリセル
アレイ2を含み、図1では、16個の単位メモリセルアレイ
2を含む例が示されている。
有する半導体メモリ装置の一つのバンク、例えばバンク
Aは、独立した一つの大きなメモリセルアレイ1と、カラ
ムデコーダ5と、ローデコーダ7とを具備している。この
大きなメモリセルアレイ1は、多数個の単位メモリセル
アレイ2を含み、図1では、16個の単位メモリセルアレイ
2を含む例が示されている。
【０００５】カラムデコーダ5は、多数個の第1プリデコ
ーディング信号PDCA23、PDCA45、PDCA67、第2プリデコ
ーディング信号DCA01及びリセットパルスCSLRSPに応答
して、出力ポットに接続されている多数個のカラム選択
ラインCSLO(A)乃至CSLn(A)を2個ずつイネーブルにす
る。即ち、カラム選択ラインCSLO(A)乃至CSLn(A)は、2
本ずつ同一のカラムアドレスによりイネーブルされ、同
一バンク、即ちバンクAの該当するカラムを選択する。ま
た、各々のカラム選択ラインCSLO(A)乃至CSLn(A)は、単
位メモリセルアレイ2の左右の4個のスイッチングトラン
ジスタ3に連結されている。カラム選択ラインとスイッ
チングトランジスタとの連結関係は図2で詳細に説明す
る。
ーディング信号PDCA23、PDCA45、PDCA67、第2プリデコ
ーディング信号DCA01及びリセットパルスCSLRSPに応答
して、出力ポットに接続されている多数個のカラム選択
ラインCSLO(A)乃至CSLn(A)を2個ずつイネーブルにす
る。即ち、カラム選択ラインCSLO(A)乃至CSLn(A)は、2
本ずつ同一のカラムアドレスによりイネーブルされ、同
一バンク、即ちバンクAの該当するカラムを選択する。ま
た、各々のカラム選択ラインCSLO(A)乃至CSLn(A)は、単
位メモリセルアレイ2の左右の4個のスイッチングトラン
ジスタ3に連結されている。カラム選択ラインとスイッ
チングトランジスタとの連結関係は図2で詳細に説明す
る。
【０００６】従来のマルチバンクを有する半導体メモリ
装置は、カラムデコーダ5を活性化させるために、第1及
び第2カラムプリデコーダ13及び15と、バンク選択ビッ
トバッファ17と、カラムアドレスバッファ19と、第1及
び第2遅延器21及び23と、クロックバッファ25とを具備
している。
装置は、カラムデコーダ5を活性化させるために、第1及
び第2カラムプリデコーダ13及び15と、バンク選択ビッ
トバッファ17と、カラムアドレスバッファ19と、第1及
び第2遅延器21及び23と、クロックバッファ25とを具備
している。
【０００７】カラムアドレスバッファ19は、外部から入
力されるカラムアドレスA0乃至A7をバッファリングし、
バンク選択ビットバッファ17は、外部から入力されるバ
ンク選択ビットBS0及びBS1をバッファリングする。
力されるカラムアドレスA0乃至A7をバッファリングし、
バンク選択ビットバッファ17は、外部から入力されるバ
ンク選択ビットBS0及びBS1をバッファリングする。
【０００８】第1カラムプリデコーダ13は、バンク選択
ビットバッファ17の出力PBSO及びPBS1と、カラムアドレ
スバッファ19の出力の一部であるCA2乃至CA7とをデコー
ディングして、多数個の第1プリデコーディング信号PDC
A23、PDCA45、PDCA67を出力する。第2カラムプリデコー
ダ15は、遅延された内部クロックPCLKDに応答してカラ
ムアドレスバッファ19の出力の一部であるCA0及びCAlを
デコーディングして、第2プリデコーディング信号DCA01
を出力する。
ビットバッファ17の出力PBSO及びPBS1と、カラムアドレ
スバッファ19の出力の一部であるCA2乃至CA7とをデコー
ディングして、多数個の第1プリデコーディング信号PDC
A23、PDCA45、PDCA67を出力する。第2カラムプリデコー
ダ15は、遅延された内部クロックPCLKDに応答してカラ
ムアドレスバッファ19の出力の一部であるCA0及びCAlを
デコーディングして、第2プリデコーディング信号DCA01
を出力する。
【０００９】クロックバッファ25は、外部から入力され
るクロックCLKをバッファリングして内部クロックPCLK
を出力し、第1及び第2遅延器21及び23は、内部クロック
PCLKを各々遅延させて、遅延されたクロックPCLKD及び
リセットパルスCSLRSPを各々出力する。
るクロックCLKをバッファリングして内部クロックPCLK
を出力し、第1及び第2遅延器21及び23は、内部クロック
PCLKを各々遅延させて、遅延されたクロックPCLKD及び
リセットパルスCSLRSPを各々出力する。
【００１０】図2は、図1に示す従来のマルチバンクを有
する半導体メモリ装置のカラム選択ラインとスイッチン
グトランジスタとの連結関係を示す回路図である。
する半導体メモリ装置のカラム選択ラインとスイッチン
グトランジスタとの連結関係を示す回路図である。
【００１１】図2を参照すると、従来のマルチバンクを
有する半導体メモリ装置では、同一のカラムアドレスに
よりイネーブルされる2本の同じカラム選択ラインCSLi
(A)中の1本は、入出力ラインl/O中の4本と2対のビット
ライン及び相補ビットラインBLi、／BLi、Bli＋1、／Bl
i＋1を連結する4個のスイッチングトランジスタS1、S
2、S3、S4の各ゲートに接続されている。一方、2本の同
じカラム選択ラインCSLi(A)中の他の1本は、入出力ライ
ン1/O中の他の4本と2対のビットライン及び相補ビット
ラインBLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結する4
個のスイッチングトランジスタS5、S6、S7、S8の各ゲー
トに接続されている。なお、信号線名を表現する符号
（例えば、／BLi）の頭部の”／”の代わりに、図面に
おいては、文字列（例えば、BLi）の上部に線を付して
表現されている。
有する半導体メモリ装置では、同一のカラムアドレスに
よりイネーブルされる2本の同じカラム選択ラインCSLi
(A)中の1本は、入出力ラインl/O中の4本と2対のビット
ライン及び相補ビットラインBLi、／BLi、Bli＋1、／Bl
i＋1を連結する4個のスイッチングトランジスタS1、S
2、S3、S4の各ゲートに接続されている。一方、2本の同
じカラム選択ラインCSLi(A)中の他の1本は、入出力ライ
ン1/O中の他の4本と2対のビットライン及び相補ビット
ラインBLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結する4
個のスイッチングトランジスタS5、S6、S7、S8の各ゲー
トに接続されている。なお、信号線名を表現する符号
（例えば、／BLi）の頭部の”／”の代わりに、図面に
おいては、文字列（例えば、BLi）の上部に線を付して
表現されている。
【００１２】また、各対をなすビットラインと相補ビッ
トラインとの間には、感知増幅器SAl、SA2、SA3、SA4が
各々接続されている。メモリセルMLを含む左側の単位メ
モリセルアレイの各ビットライン及び相補ビットライン
と各感知増幅器SAl、SA2、SA3、SA4との間には、各々分
離ゲートTi1乃至Ti8が接続されており、メモリセルMRを
含む右側の単位メモリセルアレイの各ビットライン及び
相補ビットラインと各感知増幅器SA1、SA2、SA3、SA4と
の間には、各々分離ゲートTi1乃至Ti8が接続されてい
る。
トラインとの間には、感知増幅器SAl、SA2、SA3、SA4が
各々接続されている。メモリセルMLを含む左側の単位メ
モリセルアレイの各ビットライン及び相補ビットライン
と各感知増幅器SAl、SA2、SA3、SA4との間には、各々分
離ゲートTi1乃至Ti8が接続されており、メモリセルMRを
含む右側の単位メモリセルアレイの各ビットライン及び
相補ビットラインと各感知増幅器SA1、SA2、SA3、SA4と
の間には、各々分離ゲートTi1乃至Ti8が接続されてい
る。
【００１３】前述した従来のマルチバンクを有する半導
体メモリ装置では、大きなメモリセルアレイ1を多数個
（例えば2個）のバンクに分離する場合に、カラム選択
ラインCSLO(A)乃至CSLn(A)が該多数個のバンクに共通に
使われる。したがって、ローデコーダ7により該多数個
のバンクのローを活性化させ、該多数個のバンク中のい
ずれか一つのバンクのカラムを選択してメモリセルのデ
ータをリードする時、従来の半導体メモリ装置では、選
択されない他のバンクでも同じカラム選択ラインが使わ
れる。
体メモリ装置では、大きなメモリセルアレイ1を多数個
（例えば2個）のバンクに分離する場合に、カラム選択
ラインCSLO(A)乃至CSLn(A)が該多数個のバンクに共通に
使われる。したがって、ローデコーダ7により該多数個
のバンクのローを活性化させ、該多数個のバンク中のい
ずれか一つのバンクのカラムを選択してメモリセルのデ
ータをリードする時、従来の半導体メモリ装置では、選
択されない他のバンクでも同じカラム選択ラインが使わ
れる。
【００１４】その結果、入出力ラインI/Oのロードトラ
ンジスタ(図示せず)、入出力ラインI/Oとビットライン
及び相補ビットラインを連結するスイッチングトランジ
スタ、及びN型感知増幅器を通じて電源電圧VCCから接地
電圧VSSに電流が流れるようになる。したがって、従来
のマルチバンクを有する半導体メモリ装置では、大きな
メモリセルアレイ1を多数個（例えば2個）のバンクに分
離する場合において、メモリセルのデータを読出す時の
電力消耗が大きいという欠点がある。換言すると、従来
の方式では、一つの大きなメモリセルアレイを多数個の
バンクに分離する場合には、上記のような電力消耗の増
加を防止するために、分離される各バンクに各々独立し
たカラムデコーダを具備するべきである。しかし、この
場合は、チップの大きさの増加を招くことなる。
ンジスタ(図示せず)、入出力ラインI/Oとビットライン
及び相補ビットラインを連結するスイッチングトランジ
スタ、及びN型感知増幅器を通じて電源電圧VCCから接地
電圧VSSに電流が流れるようになる。したがって、従来
のマルチバンクを有する半導体メモリ装置では、大きな
メモリセルアレイ1を多数個（例えば2個）のバンクに分
離する場合において、メモリセルのデータを読出す時の
電力消耗が大きいという欠点がある。換言すると、従来
の方式では、一つの大きなメモリセルアレイを多数個の
バンクに分離する場合には、上記のような電力消耗の増
加を防止するために、分離される各バンクに各々独立し
たカラムデコーダを具備するべきである。しかし、この
場合は、チップの大きさの増加を招くことなる。
【００１５】
【発明が解決しようとする課題】電力消耗の増加及びチ
ップの大きさの増加を招くことなく、一つの大きなメモ
リセルアレイが多数個のバンクに分離されてマルチバン
クを構成する半導体メモリ装置を提供することを目的と
する。
ップの大きさの増加を招くことなく、一つの大きなメモ
リセルアレイが多数個のバンクに分離されてマルチバン
クを構成する半導体メモリ装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、複数個のバンクに分離され、前記各バンクが
交互に配置されると共に多数個の単位メモリセルアレイ
を含むメモリセルアレイと、出力ポートに前記各バンク
のカラム選択ラインが交互に接続されて、第1プリデコ
ーディング信号、第2プリデコーディング信号及びリセ
ットパルスに応答して前記複数個のバンク中の選択され
るバンクのカラム選択ラインをイネーブルにするカラム
デコーダとを具備することを特徴とする。
リ装置は、複数個のバンクに分離され、前記各バンクが
交互に配置されると共に多数個の単位メモリセルアレイ
を含むメモリセルアレイと、出力ポートに前記各バンク
のカラム選択ラインが交互に接続されて、第1プリデコ
ーディング信号、第2プリデコーディング信号及びリセ
ットパルスに応答して前記複数個のバンク中の選択され
るバンクのカラム選択ラインをイネーブルにするカラム
デコーダとを具備することを特徴とする。
【００１７】前記マルチバンクを有する半導体メモリ装
置は、カラムアドレスバッファと、バンク選択ビットバ
ッファと、第1カラムプリデコーダと、第2カラムプリデ
コーダと、クロックバッファ及び第1及び第2遅延器とを
さらに具備することが好ましい。
置は、カラムアドレスバッファと、バンク選択ビットバ
ッファと、第1カラムプリデコーダと、第2カラムプリデ
コーダと、クロックバッファ及び第1及び第2遅延器とを
さらに具備することが好ましい。
【００１８】前記カラムアドレスバッファは、外部から
入力されるカラムアドレスをバッファリングする。前記
バンク選択ビットバッファは、外部から入力されるバン
ク選択ビットをバッファリングする。前記第1カラムプ
リデコーダは、前記カラムアドレスバッファの出力信号
の中の一部をデコーディングして前記第1プリデコーデ
ィング信号を出力する。前記第2カラムプリデコーダ
は、前記バンク選択ビットバッファの出力信号及び遅延
された内部クロックに応答して前記カラムアドレスバッ
ファの出力信号の中の他の一部をデコーディングして前
記第2プリデコーディング信号を出力する。前記クロッ
クバッファは、外部から入力されるクロックをバッファ
リングして内部クロックを出力する。前記第1及び第2遅
延器は、前記内部クロックを各々遅延させて、前記遅延
されたクロック及び前記リセットパルスを各々出力す
る。
入力されるカラムアドレスをバッファリングする。前記
バンク選択ビットバッファは、外部から入力されるバン
ク選択ビットをバッファリングする。前記第1カラムプ
リデコーダは、前記カラムアドレスバッファの出力信号
の中の一部をデコーディングして前記第1プリデコーデ
ィング信号を出力する。前記第2カラムプリデコーダ
は、前記バンク選択ビットバッファの出力信号及び遅延
された内部クロックに応答して前記カラムアドレスバッ
ファの出力信号の中の他の一部をデコーディングして前
記第2プリデコーディング信号を出力する。前記クロッ
クバッファは、外部から入力されるクロックをバッファ
リングして内部クロックを出力する。前記第1及び第2遅
延器は、前記内部クロックを各々遅延させて、前記遅延
されたクロック及び前記リセットパルスを各々出力す
る。
【００１９】前記各バンクのカラム選択ラインは、入出
力ラインと前記各バンクのビットラインを連結するスイ
ッチングトランジスタ等に連結される。前記カラムデコ
ーダは、前記各バンクのカラム選択ラインをイネーブル
させる複数個のバンクカラムデコーダを含み、各バンク
カラムデコーダは、前記第1プリデコーディング信号、
前記第2プリデコーディング信号の中の選択されたいず
れか一つと、前記リセットパルスとに応答して、前記各
バンクのカラム選択ラインをイネーブルにする。
力ラインと前記各バンクのビットラインを連結するスイ
ッチングトランジスタ等に連結される。前記カラムデコ
ーダは、前記各バンクのカラム選択ラインをイネーブル
させる複数個のバンクカラムデコーダを含み、各バンク
カラムデコーダは、前記第1プリデコーディング信号、
前記第2プリデコーディング信号の中の選択されたいず
れか一つと、前記リセットパルスとに応答して、前記各
バンクのカラム選択ラインをイネーブルにする。
【００２０】本発明に係るマルチバンクを有する半導体
メモリ装置では、各バンク毎に別個のカラムデコーダ領
域を設けることなく、一つのカラムデコーダにおいて前
記各バンクのカラムデコーダが交互に配置され、前記各
バンクのカラム選択ラインが交互に配置されるように構
成されるので、チップサイズの増大及び電力消耗の増加
を生じさせることなく、一つの大きなメモリセルアレイ
を多数個のバンクに分離することができる。
メモリ装置では、各バンク毎に別個のカラムデコーダ領
域を設けることなく、一つのカラムデコーダにおいて前
記各バンクのカラムデコーダが交互に配置され、前記各
バンクのカラム選択ラインが交互に配置されるように構
成されるので、チップサイズの増大及び電力消耗の増加
を生じさせることなく、一つの大きなメモリセルアレイ
を多数個のバンクに分離することができる。
【００２１】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。
発明の好適な実施の形態を詳細に説明する。
【００２２】図3は、本発明の好適な実施の形態に係る
マルチバンクを有する半導体メモリ装置の概略的なブロ
ック図である。図3では、複数個のバンクに分離される
一つの大きなメモリセルアレイと、カラムデコーディン
グと関連した部分とを主に示している。
マルチバンクを有する半導体メモリ装置の概略的なブロ
ック図である。図3では、複数個のバンクに分離される
一つの大きなメモリセルアレイと、カラムデコーディン
グと関連した部分とを主に示している。
【００２３】図3を参照すると、マルチバンクを有する
本発明の好適な実施の形態に係る半導体メモリ装置は、
複数のバンク、例えばバンクA及びバンクBに分離される
一つの大きなメモリセルアレイ31と、カラムデコーダ35
と、ローデコーダ37とを具備する。大きなメモリセルア
レイ31は、多数個の単位メモリセルアレイ32を含み、図
3では、16個の単位メモリセルアレイ32を含む例が示さ
れている。各バンクA及びBは交互に配置されると共に4
個の単位メモリセルアレイを含む。
本発明の好適な実施の形態に係る半導体メモリ装置は、
複数のバンク、例えばバンクA及びバンクBに分離される
一つの大きなメモリセルアレイ31と、カラムデコーダ35
と、ローデコーダ37とを具備する。大きなメモリセルア
レイ31は、多数個の単位メモリセルアレイ32を含み、図
3では、16個の単位メモリセルアレイ32を含む例が示さ
れている。各バンクA及びBは交互に配置されると共に4
個の単位メモリセルアレイを含む。
【００２４】カラムデコーダ35は、出力ポートにバンク
Aのカラム選択ラインCSL0(A)、CSL1(A)、...、CSLn(A)
及びバンクBのカラム選択ラインCSL0(B)、CSL1
(B)、...、CSLn(B)が交互に接続され、複数個の第1プリ
デコーディング信号PDCA23、PDCA45、PDCA67、複数個の
第2プリデコーディング信号PADCA01、PBDCA01及びリセ
ットパルスCSLRSPに応答して、バンクA及びバンクBのう
ち選択されたバンクのカラム選択ラインをイネーブルに
する。
Aのカラム選択ラインCSL0(A)、CSL1(A)、...、CSLn(A)
及びバンクBのカラム選択ラインCSL0(B)、CSL1
(B)、...、CSLn(B)が交互に接続され、複数個の第1プリ
デコーディング信号PDCA23、PDCA45、PDCA67、複数個の
第2プリデコーディング信号PADCA01、PBDCA01及びリセ
ットパルスCSLRSPに応答して、バンクA及びバンクBのう
ち選択されたバンクのカラム選択ラインをイネーブルに
する。
【００２５】バンクAのカラム選択ラインCSL0(A)、CSL1
(A)、...、CSLn(A)及びバンクBのカラム選択ラインCSL0
(B)、CSL1(B)、...、CSLn(B)の各々は、単位メモリセル
アレイ32の左右から8個のスイッチングトランジスタ33
に連結される。この構成により、図1に示す従来のマル
チバンクを有する半導体メモリ装置においては一つのカ
ラム選択のために必要な2個のカラム選択ラインが、各
々バンクA及びバンクBのカラム選択に使われる。
(A)、...、CSLn(A)及びバンクBのカラム選択ラインCSL0
(B)、CSL1(B)、...、CSLn(B)の各々は、単位メモリセル
アレイ32の左右から8個のスイッチングトランジスタ33
に連結される。この構成により、図1に示す従来のマル
チバンクを有する半導体メモリ装置においては一つのカ
ラム選択のために必要な2個のカラム選択ラインが、各
々バンクA及びバンクBのカラム選択に使われる。
【００２６】即ち、バンクAのカラム選択ラインCSL0
(A)、CSL1(A)、...、CSLn(A)は、入出力ラインI/Oとバ
ンクAのビットライン(図示せず)を連結するスイッチン
グトランジスタに連結され、バンクBのカラム選択ライ
ンCSL0(B)、CSL1(B)、...、CSLn(B)は、入出力ラインI/
OとバンクBのビットライン(図示せず)を連結するスイッ
チングトランジスタに連結される。カラム選択ラインと
スイッチングトランジスタの連結関係は図4に詳細に説
明する。
(A)、CSL1(A)、...、CSLn(A)は、入出力ラインI/Oとバ
ンクAのビットライン(図示せず)を連結するスイッチン
グトランジスタに連結され、バンクBのカラム選択ライ
ンCSL0(B)、CSL1(B)、...、CSLn(B)は、入出力ラインI/
OとバンクBのビットライン(図示せず)を連結するスイッ
チングトランジスタに連結される。カラム選択ラインと
スイッチングトランジスタの連結関係は図4に詳細に説
明する。
【００２７】一つのカラムデコーダ35において各バンク
のカラムデコーダが交互に配置され、各バンクのカラム
選択ラインが交互に配置されるように構成するために、
バンク情報を含む複数個の第2プリデコーディング信号P
ADCA01、PBDCA01がカラムデコーダ35の入力に使われ
る。
のカラムデコーダが交互に配置され、各バンクのカラム
選択ラインが交互に配置されるように構成するために、
バンク情報を含む複数個の第2プリデコーディング信号P
ADCA01、PBDCA01がカラムデコーダ35の入力に使われ
る。
【００２８】従って、本発明の好適な実施の形態にマル
チバンクを有する半導体メモリ装置は、カラムデコーダ
35を活性化させるために、第1及び第2カラムプリデコー
ダ43及び45と、カラムアドレスバッファ47と、バンク選
択ビットバッファ49と、第1及び第2遅延器51及び53と、
クロックバッファ55とを具備する。前記カラムアドレス
バッファ47は外部から入力されるカラムアドレスA0乃至
A7をバッファリングし、前記バンク選択ビットバッファ
49は外部から入力されるバンク選択ビットBS0、BS1をバ
ッファリングする。 第1カラムプリデコーダ43は、カラムアドレスバッファ4
7の出力信号の一部であるCA2乃至CA7をデコーディング
して、複数個の第1プリデコーディング信号PDCA23、PDC
A45、PDCA67を出力する。第2カラムプリデコーダ45は、
バンク選択ビットバッファ49の出力信号PBS0及びPBS1と
遅延された内部クロックPCLKDとに応答して、カラムア
ドレスバッファ47の出力信号の一部であるCA0及びCAlを
デコーディングして、複数個の第2プリデコーディング
信号PADCA01及びPBDCA01を出力する。クロックバッファ
55は、外部から入力されるクロックCLKをバッファリン
グして内部クロックPCLKを出力し、第1及び第2遅延器51
及び53は、内部内部クロックPCLKを各々遅延させて、遅
延したクロックPCLKD及びリセットパルスCSLRSPを各々
出力する。
チバンクを有する半導体メモリ装置は、カラムデコーダ
35を活性化させるために、第1及び第2カラムプリデコー
ダ43及び45と、カラムアドレスバッファ47と、バンク選
択ビットバッファ49と、第1及び第2遅延器51及び53と、
クロックバッファ55とを具備する。前記カラムアドレス
バッファ47は外部から入力されるカラムアドレスA0乃至
A7をバッファリングし、前記バンク選択ビットバッファ
49は外部から入力されるバンク選択ビットBS0、BS1をバ
ッファリングする。 第1カラムプリデコーダ43は、カラムアドレスバッファ4
7の出力信号の一部であるCA2乃至CA7をデコーディング
して、複数個の第1プリデコーディング信号PDCA23、PDC
A45、PDCA67を出力する。第2カラムプリデコーダ45は、
バンク選択ビットバッファ49の出力信号PBS0及びPBS1と
遅延された内部クロックPCLKDとに応答して、カラムア
ドレスバッファ47の出力信号の一部であるCA0及びCAlを
デコーディングして、複数個の第2プリデコーディング
信号PADCA01及びPBDCA01を出力する。クロックバッファ
55は、外部から入力されるクロックCLKをバッファリン
グして内部クロックPCLKを出力し、第1及び第2遅延器51
及び53は、内部内部クロックPCLKを各々遅延させて、遅
延したクロックPCLKD及びリセットパルスCSLRSPを各々
出力する。
【００２９】上記のように、図3に示す本発明の好適な
実施の形態に係るマルチバンクを有する半導体メモリ装
置では、各バンク毎に別個のカラムデコーダ領域が設け
る必要がなく、一つのカラムデコーダ35において、各バ
ンクのカラムデコーダを交互に配置し、各バンクのカラ
ム選択ラインを交互に配置するように構成されため、チ
ップサイズの増加及び電力消耗の増加を生じることな
く、一つの大きなメモリセルアレイを多数個のバンクに
分離することができるという長所がある。
実施の形態に係るマルチバンクを有する半導体メモリ装
置では、各バンク毎に別個のカラムデコーダ領域が設け
る必要がなく、一つのカラムデコーダ35において、各バ
ンクのカラムデコーダを交互に配置し、各バンクのカラ
ム選択ラインを交互に配置するように構成されため、チ
ップサイズの増加及び電力消耗の増加を生じることな
く、一つの大きなメモリセルアレイを多数個のバンクに
分離することができるという長所がある。
【００３０】図4は、図3に示すマルチバンクを有する半
導体メモリ装置のカラム選択ラインとスイッチングトラ
ンジスタ等の連結関係を示す回路図である。
導体メモリ装置のカラム選択ラインとスイッチングトラ
ンジスタ等の連結関係を示す回路図である。
【００３１】図4に示すように、このマルチバンクを有
する半導体メモリ装置では、1本のカラム選択ラインCSL
i(A)又はCSLi(B)が、8本の入出力ラインI/Oと4対のビッ
トライン及び相補ビットラインBLi、／BLi、Bli＋1、／
Bli＋1、BLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結す
る8個のスイッチングトランジスタS1、S2、S3、S4、S
5、S6、S7、S8の各ゲートに接続されている。この点が
図2に示す従来の技術と相違する。
する半導体メモリ装置では、1本のカラム選択ラインCSL
i(A)又はCSLi(B)が、8本の入出力ラインI/Oと4対のビッ
トライン及び相補ビットラインBLi、／BLi、Bli＋1、／
Bli＋1、BLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結す
る8個のスイッチングトランジスタS1、S2、S3、S4、S
5、S6、S7、S8の各ゲートに接続されている。この点が
図2に示す従来の技術と相違する。
【００３２】一方、図2に示す従来の技術と同様に、各
対をなすビットラインと相補ビットラインとの間には感
知増幅器SAl、SA2、SA3、SA4が各々接続される。メモリ
セルMLを含む左側の単位メモリセルアレイの各ビットラ
イン及び相補ビットラインと各感知増幅器SAl、SA2、SA
3、SA4との間には、各分離ゲートTi1乃至Ti8が接続され
る。メモリセルMRを含む右側の単位メモリセルアレイの
各ビットライン及び相補ビットラインと各感知増幅器SA
l、SA2、SA3、SA4との間には、各分離ゲートTj1乃至Tj8
が接続される。
対をなすビットラインと相補ビットラインとの間には感
知増幅器SAl、SA2、SA3、SA4が各々接続される。メモリ
セルMLを含む左側の単位メモリセルアレイの各ビットラ
イン及び相補ビットラインと各感知増幅器SAl、SA2、SA
3、SA4との間には、各分離ゲートTi1乃至Ti8が接続され
る。メモリセルMRを含む右側の単位メモリセルアレイの
各ビットライン及び相補ビットラインと各感知増幅器SA
l、SA2、SA3、SA4との間には、各分離ゲートTj1乃至Tj8
が接続される。
【００３３】図5は、図3に示すマルチバンクを有する半
導体メモリ装置のカラムデコーダ35の一部の回路図であ
る。図5を参照すると、カラムデコーダ35を構成する各
デコーダは、バンクAのカラム選択ラインCSLi(A)(iは0
乃至n)をイネーブルにするバンクカラムデコーダ57と、
バンクBのカラム選択ラインCSLi(B)(iは0乃至n)をイネ
ーブルにするバンクカラムデコーダ59とを含む。
導体メモリ装置のカラムデコーダ35の一部の回路図であ
る。図5を参照すると、カラムデコーダ35を構成する各
デコーダは、バンクAのカラム選択ラインCSLi(A)(iは0
乃至n)をイネーブルにするバンクカラムデコーダ57と、
バンクBのカラム選択ラインCSLi(B)(iは0乃至n)をイネ
ーブルにするバンクカラムデコーダ59とを含む。
【００３４】バンクカラムデコーダ57は、第1プリデコ
ーディング信号PDCA23、PDCA45、PDCA67、第2プリデコ
ーディング信号PADCA01及びリセットパルスCSLRSPに応
答して、バンクAのカラム選択ラインCSLi(A)をイネーブ
ルにする。バンクカラムデコーダ59は、第1プリデコー
ディング信号PDCA23、PDCA45、PDCA67、第2プリデコー
ディング信号PBDCA01及びリセットパルスCSLRSPに応答
して、バンクBのカラム選択ラインCSLi(B)をイネーブル
にする。
ーディング信号PDCA23、PDCA45、PDCA67、第2プリデコ
ーディング信号PADCA01及びリセットパルスCSLRSPに応
答して、バンクAのカラム選択ラインCSLi(A)をイネーブ
ルにする。バンクカラムデコーダ59は、第1プリデコー
ディング信号PDCA23、PDCA45、PDCA67、第2プリデコー
ディング信号PBDCA01及びリセットパルスCSLRSPに応答
して、バンクBのカラム選択ラインCSLi(B)をイネーブル
にする。
【００３５】バンクカラムデコーダ57は、第2プリデコ
ーディング信号PADCA01を反転させ、その結果と第1プリ
デコーディング信号PDCA23、PDCA45、PDCA67との論理積
を出力する論理手段57aと、リセットパルスCSLRSPがイ
ンバータ11で反転された信号に応答して論理手段57aの
出力信号を反転させる反転手段57bと、反転手段57bの出
力信号をラッチし、ラッチした信号をバンクAのカラム
選択ラインCSLi(A)に出力するラッチ手段57cを具備す
る。
ーディング信号PADCA01を反転させ、その結果と第1プリ
デコーディング信号PDCA23、PDCA45、PDCA67との論理積
を出力する論理手段57aと、リセットパルスCSLRSPがイ
ンバータ11で反転された信号に応答して論理手段57aの
出力信号を反転させる反転手段57bと、反転手段57bの出
力信号をラッチし、ラッチした信号をバンクAのカラム
選択ラインCSLi(A)に出力するラッチ手段57cを具備す
る。
【００３６】この例では、論理手段57aは、第1プリデコ
ーディング信号PDCA23、PDCA45、PDCA67を入力としてNA
ND演算を行うNANDゲートND1と、NANDゲートND1の出力信
号及び第2プリデコーディング信号PADCA01を入力として
NOR演算を行うNORゲートNR1で構成されている。反転手
段57bは、ソースに電源電圧VCCが印加され、ゲートに論
理手段57aの出力信号が印加される第1PMOSトランジスタ
P1と、ソースに第1PMOSトランジスタP1のドレインが接
続され、ゲートにリセットパルスCSLRSPの反転信号が印
加され、ドレインに出力ノードAが接続された第2PMOSト
ランジスタP2と、ドレインに出力ノードAが接続され、
ゲートに論理手段57aの出力信号が印加され、ソースに
接地電圧VSSが印加されるNMOSトランジスタN1とで構成
されている。
ーディング信号PDCA23、PDCA45、PDCA67を入力としてNA
ND演算を行うNANDゲートND1と、NANDゲートND1の出力信
号及び第2プリデコーディング信号PADCA01を入力として
NOR演算を行うNORゲートNR1で構成されている。反転手
段57bは、ソースに電源電圧VCCが印加され、ゲートに論
理手段57aの出力信号が印加される第1PMOSトランジスタ
P1と、ソースに第1PMOSトランジスタP1のドレインが接
続され、ゲートにリセットパルスCSLRSPの反転信号が印
加され、ドレインに出力ノードAが接続された第2PMOSト
ランジスタP2と、ドレインに出力ノードAが接続され、
ゲートに論理手段57aの出力信号が印加され、ソースに
接地電圧VSSが印加されるNMOSトランジスタN1とで構成
されている。
【００３７】ラッチ手段57cは、入力ノードが反転手段5
7bの出力ノードAに接続され、出力ノードがバンクAのカ
ラム選択ラインCSLi(A)に接続された第1インバータI2
と、入力ノードが第1インバータI2の出力ノードに接続
され、出力ノードが第1インバータI2の入力ノードに接
続された第2インバータI3とで構成されている。
7bの出力ノードAに接続され、出力ノードがバンクAのカ
ラム選択ラインCSLi(A)に接続された第1インバータI2
と、入力ノードが第1インバータI2の出力ノードに接続
され、出力ノードが第1インバータI2の入力ノードに接
続された第2インバータI3とで構成されている。
【００３８】バンクカラムデコーダ59は、バンクカラム
デコーダ57と同一の構成を有し、第2プリデコーディン
グ信号PBDCA01を反転させ、その結果と第1プリデコーデ
ィング信号PDCA23、PDCA45、PDCA67との論理積を出力す
る論理手段59aと、リセットパルスCSLRSPがインバータI
1で反転された信号に応答して論理手段59aの出力信号を
反転させる反転手段59bと、反転手段59bの出力信号をラ
ッチし、ラッチした信号をバンクBのカラム選択ラインC
SLi(B)に出力するラッチ手段59cとを具備する。
デコーダ57と同一の構成を有し、第2プリデコーディン
グ信号PBDCA01を反転させ、その結果と第1プリデコーデ
ィング信号PDCA23、PDCA45、PDCA67との論理積を出力す
る論理手段59aと、リセットパルスCSLRSPがインバータI
1で反転された信号に応答して論理手段59aの出力信号を
反転させる反転手段59bと、反転手段59bの出力信号をラ
ッチし、ラッチした信号をバンクBのカラム選択ラインC
SLi(B)に出力するラッチ手段59cとを具備する。
【００３９】この例では、論理手段59aは、論理手段57a
のNANDゲートND1の出力信号及び第2プリデコーディング
信号PBDCA01を入力としてNOR演算を行うNORゲートNR2と
で構成されている。反転手段59bは、ソースに電源電圧V
CCが印加され、ゲートに論理手段59aの出力信号が印加
される第1PMOSトランジスタP3と、ソースに第1PMOSトラ
ンジスタP3のドレインが接続され、ゲートにリセットパ
ルスCSLRSPの反転信号が印加され、ドレーンに出力ノー
ドBが接続された第2PMOSトランジスタP4と、ドレインに
出力ノードBが接続され、ゲートに論理手段59aの出力信
号が印加され、ソースに接地電圧VSSが印加されるNMOSト
ランジスタN2とで構成されている。
のNANDゲートND1の出力信号及び第2プリデコーディング
信号PBDCA01を入力としてNOR演算を行うNORゲートNR2と
で構成されている。反転手段59bは、ソースに電源電圧V
CCが印加され、ゲートに論理手段59aの出力信号が印加
される第1PMOSトランジスタP3と、ソースに第1PMOSトラ
ンジスタP3のドレインが接続され、ゲートにリセットパ
ルスCSLRSPの反転信号が印加され、ドレーンに出力ノー
ドBが接続された第2PMOSトランジスタP4と、ドレインに
出力ノードBが接続され、ゲートに論理手段59aの出力信
号が印加され、ソースに接地電圧VSSが印加されるNMOSト
ランジスタN2とで構成されている。
【００４０】ラッチ手段59cは、入力ノードが反転手段5
9bの出力ノードBに接続され、出力ノードがバンクBのカ
ラム選択ラインCSLi(B)に接続された第1インバータ14
と、入力ノードが第1インバータ14の出力ノードに接続
され、出力ノードが第1インバータl4の入力ノードに接
続された第2インバータI5とで構成されている。
9bの出力ノードBに接続され、出力ノードがバンクBのカ
ラム選択ラインCSLi(B)に接続された第1インバータ14
と、入力ノードが第1インバータ14の出力ノードに接続
され、出力ノードが第1インバータl4の入力ノードに接
続された第2インバータI5とで構成されている。
【００４１】なお、論理手段57a及び59a、反転手段57b
及び59b、ラッチ手段57c及び59cは、他の論理ゲートよ
りなりうる。
及び59b、ラッチ手段57c及び59cは、他の論理ゲートよ
りなりうる。
【００４２】図6は、図3に示すマルチバンクを有する半
導体メモリ装置の第2カラムプリデコーダ45の回路図で
ある。図6を参照すると、第2カラムプリデコーダは、バ
ンクAを選択するためのカラムプリデコーダ61と、バン
クBを選択するためのカラムプリデコーダ63とを含む。
導体メモリ装置の第2カラムプリデコーダ45の回路図で
ある。図6を参照すると、第2カラムプリデコーダは、バ
ンクAを選択するためのカラムプリデコーダ61と、バン
クBを選択するためのカラムプリデコーダ63とを含む。
【００４３】カラムプリデコーダ61は、図3に示すバン
ク選択ビットバッファ49の出力信号PBS0及びPBS1が各々
反転された信号PBS0B及びPBS1Bと、遅延された内部クロ
ックPCLKDとに応答して、図3に示すカラムアドレスバッ
ファ47の出力信号の一部であるCA0及びCA1をデコーディ
ングして、バンクAを選択するための4個の第2プリデコ
ーディング信号PADCA0B1B、PADCA01B、PADCA0B1、PADCA0
1を出力する。
ク選択ビットバッファ49の出力信号PBS0及びPBS1が各々
反転された信号PBS0B及びPBS1Bと、遅延された内部クロ
ックPCLKDとに応答して、図3に示すカラムアドレスバッ
ファ47の出力信号の一部であるCA0及びCA1をデコーディ
ングして、バンクAを選択するための4個の第2プリデコ
ーディング信号PADCA0B1B、PADCA01B、PADCA0B1、PADCA0
1を出力する。
【００４４】カラムプリデコーダ63は、信号PBS0及びPB
S1B及び遅延された内部クロックPCLKDとに応答して、信
号CA0及びCA1をデコーディングしてバンクBを選択する
ための4個の第2プリデコーディング信号PBDCA0B1B、PBD
CA01B、PBDCA0B1、PBDCA01を出力する。
S1B及び遅延された内部クロックPCLKDとに応答して、信
号CA0及びCA1をデコーディングしてバンクBを選択する
ための4個の第2プリデコーディング信号PBDCA0B1B、PBD
CA01B、PBDCA0B1、PBDCA01を出力する。
【００４５】これらの第2プリデコーディング信号は、
図3に示すカラムデコーダ35に入力される。
図3に示すカラムデコーダ35に入力される。
【００４６】この例では、カラムプリデコーダ61は、PB
S0B及びPBS1Bを入力としてNAND演算を行うNANDゲートND
2と、CA0、CA1、CA0の反転信号CA0B、及びCA1の反転信
号CA1Bのうち互いに異なる２つの信号を入力として各々
NAND演算を行うNANDゲートND3、ND4、ND5、ND6と、NAND
ゲートND3、ND4、ND5、ND6の各出力信号及びNANDゲート
ND2の出力信号を入力として各々NOR演算を行うNORゲー
トNR3、NR4、NR5、NR6と、NORゲートNR3、NR4、NR5、NR
6の各出力信号及び遅延された内部クロックPCLKDを入力
として各々NAND演算を行うNANDゲートND7、ND8、ND9、N
Dl0とで構成されている。
S0B及びPBS1Bを入力としてNAND演算を行うNANDゲートND
2と、CA0、CA1、CA0の反転信号CA0B、及びCA1の反転信
号CA1Bのうち互いに異なる２つの信号を入力として各々
NAND演算を行うNANDゲートND3、ND4、ND5、ND6と、NAND
ゲートND3、ND4、ND5、ND6の各出力信号及びNANDゲート
ND2の出力信号を入力として各々NOR演算を行うNORゲー
トNR3、NR4、NR5、NR6と、NORゲートNR3、NR4、NR5、NR
6の各出力信号及び遅延された内部クロックPCLKDを入力
として各々NAND演算を行うNANDゲートND7、ND8、ND9、N
Dl0とで構成されている。
【００４７】カラムプリデコーダ63は、カラムプリデコ
ーダ61と同様の構成を有し、PBS0及びPBS1Bを入力とし
てNAND演算を行うNANDゲートND11と、CA0、CA1、CA0の
反転信号CA0B、及びCA1の反転信号CA1Bのうち互いに異
なる２つの信号を入力として各々NAND演算を行うNANDゲ
ートND12、ND13、ND14、ND15と、NANDゲートND12、ND1
3、ND14、ND15の各出力信号及びNANDゲートND11の出力
信号を入力として各々NOR演算を行うNORゲートNR7、NR
8、NR9、NR10と、NORゲートNR7、NR8、NR9、NR10の各出
力信号及び遅延された内部クロックPCLKDを入力として
各々NAND演算を行うNANDゲートND16、ND17、ND18、ND19
とで構成されている。
ーダ61と同様の構成を有し、PBS0及びPBS1Bを入力とし
てNAND演算を行うNANDゲートND11と、CA0、CA1、CA0の
反転信号CA0B、及びCA1の反転信号CA1Bのうち互いに異
なる２つの信号を入力として各々NAND演算を行うNANDゲ
ートND12、ND13、ND14、ND15と、NANDゲートND12、ND1
3、ND14、ND15の各出力信号及びNANDゲートND11の出力
信号を入力として各々NOR演算を行うNORゲートNR7、NR
8、NR9、NR10と、NORゲートNR7、NR8、NR9、NR10の各出
力信号及び遅延された内部クロックPCLKDを入力として
各々NAND演算を行うNANDゲートND16、ND17、ND18、ND19
とで構成されている。
【００４８】なお、カラムプリデコーダ61及び63は、必
要に応じて他の論理ゲートで構成することもできる。
要に応じて他の論理ゲートで構成することもできる。
【００４９】図7は、図3に示すマルチバンクを有する半
導体メモリ装置の第1遅延器51の回路図である。図7を参
照すると、第1遅延器51は、6個のインバータl6乃至I11
が直列に連結されたチェーンよりなり、内部クロックPC
LKを所定の時間だけ遅延させて、遅延された内部クロッ
クPCLKDを出力する。このインバータの個数は必要に応
じて調整することができる。また、第1遅延器51は、他
の論理ゲートで構成することもできる。
導体メモリ装置の第1遅延器51の回路図である。図7を参
照すると、第1遅延器51は、6個のインバータl6乃至I11
が直列に連結されたチェーンよりなり、内部クロックPC
LKを所定の時間だけ遅延させて、遅延された内部クロッ
クPCLKDを出力する。このインバータの個数は必要に応
じて調整することができる。また、第1遅延器51は、他
の論理ゲートで構成することもできる。
【００５０】図8は、図3に示すマルチバンクを有する半
導体メモリ装置の第2遅延器53の回路図である。図8を参
照すると、第2遅延器53は、4個のインバータI12乃至I15
が直列に連結されたチェーンよりなり、内部クロックPC
LKを所定の時間だけ遅延させて、これをリセットパルス
CSLRSPとして出力する。このインバータの個数は必要に
応じて調整することができる。また、第2遅延器53は、
他の論理ゲートで構成することもできる。
導体メモリ装置の第2遅延器53の回路図である。図8を参
照すると、第2遅延器53は、4個のインバータI12乃至I15
が直列に連結されたチェーンよりなり、内部クロックPC
LKを所定の時間だけ遅延させて、これをリセットパルス
CSLRSPとして出力する。このインバータの個数は必要に
応じて調整することができる。また、第2遅延器53は、
他の論理ゲートで構成することもできる。
【００５１】図10は、図3に示すマルチバンクを有する
半導体メモリ装置の動作タイミング図である。以下、図
10の動作タイミング図を参照しながら図3に示すマルチ
バンクを有する半導体メモリ装置の動作を説明する。
半導体メモリ装置の動作タイミング図である。以下、図
10の動作タイミング図を参照しながら図3に示すマルチ
バンクを有する半導体メモリ装置の動作を説明する。
【００５２】まず、時刻T1における入力信号に関連する
動作を説明する。図3に示す半導体メモリ装置に外部か
らクロックCLK、カラムアドレスストローブ信号CASB、ア
ドレスA0乃至A7が入力され、バンク選択ビットBS0、BS1
が共に論理"ロー"であれば、バンクAに対する読出し動
作が始まる。クロックバッファ55は、外部から入力され
たクロックCLKを遅延させて内部クロックPCLKを発生
し、第1及び第2遅延器51及び53が内部クロックPCLKを各
々遅延させ、遅延された内部クロックPCLKD及びリセッ
トパルスCSLRSPを発生する。
動作を説明する。図3に示す半導体メモリ装置に外部か
らクロックCLK、カラムアドレスストローブ信号CASB、ア
ドレスA0乃至A7が入力され、バンク選択ビットBS0、BS1
が共に論理"ロー"であれば、バンクAに対する読出し動
作が始まる。クロックバッファ55は、外部から入力され
たクロックCLKを遅延させて内部クロックPCLKを発生
し、第1及び第2遅延器51及び53が内部クロックPCLKを各
々遅延させ、遅延された内部クロックPCLKD及びリセッ
トパルスCSLRSPを発生する。
【００５３】この時、第1カラムプリデコーダ43は、ア
ドレスA2乃至A7がカラムアドレスバッファ47を通して入
力される信号CA2乃至CA7をデコーディングして第1プリ
デコーディング信号PDCAijを発生する。また、この時、
バンク選択ビットBS0、BS1が共に論理"ロー"であるた
め、バンク選択ビットバッファ49の出力信号PBS0、PBS1
も共に論理"ロー"になり、第2カラムプリデコーダ45で
は、バンクAを選択するためのカラムプリデコーダが動
作する。
ドレスA2乃至A7がカラムアドレスバッファ47を通して入
力される信号CA2乃至CA7をデコーディングして第1プリ
デコーディング信号PDCAijを発生する。また、この時、
バンク選択ビットBS0、BS1が共に論理"ロー"であるた
め、バンク選択ビットバッファ49の出力信号PBS0、PBS1
も共に論理"ロー"になり、第2カラムプリデコーダ45で
は、バンクAを選択するためのカラムプリデコーダが動
作する。
【００５４】即ち、図6に示す第2カラムプリデコーダ45
の回路図を参照すると、PBS0及びPBS1が共に論理"ロー"
であり、この反転信号のPBS0B及びPBS1Bが共に論理"ハ
イ"であるので、バンクBを選択するためのカラムプリデ
コーダ63の出力信号である4個の第2プリデコーディング
信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01は、全て
論理"ハイ"にディスエーブルされる。一方、バンクAを
選択するためのカラムプリデコーダ61の出力信号である
4個の第2プリデコーディング信号PADCA0B1B、PADCA01
B、PADCA0B1、PADCA01は、アドレスA0及びA1がカラムア
ドレスバッファ47を通して入力される信号CA0及びCAlに
応答して、いずれか一つが論理"ロー"にイネーブルさ
れ、残りは論理"ハイ"にディスエーブルされる。
の回路図を参照すると、PBS0及びPBS1が共に論理"ロー"
であり、この反転信号のPBS0B及びPBS1Bが共に論理"ハ
イ"であるので、バンクBを選択するためのカラムプリデ
コーダ63の出力信号である4個の第2プリデコーディング
信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01は、全て
論理"ハイ"にディスエーブルされる。一方、バンクAを
選択するためのカラムプリデコーダ61の出力信号である
4個の第2プリデコーディング信号PADCA0B1B、PADCA01
B、PADCA0B1、PADCA01は、アドレスA0及びA1がカラムア
ドレスバッファ47を通して入力される信号CA0及びCAlに
応答して、いずれか一つが論理"ロー"にイネーブルさ
れ、残りは論理"ハイ"にディスエーブルされる。
【００５５】例えば、図3に示す半導体メモリ装置のカ
ラムデコーダ35に入力される第2プリデコーディング信
号PADCA01は、CA0及びCA1が共に論理"ハイ"である時、
遅延された内部クロックPCLKDの上昇エッジで"ロー"に
イネーブルされ、下降エッジで"ハイ"にディスエーブル
される。これによりAバンクのカラム選択ラインCSLA0
は、第2プリデコーディング信号PADCA01が論理"ロー"に
イネーブルされる時、論理"ハイ"にイネーブルされ、リ
セットパルスCSLRSPの上昇エッジで論理"ロー"にディス
エーブルされる。
ラムデコーダ35に入力される第2プリデコーディング信
号PADCA01は、CA0及びCA1が共に論理"ハイ"である時、
遅延された内部クロックPCLKDの上昇エッジで"ロー"に
イネーブルされ、下降エッジで"ハイ"にディスエーブル
される。これによりAバンクのカラム選択ラインCSLA0
は、第2プリデコーディング信号PADCA01が論理"ロー"に
イネーブルされる時、論理"ハイ"にイネーブルされ、リ
セットパルスCSLRSPの上昇エッジで論理"ロー"にディス
エーブルされる。
【００５６】次に、時刻T2における入力信号に関連する
動作を説明する。バンク選択ビットBS0及びBS1が各々論
理"ハイ"及び論理"ロー"であれば、バンクBに対する読
出し動作が始まる。この時、第1カラムプリデコーダ43
は、アドレスA2乃至A7がカラムアドレスバッファ47を通
して入力される信号CA2乃至CA7をデコーディングして、
第1プリデコーディング信号PDCAijを発生する。また、
この時、バンク選択ビットBS0及びBS1が各々論理"ハイ"
及び論理"ロー"であるので、バンク選択バッファ49の出
力信号PBS0及びPBS1も各々論理"ハイ"及び論理"ロー"に
なり、これにより第2カラムプリデコーダ45では、バン
クBを選択するためのカラムプリデコーダが動作する。
動作を説明する。バンク選択ビットBS0及びBS1が各々論
理"ハイ"及び論理"ロー"であれば、バンクBに対する読
出し動作が始まる。この時、第1カラムプリデコーダ43
は、アドレスA2乃至A7がカラムアドレスバッファ47を通
して入力される信号CA2乃至CA7をデコーディングして、
第1プリデコーディング信号PDCAijを発生する。また、
この時、バンク選択ビットBS0及びBS1が各々論理"ハイ"
及び論理"ロー"であるので、バンク選択バッファ49の出
力信号PBS0及びPBS1も各々論理"ハイ"及び論理"ロー"に
なり、これにより第2カラムプリデコーダ45では、バン
クBを選択するためのカラムプリデコーダが動作する。
【００５７】即ち、図6に示す第2カラムプリデコーダ45
の回路図を参照すると、PBS0及びPBS1が各々論理"ハイ"
及び論理"ロー"であり、この反転信号のPBS0B及びPBS1B
は各々論理"ロー"及び論理"ハイ"であるので、バンクA
を選択するためのカラムプリデコーダ61の出力信号であ
る4個の第2プリデコーディング信号PADCA0B1B、PADCA01
B、PADCA0B1、PADCA01は全て論理"ハイ"にディスエーブ
ルされる。一方、バンクBを選択するためのカラムプリ
デコーダ63の4個の第2デコーディング信号PBDCA0B1B、PB
DCA01B、PBDCA0B1、PBDCA01は、CA0及びCA1に応答し
て、いずれか一つが論理"ロー"にイネーブルされ、残り
は論理"ハイ"にディスエーブルされ、CA0及びCA1が変更
される都度、このような動作が繰り返される。
の回路図を参照すると、PBS0及びPBS1が各々論理"ハイ"
及び論理"ロー"であり、この反転信号のPBS0B及びPBS1B
は各々論理"ロー"及び論理"ハイ"であるので、バンクA
を選択するためのカラムプリデコーダ61の出力信号であ
る4個の第2プリデコーディング信号PADCA0B1B、PADCA01
B、PADCA0B1、PADCA01は全て論理"ハイ"にディスエーブ
ルされる。一方、バンクBを選択するためのカラムプリ
デコーダ63の4個の第2デコーディング信号PBDCA0B1B、PB
DCA01B、PBDCA0B1、PBDCA01は、CA0及びCA1に応答し
て、いずれか一つが論理"ロー"にイネーブルされ、残り
は論理"ハイ"にディスエーブルされ、CA0及びCA1が変更
される都度、このような動作が繰り返される。
【００５８】第2プリデコーディング信号PBDCA0B1B、PB
DCA01B、PBDCA0B1、PBDCA01は、各々遅延された内部ク
ロックPCLKDの上昇エッジで"ロー"にイネーブルされ、
下降エッジで"ハイ"にディスエーブルされる。図9の動
作タイミング図には、代表的にPBDCA0B1及びPBDCA01だ
けが示されている。バンクBのカラム選択ラインCSLB0及
びCSLB1は、第2プリデコーディング信号PBDCA01及びPBD
CA0B1が各々論理"ロー"にイネーブルされる時に各々論
理"ハイ"にイネーブルされ、リセットパルスCSLRSPの上
昇エッジで各々論理"ロー"にディスエーブルされる。
DCA01B、PBDCA0B1、PBDCA01は、各々遅延された内部ク
ロックPCLKDの上昇エッジで"ロー"にイネーブルされ、
下降エッジで"ハイ"にディスエーブルされる。図9の動
作タイミング図には、代表的にPBDCA0B1及びPBDCA01だ
けが示されている。バンクBのカラム選択ラインCSLB0及
びCSLB1は、第2プリデコーディング信号PBDCA01及びPBD
CA0B1が各々論理"ロー"にイネーブルされる時に各々論
理"ハイ"にイネーブルされ、リセットパルスCSLRSPの上
昇エッジで各々論理"ロー"にディスエーブルされる。
【００５９】図9は、本発明を適用して4バンクの同期DR
AMを構成した例を示すブロック図である。
AMを構成した例を示すブロック図である。
【００６０】以上、特定の実施の形態を挙げて本発明を
説明したが、この実施の形態は単なる例示に過ぎず、本
発明は、この実施の形態に限定されず、その技術的思想
の範囲内において様々な変形をなし得る。
説明したが、この実施の形態は単なる例示に過ぎず、本
発明は、この実施の形態に限定されず、その技術的思想
の範囲内において様々な変形をなし得る。
【００６１】
【発明の効果】本発明に係るマルチバンクを有する半導
体メモリ装置では、例えば、各バンク毎に別個のカラム
デコーダ領域が設けることなく、一つのカラムデコーダ
において各バンクのカラムデコーダを交互に配置し、各
バンクのカラム選択ラインを交互に配置するように構成
される。したがって、チップサイズの増大及び電力消耗
の増加を生じさせることなく、メモリセルアレイを多数
個のバンクに分離することができる。
体メモリ装置では、例えば、各バンク毎に別個のカラム
デコーダ領域が設けることなく、一つのカラムデコーダ
において各バンクのカラムデコーダを交互に配置し、各
バンクのカラム選択ラインを交互に配置するように構成
される。したがって、チップサイズの増大及び電力消耗
の増加を生じさせることなく、メモリセルアレイを多数
個のバンクに分離することができる。
【００６２】
【図１】従来のマルチバンクを有する半導体メモリ装置
の概略的なブロック図である。
の概略的なブロック図である。
【図２】図1に示すマルチバンクを有する半導体メモリ
装置のカラム選択ラインとスイッチングトランジスタの
連結関係を示す回路図である。
装置のカラム選択ラインとスイッチングトランジスタの
連結関係を示す回路図である。
【図３】本発明の好適な実施の形態に係るマルチバンク
を有する半導体メモリ装置の概略的なブロック図であ
る。
を有する半導体メモリ装置の概略的なブロック図であ
る。
【図４】図3に示すマルチバンクを有する半導体メモリ
装置のカラム選択ラインとスイッチングトランジスタの
連結関係を示す回路図である。
装置のカラム選択ラインとスイッチングトランジスタの
連結関係を示す回路図である。
【図５】図3に示すマルチバンクを有する半導体メモリ
装置のカラムデコーダの回路図である。
装置のカラムデコーダの回路図である。
【図６】図3に示すマルチバンクを有する半導体メモリ
装置の第2カラムプリデコーダの回路図である。
装置の第2カラムプリデコーダの回路図である。
【図７】図3に示すマルチバンクを有する半導体メモリ
装置の第1遅延器の回路図である。
装置の第1遅延器の回路図である。
【図８】図3に示すマルチバンクを有する半導体メモリ
装置の第2遅延器の回路図である。
装置の第2遅延器の回路図である。
【図９】本発明を適用して4バンク同期DRAMを構成した
例を示すブロック図である。
例を示すブロック図である。
【図１０】図3に示す本発明の好適な実施の形態に係る
マルチバンクを有する半導体メモリ装置の動作タイミン
グ図である。
マルチバンクを有する半導体メモリ装置の動作タイミン
グ図である。
Claims (8)
- 【請求項１】 複数個のバンクに分離され、各バンクが
交互に配置されると共に多数個の単位メモリセルアレイ
を含むメモリセルアレイと、 出力ポートに前記各バンクのカラム選択ラインが交互に
接続され、第1プリデコーディング信号、第2プリデコー
ディング信号及びリセットパルスに応答して、前記複数
個のバンクの中から選択されるバンクのカラム選択ライ
ンをイネーブルにするカラムデコーダと、 を具備することを特徴とするマルチバンクを有する半導
体メモリ装置。 - 【請求項２】 外部から入力されるカラムアドレスをバ
ッファリングするカラムアドレスバッファと、 外部から入力されるバンク選択ビットをバッファリング
するバンク選択ビットバッファと、 前記カラムアドレスバッファの出力信号の中の一部をデ
コーディングして前記第1プリデコーディング信号を出
力する第1カラムプリデコーダと、 前記バンク選択ビットバッファの出力信号及び遅延され
た内部クロックに応答して前記カラムアドレスバッファ
の出力信号の中の他の一部をデコーディングして前記第
2プリデコーディング信号を出力する第2カラムプリデコ
ーダと、 外部から入力されるクロックをバッファリングして内部
クロックを出力するクロックバッファと、 前記内部クロックを各々遅延させて、遅延したクロック
及び前記リセットパルスを各々出力する第1及び第2遅延
器と、 をさらに具備することを特徴とする請求項1に記載のマ
ルチバンクを有する半導体メモリ装置。 - 【請求項３】 前記各バンクのカラム選択ラインは、入
出力ラインと前記各バンクのビットラインとを連結する
スイッチングトランジスタに連結されていることを特徴
とする請求項1に記載のマルチバンクを有する半導体メ
モリ装置。 - 【請求項４】 前記カラムデコーダは、前記各バンクの
カラム選択ラインを選択的にイネーブルにする複数個の
バンクカラムデコーダを含み、各バンクカラムデコーダ
は、前記第1プリデコーディング信号と、前記第2プリデ
コーディング信号の中の選択されたいずれか一つと、前
記リセットパルスとに応答して、前記各バンクのカラム
選択ラインをイネーブルにすることを特徴とする請求項
1に記載のマルチバンクを有する半導体メモリ装置。 - 【請求項５】 前記バンクカラムデコーダは、 前記第2プリデコーディング信号の中の選択されたいず
れか一つを反転させ、その結果及び前記第1プリデコー
ディング信号の論理積を出力する論理手段と、 前記リセットパルスの反転信号に応答して前記論理手段
の出力信号を反転させる反転手段と、 前記反転手段の出力信号をラッチし、ラッチした信号を
前記カラム選択ラインに出力するラッチ手段と、 を具備することを特徴とする請求項4に記載のマルチバ
ンクを有する半導体メモリ装置。 - 【請求項６】 前記論理手段は、 前記第1プリデコーディング信号を入力としてNAND演算
を行うNANDゲートと、 前記NANDゲートの出力信号と前記第2プリデコーディン
グ信号の中の選択されたいずれか一つの信号とを入力と
してNOR演算を行うNORゲートと、 を具備することを特徴とする請求項5に記載のマルチバ
ンクを有する半導体メモリ装置。 - 【請求項７】 前記反転手段は、 ソースに電源電圧が印加され、ゲートに前記論理手段の
出力信号が印加される第1PMOSトランジスタと、 ソースに前記第1PMOSドレインが接続され、ゲートに前
記リセットパルスの反転信号が印加され、ドレインに前
記出力信号を出力する出力ノードが接続された第2PMOS
トランジスタと、 ドレインに前記出力ノードが接続され、ゲートに前記論
理手段の出力信号が印加され、ソースに接地電圧が印加
されるNMOSトランジスタと、 を具備することを特徴とする請求項5に記載のマルチバ
ンクを有する半導体メモリ装置。 - 【請求項８】 前記ラッチ手段は、 入力ノードが前記反転手段の出力ノードに接続され、出
力ノードが前記カラム選択ラインに接続される第1イン
バータと、 入力ノードが前記第1インバータの出力ノードに接続さ
れ、出力ノードが前記第1インバータの出力ノードに接
続された第2インバータと、 を具備することを特徴とする請求項5に記載のマルチバ
ンクを有する半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007818A KR100230412B1 (ko) | 1997-03-08 | 1997-03-08 | 멀티 뱅크를 갖는 반도체 메모리장치 |
| KR97-7818 | 1997-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10255466A true JPH10255466A (ja) | 1998-09-25 |
| JP3948580B2 JP3948580B2 (ja) | 2007-07-25 |
Family
ID=19499162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05209698A Expired - Lifetime JP3948580B2 (ja) | 1997-03-08 | 1998-03-04 | マルチバンクを有する半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6026045A (ja) |
| JP (1) | JP3948580B2 (ja) |
| KR (1) | KR100230412B1 (ja) |
| DE (1) | DE19740329B4 (ja) |
| GB (1) | GB2322951B (ja) |
| TW (1) | TW344820B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328910B1 (ko) * | 1998-12-25 | 2002-03-20 | 포만 제프리 엘 | Ｓｄｒａｍ 및 ｓｄｒａｍ의 데이타 억세스 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088293A (en) * | 1998-09-08 | 2000-07-11 | Texas Instruments Incorporated | Low-power column decode circuit |
| KR100304195B1 (ko) * | 1998-09-18 | 2001-11-22 | 윤종용 | 외부클럭신호를가지는동기형반도체메모리장치 |
| KR100322181B1 (ko) * | 1999-12-30 | 2004-09-07 | 주식회사 하이닉스반도체 | 칼럼 경로 액세스 제어회로를 구비한 반도체 메모리 장치 |
| US7088604B2 (en) * | 2001-03-15 | 2006-08-08 | Micron Technology, Inc. | Multi-bank memory |
| JP3828847B2 (ja) * | 2002-09-05 | 2006-10-04 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| US8086093B2 (en) * | 2002-12-05 | 2011-12-27 | At&T Ip I, Lp | DSL video service with memory manager |
| KR100596434B1 (ko) * | 2003-12-29 | 2006-07-05 | 주식회사 하이닉스반도체 | 레이아웃 면적을 줄일 수 있는 반도체 메모리 장치 |
| JP5034233B2 (ja) * | 2005-12-28 | 2012-09-26 | 富士通株式会社 | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
| US8539196B2 (en) * | 2010-01-29 | 2013-09-17 | Mosys, Inc. | Hierarchical organization of large memory blocks |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5261068A (en) * | 1990-05-25 | 1993-11-09 | Dell Usa L.P. | Dual path memory retrieval system for an interleaved dynamic RAM memory unit |
| KR100230230B1 (ko) * | 1993-12-24 | 1999-11-15 | 윤종용 | 메모리 어드레싱 방법 및 장치 |
| KR0142962B1 (ko) * | 1995-05-12 | 1998-08-17 | 김광호 | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
| JP3686155B2 (ja) * | 1996-03-21 | 2005-08-24 | 株式会社ルネサステクノロジ | 画像復号装置 |
| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
-
1997
- 1997-03-08 KR KR1019970007818A patent/KR100230412B1/ko not_active IP Right Cessation
- 1997-09-05 GB GB9718927A patent/GB2322951B/en not_active Expired - Lifetime
- 1997-09-12 TW TW086113255A patent/TW344820B/zh not_active IP Right Cessation
- 1997-09-13 DE DE19740329A patent/DE19740329B4/de not_active Expired - Lifetime
-
1998
- 1998-03-04 JP JP05209698A patent/JP3948580B2/ja not_active Expired - Lifetime
- 1998-03-05 US US09/035,678 patent/US6026045A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328910B1 (ko) * | 1998-12-25 | 2002-03-20 | 포만 제프리 엘 | Ｓｄｒａｍ 및 ｓｄｒａｍ의 데이타 억세스 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6026045A (en) | 2000-02-15 |
| GB2322951B (en) | 2001-07-25 |
| DE19740329B4 (de) | 2010-01-21 |
| DE19740329A1 (de) | 1998-09-10 |
| KR100230412B1 (ko) | 1999-11-15 |
| JP3948580B2 (ja) | 2007-07-25 |
| KR19980072847A (ko) | 1998-11-05 |
| GB9718927D0 (en) | 1997-11-12 |
| GB2322951A (en) | 1998-09-09 |
| TW344820B (en) | 1998-11-11 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050307 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050607 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060517 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060522 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060815 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070319 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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