JP3979950B2 - プリチャージ動作を開始するための方法および集積回路装置 - Google Patents

Description

【０００１】
【関連出願の相互参照】
この発明は、この発明の譲受人であるユナイテッド・メモリーズ・インコーポレーテッド（United Memories, Inc.：米国コロラド（Colorado）州、コロラドスプリングス(Colorado Springs)）とソニー株式会社（Sony Corporation：日本、東京）とに譲渡された、２００２年２月１１日出願の同時係属中の米国特許出願第１０／０７４，３７５号である「集積回路メモリ用予測リフレッシュ」（"Look-Ahead Refresh For an Integrated Circuit Memory"）の一部継続出願であり、その開示をここに特に引用により援用する。
【０００２】
【発明の背景】
この発明は一般に、集積回路記憶装置および混載メモリアレイを組込んだそれらの装置の分野に関する。より特定的には、この発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ＤＲＡＭ（ＳＤＲＡＭ）、特殊ＤＲＡＭ、および混載ＤＲＡＭならびにＳＤＲＡＭ集積回路（ＩＣ）装置に対して、特定のユーティリティの予測リフレッシュを用いた、リフレッシュに起動されるプリチャージ手法に関する。
【０００３】
より高速のプロセッサを支援するため、ＤＲＡＭの性能を高めることは、長い間、メモリ設計の目標であった。ＤＲＡＭの性能を高める１つの方法は、メモリバスを横断する「読出」および「書込」データレートを速くすることである。ＳＤＲＡＭのアクセスタイムとバーストデータレートとは、製造プロセスの「シュリンク」と改良された相互接続技術とにより、絶えず改良されている。また、改良されたコマンドバスの利用が、あるメモリ動作を実行するために必要な命令の数を減らすことによって達成されてきた。一般に、メモリコマンドの実行に必要なコマンドサイクルが少ないほど、メモリデータを転送するために次に利用できるバスサイクルが多くなる。
【０００４】
今まで、ＳＤＲＡＭ装置および混載アレイにアクセスするのに必要なコマンドサイクルの数を最小限に抑えるために、いくつかのアプローチが用いられてきた。１つの例は、単一の「読出」または「書込」コマンドの実行を利用して複数の連続したワードへ読出または書込をおこなう「バーストアクセス」の使用である。ＳＤＲＡＭにアクセスするために必要なコマンドサイクルの数を減らすもう１つの手法は、動作の「オートプリチャージ」モードの使用である。オートプリチャージは、「プリチャージ」動作が、外部の「プリチャージ」コマンドのアサートを必要とせずに、予め定められた数のバースト「読出」または「書込」サイクルの終わりに自動的に起こる、プログラム可能なモードである。同様に、ＳＤＲＡＭにおける「リフレッシュ」コマンドの実行により、装置は「リフレッシュ」動作の終わりに自動的にプリチャージするようになる。
【０００５】
「リフレッシュ」または「アクティブ」コマンドは、集積回路メモリにおいて任意のクロックサイクルで起こることが可能で、実行されているサイクルの種類の内部（オンチップ）検出を必要とする。この検出プロセスは、装置内の行アドレス経路を遅くする。オンチップリフレッシュ回路は、ここ数十年の間、ＤＲＡＭ設計に取入れられてきた。導入当初は、外部から供給された正規の行アドレスの代わりに内部で生成されたアドレスを用いてリフレッシュ動作を実行するようＤＲＡＭに知らせるために、別個のリフレッシュピンが用いられた。その後、／ＲＡＳの前に／ＣＡＳを入力するコマンド（ＲＡＳ＝行アドレスストローブ、ＣＡＳ＝列アドレスストローブ）が、オンチップリフレッシュサイクルをイネーブルにするために用いられた。／ＣＡＳが「ハイ」で／ＲＡＳが「ロー」になった場合、／ＲＡＳが「ロー」になったときに供給された外部アドレスを用いて、正規の行選択が行なわれた。しかし、／ＲＡＳが「ロー」になったときに／ＣＡＳが「ロー」であった場合には、リフレッシュ動作は内部で生成されたリフレッシュアドレスを用いて実行された。
【０００６】
従来のＳＤＲＡＭは現在、オートリフレッシュとセルフリフレッシュという２つの異なる種類のリフレッシュ動作を支援している。オートリフレッシュは、ＤＲＡＭの入力クロック信号の立上がりでサンプリングされる／ＣＳ（チップセレクト）、／ＲＡＳ、および／ＣＡＳが「ロー」で、／ＷＥ（書込イネーブル）が「ハイ」のとき認識される、ある特定のコマンド命令を用いる。セルフリフレッシュコマンドはオートリフレッシュと同様であるが、パワーダウンモードに入ると同時に起こる。セルフリフレッシュ動作では、装置は周期的にリフレッシュサイクル（セルフタイミングを取っている）を実行して、パワーダウンモードの間、記憶されたデータの保全性を維持する。
【０００７】
かつては、上述の方法を用いてオンチップリフレッシュ手法を取入れることは、装置の性能にほとんど影響を与えなかった。しかし、ＤＲＡＭおよびＳＤＲＡＭの動作周波数が増加するにつれ、従来の方法を用いたオンチップリフレッシュを含むことは、行アクセス性能に影響を及ぼすようになった。現在の方法では、アクティブコマンドが実行され得る任意のサイクルの間、装置がその前にアイドルであったなら（プリチャージ状態であったなら）、リフレッシュコマンドがその代わりに実行可能である。このため、現在の命令が「アクティブ」コマンドか「リフレッシュ」コマンドかによって、オンチップ回路は、適切なアドレスが選択される間、行選択を控えなければならない。大抵の場合、このプロセスは複雑であり、コマンドアドレスラッチを用いて、外部から供給される行アドレスか内部で生成されたリフレッシュアドレスカウンタからのアドレスのいずれか一方を、コマンドに応じて保持する。クロックレートが速くなるにつれ、行選択がイネーブル可能となる前にどちらのアドレスを用いるかを選択することによる動作時間のペナルティは、行選択時間の大部分を占めるようになる。
【０００８】
さらに、従来のＤＲＡＭベースのメモリ技術では、「リフレッシュ」コマンドの発行前に、開いたメモリバンクを閉じなければならない。リフレッシュコマンドを発行する前に開いたバンクを確実に閉じておく（またはプリチャージしておく）ため、これらのバンクを、「プリチャージオール」を用いて個々の「プリチャージ」コマンドを開いたバンクへ発行することによって、または「読出」もしくは「書込」サイクル用に「オートプリチャージ」コマンドを発行することによって、閉じる必要がある。
【０００９】
【発明の概要】
予測リフレッシュを用いた、リフレッシュに起動されるプリチャージ手法は、内部「リフレッシュ」動作の実際の開始が外部「リフレッシュ」コマンドの実行から少なくとも１クロックサイクル分遅れることを利用することにより、「リフレッシュ」コマンドを実行する前にダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイのバンクを閉じる必要をなくす。この手法は、「リフレッシュ」コマンドを発行してＤＲＡＭアレイ内のすべてのバンクをプリチャージさせることにより実施される。このプリチャージは、内部「リフレッシュ」動作がＮサイクル遅れる（Ｎ＝１またはそれ以上のクロックサイクル）前に起こる。
【００１０】
したがって、さもなければ消耗される命令バスのバンド幅を解放し、すべてのバンクがオンチップリフレッシュ動作の開始前にプリチャージされている（アイドルである；必要条件）ことを保証する「リフレッシュ」コマンドを実行する前に、特定の「プリチャージ」コマンドを実行して開いたバンクをすべて閉じる必要がなくなる。このように、すべてのバンクをプリチャージするための要件は自動的に満たされ、関連するコントローラ設計をこれに付随して簡略化することも可能である。
【００１１】
特にここで開示されているのは、ダイナミックランダムアクセスメモリアレイの少なくとも１つのバンクにプリチャージ動作を開始するための方法および手段である。この方法は、リフレッシュコマンドをメモリアレイに供給するステップと、リフレッシュコマンドに応答してメモリアレイバンクをほぼ同時にプリチャージするステップと、リフレッシュコマンドを供給するステップの少なくとも１クロックサイクル後にメモリバンクにリフレッシュ動作を開始するステップとを含む。
【００１２】
同じくここに開示されているのは、ダイナミックランダムアクセスメモリアレイを含む集積回路装置であって、それは、リフレッシュコマンド信号を受取るためのリフレッシュコマンド入力と、リフレッシュコマンド信号を受取るために結合され、それに応答してメモリアレイの少なくとも一部においてリフレッシュ動作を開始するための制御論理とを含む。制御論理は、リフレッシュコマンド信号を受取るとほぼ同時にメモリアレイの少なくとも１つのバンクにプリチャージ動作を開始するためにさらに動作する。
【００１３】
以下の好ましい実施例の説明を添付図面とともに参照することにより、この発明の前述およびその他の特徴ならびに目的とそれらを達成する方法とがより明らかとなり、この発明自体が最もよく理解されるであろう。
【００１４】
【代表的な実施例の説明】
図１を参照すると、ＤＲＡＭチップ、または混載メモリを組込んだ集積回路装置などの典型的な集積回路メモリ１０の高レベル機能ブロック図は、２つの一致するメモリアレイ部１２および１６と、関連する行制御回路１４とを含み、行制御回路１４は、／ＲＡＳ入力、／ＣＡＳ入力、／ＷＥ入力、および／ＣＳ入力を有する命令デコーダ２２と、次に行プリデコーダ２６に結合されるＲＡ（行アドレス）入力を含む行制御論理ブロック２４とを含む。命令デコーダ２２および行プリデコーダ２６の出力は、アレイ部１２および１６に結合されている。行プリデコーダ２６は外部から加えられたアドレスを「プリデコード」し、それは次に行デコーダ２０によって完全にデコードされる。メモリアレイ部１２および１６の各々は、いくつかのメモリアレイ１８（この図では４つ示されているが、どんな数でも所望通りに提供可能である）、関連する共用センスアンプブロック２８、および端部センスアンプブロック３０を含む。なお、メモリ１０は集積回路メモリの簡略化された典型例として示されているだけであり、したがって数多くの典型的な機能ブロックは示されていない。また、メモリのアーキテクチャおよびレイアウトは望ましい場合には変更可能であり、以下により詳細に説明するこの発明の行アドレスバッファ回路を依然として使用する。
【００１５】
さらに図２を参照すると、前図のメモリ１０の行アドレスバッファ回路の「アクティブ」および「リフレッシュ」動作に関連する簡略化されたタイミング図が示されている。ソース（外部アドレス）が判断可能となるまで、行選択回路をイネーブルにすることを遅らせなければならない。なお、図を簡略化するため、「読出」および「書込」コマンドは省略されている。「プリチャージ」コマンドは、メモリアレイの選択された行およびバンクをプリチャージする。同様に、ソース（リフレッシュカウンタからの内部アドレス）が判断可能となるまで、行選択回路をイネーブルにすることを再度遅らせなければならない。
【００１６】
さらに図３を参照すると、前述の米国特許出願第１０／０７４，３７５号の開示に従った行アドレスバッファ回路の「アクティブ」および「リフレッシュ」動作に関連する簡略化されたタイミング図が示されている。まず、図５から図７を用いて、このような行アドレスバッファ回路を説明する。ここで図５を参照して、ブロック図は図１の集積回路メモリ１０の行制御回路構成のさらなる詳細に相当する。パッドバッファおよびクロックドライバブロック３２はＣＬＫＰＤ（クロックパッド）信号を受け、ＭＣＬＫ（マスタクロック）信号を生成する。パッドバッファおよび半サイクルラッチブロック３４はＭＣＬＫ信号およびＲＡＰＤ（行アドレスパッド入力）信号を受け、ＲＡＩＮ（行アドレス入力）信号を生成する。リフレッシュアドレスカウンタブロック３６は、ＭＣＬＫ信号と、ＲＥＦＢ（相補リフレッシュコマンド）およびＰＲＥＢ（相補プリチャージコマンド）信号と、ＲＥＦＡＤＲ（リフレッシュアドレス）信号を生成するための出力とを受ける。パッドバッファおよび半サイクルラッチブロック３８は、ＭＣＬＫ信号ならびに／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳ信号を含むＣＯＮＴＲＯＬ信号を受け、ＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号を生成する。命令デコーダ２２はＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号ならびにＭＣＬＫ信号を受け、ＲＥＦＢ、ＰＲＥＢ、ＡＣＴＢ（相補アクティブコマンド）およびＷＲＩＴＥＢ（相補書込コマンド）、ＲＥＡＤＢ（相補読出コマンド）制御信号を生成する。行アドレスマルチプレクサおよびラッチブロック４０は、ＭＣＬＫ、ＲＡＩＮ、ＲＥＦＡＤＲ、ＡＣＴＢおよびＲＥＦＢ信号を受け、ＬＲＡ（ラッチされた行アドレス）信号を生成する。アドレスマルチプレクサは、順次のバーストアクセスのためのバーストカウンタをしばしば含む。図面を簡略化するため、バーストカウンタは図５には図示されない。
【００１７】
パッドバッファ回路３４′はラッチ回路部分を含まず、行アドレスマルチプレクサおよびラッチ回路４０′は以下にさらに詳細に説明される構成を有する。
【００１８】
ここで図６を参照して、図１の集積回路メモリ１０の行制御回路構成の一部を形成する、行アドレスバッファおよびラッチ回路の回路図が示される。ラッチ部分は、ＰチャネルトランジスタＭ３およびＭ４、ＮチャネルトランジスタＭ５およびＭ６ならびにラッチされた行アドレス信号ＬＲＡおよびラッチされた相補行アドレス信号ＬＲＡＢを生成するためのインバータＵ１２およびＵ３を含む。第１のトランスミッションゲートはトランジスタＭ７およびＭ８ならびにインバータＵ８を含む。トランスミッションゲートの入力は、インバータＵ１０の出力を介して受けられる相補ＲＡＩＮ（行アドレス入力）信号に結合される。トランジスタＭ７およびＭ８のゲート制御ノードは、マスタクロックＭＣＬＫおよびリフレッシュクロックＲＥＦＣＬＫ信号を受けるＮＯＲゲートＵ９が生成するＲＡＥＮおよびＲＡＥＮＢ信号によって制御される。同様に、第２のトランスミッションゲートはトランジスタＭ９およびＭ１０ならびにインバータＵ７を含む。トランスミッションゲートの入力は、インバータＵ４の出力を介して受けられる相補ＲＥＦＡＤＲ信号に結合される。トランジスタＭ９およびＭ１０のゲート制御ノードは、リフレッシュクロックＲＥＦＣＬＫ信号を受けるインバータＵ５が生成するＲＥＦＥＮおよびＲＥＦＥＮＢ信号によって制御される。
【００１９】
図６では、２つのトランスミッションゲートＭ７／Ｍ８およびＭ９／Ｍ１０はそれぞれＲＡＥＮおよびＲＥＦＥＮ信号によって制御されるが、これらの信号の両者ともＲＥＦＣＬＫ信号から導出されるものであり、独立して生成された信号ではないことに留意することが重要である。図６に記載の回路は、さらなるクロックサイクルの介入遅延なく、外部で生成されたアドレスが行プリデコーダにわたってリップルを生じるのを許す。
【００２０】
ここで図７を参照して、簡略化された概略図が、図６に示された行アドレスバッファ回路の本質的な機能を示す。第１の信号経路で、入力信号バッファ４９はトランスミッションゲート５６に信号を与える。トランスミッションゲートは、インバータ６４によって反転されたＲＥＦＥＮ信号である、ノード５５のＲＥＦＥＮＢ信号によって制御される。第２の信号経路で、リフレッシュカウンタ５０は、同様にノード５４のＲＥＦＥＮリフレッシュイネーブル信号によって制御されるトランスミッションゲート５８に信号を与える。トランスミッションゲート５６および５８の出力は、相互に結合されたインバータ６０および６２によってともに結合されかつラッチされる。次にラッチ出力は、さらなる行制御回路構成、特に前のような行プリデコーダに送達される。
【００２１】
したがって、第１の信号経路では外部アドレスはもはやラッチされず、２つのトランスミッションゲート５６および５８は別個に制御されず、両者とも予測ＲＥＦＥＮ信号で制御される。このように、ＲＥＦＥＮＢ信号がトランスミッションゲート５６に存在すれば、行プリデコーダにわたって外部アドレスにリップルを生じさせることができる。
【００２２】
再び図３を参照して、このような行アドレスバッファ回路のタイミング図では、行アクティブコマンドは、行アドレスのソースを判断するのを待たなくてもよい。図２と同様に、タイミング図を簡略化するために「読出」および「書込」コマンドは省略されており、「プリチャージ」コマンドはメモリアレイの選択された行およびバンクをプリチャージする。リフレッシュコマンドは１クロックサイクル分遅れる。したがって、アドレスのソースが内部か外部かを判断するために待つ必要がないため、リフレッシュサイクルはクロックの直後に開始可能である。
【００２３】
さらに図４を参照すると、この発明の開示に従った予測リフレッシュを用いたダイナミックランダムアクセスメモリアレイ用のリフレッシュに起動されるプリチャージ手法の簡略化されたタイミング図が示されている。図示されているように、メモリアレイのすべてのバンクは、外部「リフレッシュ」コマンドの実行とほぼ同時にプリチャージされてもよい。リフレッシュ動作の開始は、Ｎ＝１の場合には１クロックサイクル後（結果として１クロックサイクル分のｔ_RPが生じる）、Ｎ＞１の場合にはその他の数のクロックサイクル後（時間ｔ_RPに相当する）に起こる。
【００２４】
前述の図３に図示された手法に関しては、「リフレッシュ」の内部実行の前にすべての「アクティブ」バンクはプリチャージされている（アイドルモードである）べきであると考えられていた。外部「リフレッシュ」コマンドが実行された後１クロックサイクル経つまで内部「リフレッシュ」動作は始まらないため、図３等に開示された予測リフレッシュの定義によって、「プリチャージ」コマンドは、図４に示されるように外部「リフレッシュ」コマンドと同時に実行することができる。複数のバンクが開いている場合、（「プリチャージオール」コマンドが利用できないと仮定すると）「リフレッシュ」コマンドと同時にプリチャージされる１つのバンクを除くすべてのバンクは、それより前のクロックサイクル中にプリチャージされていなければならない。
【００２５】
本発明の手法によれば、前図に図示された予測リフレッシュの機能性は、「プリチャージ」コマンドを個別のアクティブバンクに実行する必要なく、またはもし利用可能であるなら「プリチャージオール」コマンドを実行する必要なく、「リフレッシュ」コマンドが外部から実行されるとすべてのアクティブバンクをプリチャージすることによって高まる。なお、プリチャージとリフレッシュコマンド開始とを同時におこなうことは、コマンド構成によりそれが可能な場合のみ可能である。本発明の使用によって、標準ＳＤＲＡＭは、「リフレッシュ」に入る前に「プリチャージ」コマンドを実行する必要がなくなる。
【００２６】
以上、この発明の原理がここに開示された手法の特定の用途とともに説明されたが、前述の説明は例を挙げるためのみになされたものであって、この発明の範囲に対する限定としてなされてはいないことが、はっきりと理解されるべきである。特に、前述の開示の教示が、当該技術分野の熟練者にその他の変更を示唆するであろうということが認識される。そのような変更は、既に公知であって既にここに述べた特徴の代わりにまたは特徴に加えて用いられるかもしれないその他の特徴を伴ってもよい。特徴の特定の組合せに対して特許請求の範囲がこの明細書に策定されているが、ここに開示の範囲は、明示的または暗示的に開示されたいかなる新規の特徴もしくはいかなる新規の特徴の組合せ、または当該技術分野の熟練者には明確な、そのいかなる一般化もしくは変更をも含み、これは、そのようなことがいずれかの請求項に目下記載されているものと同じ発明に関連するしないにかかわらず、それが、この発明の直面するものと同じ技術的問題のいくつかまたはすべてを緩和するしないにかかわらず、当てはまることが理解されるべきである。出願人はここに、この出願またはそこから派生するあらゆるさらなる出願の出願手続中に、そのような特徴および／またはそのような特徴の組合せに対し、新しい請求項を策定する権利を保有する。
【図面の簡単な説明】
【図１】 ２つのメモリアレイ部と、命令デコーダ、行制御論理ブロック、および行プリデコーダを含む関連する行制御回路とを含む、典型的な集積回路メモリの高レベル機能ブロック図である。
【図２】 先行技術のＤＲＡＭベースの記憶装置の行アドレスバッファ回路の動作に関連する簡略化されたタイミング図である。
【図３】 前述の特許出願において開示され記載された、予測リフレッシュ手法を用いた行アドレスバッファ回路の動作に関連する簡略化されたタイミング図である。
【図４】 この発明の開示に従った予測リフレッシュを用いたダイナミックランダムアクセスメモリアレイ用のリフレッシュに起動されるプリチャージ手法の簡略化されたタイミング図である。
【図５】 図１の集積回路メモリの行制御回路構成のさらなる詳細を示す、この発明に従うブロック図である。
【図６】 図１の集積回路メモリの行制御回路構成の一部を形成する、この発明に従う行アドレスバッファ回路の回路図である。
【図７】 図６に示される行アドレスバッファ回路の本質的な機能性を示す簡略化された概略図である。
【符号の説明】
１０ 集積回路メモリ、１２ メモリアレイ部、１４ 行制御回路、１６ メモリアレイ部、１８ メモリアレイ、２０ 行デコーダ、２２ 命令デコーダ、２４ 行制御論理ブロック、２６ 行プリデコーダ。

Claims (4)

1. ダイナミックランダムアクセスメモリの少なくとも１つのバンクにプリチャージ動作を開始するための方法であって、
   読出または書込動作の完了後に、ルックアヘッドリフレッシュコマンドを前記メモリに供給するステップと、
   前記ルックアヘッドリフレッシュコマンドに応答して、前記メモリの前記少なくとも１つのバンクをＮクロックサイクルのプリチャージ期間にプリチャージするステップと、
   前記ルックアヘッドリフレッシュコマンドの供給のＮクロックサイクル後に、前記メモリの前記少なくとも１つのバンクのリフレッシュ動作を開始するステップとを含む、プリチャージ動作を開始するための方法。
2. 前記ルックアヘッドリフレッシュコマンドを供給する前記ステップは、列アドレスストローブ信号と、行アドレスストローブ信号と、チップセレクト信号とを前記ダイナミックランダムアクセスメモリに同時にアサートするステップを含む、請求項１に記載の方法。
3. 組込まれたダイナミックランダムアクセスメモリを含む集積回路装置であって、
   読出または書込動作の完了後に、ルックアヘッドリフレッシュコマンドを前記メモリに供給するための手段と、
   前記ルックアヘッドリフレッシュコマンドに応答して、前記メモリの少なくとも１つのバンクをＮクロックサイクルのプリチャージ期間にプリチャージするための手段と、
   前記ルックアヘッドリフレッシュコマンドの供給のＮクロックサイクル後に、前記メモリの前記少なくとも１つのバンクのリフレッシュ動作を開始するための手段とを備える、集積回路装置。
4. 前記ルックアヘッドリフレッシュコマンドを前記メモリに供給するための前記手段は、列アドレスストローブ信号と、行アドレスストローブ信号と、チップセレクト信号とを前記ダイナミックランダムアクセスメモリに同時にアサートするための手
   段を含む、請求項３に記載の集積回路装置。

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