JPH10208471A - 並列ｄｒａｍ操作を可能にするキャッシュ・シンクロナスｄｒａｍアーキテクチャ - Google Patents
並列ｄｒａｍ操作を可能にするキャッシュ・シンクロナスｄｒａｍアーキテクチャInfo
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- JPH10208471A JPH10208471A JP9280391A JP28039197A JPH10208471A JP H10208471 A JPH10208471 A JP H10208471A JP 9280391 A JP9280391 A JP 9280391A JP 28039197 A JP28039197 A JP 28039197A JP H10208471 A JPH10208471 A JP H10208471A
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Abstract
(57)【要約】 （修正有）
【課題】 メモリの待ち時間を短縮し、同じメモリ・バ
ンクでの同時操作を行うことができるようにしてＳＤＲ
ＡＭのパフォーマンスを向上させる。 【解決手段】 多重バンク・アーキテクチャを有するキ
ャッシュ・シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）装置において、センス増
幅器１０６Ａによってラッチされたデータの行は、ラン
ダムにアドレス可能な行レジスタ１０２Ａに格納され
る。選択論理ゲート手段が、実行するキャッシュＳＤＲ
ＡＭの特定の同期メモリ操作に従ってデータの行を選択
的に行レジスタにゲート入力する。書込み操作中にキャ
ッシュＳＤＲＡＭに入力されるデータは、センス増幅器
によって受け取られ、メモリ・バンク・アレイに書き込
まれる。読出しコマンド中にキャッシュＳＤＲＡＭから
出力されるデータは行レジスタからのみ読み出される。
ンクでの同時操作を行うことができるようにしてＳＤＲ
ＡＭのパフォーマンスを向上させる。 【解決手段】 多重バンク・アーキテクチャを有するキ
ャッシュ・シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）装置において、センス増
幅器１０６Ａによってラッチされたデータの行は、ラン
ダムにアドレス可能な行レジスタ１０２Ａに格納され
る。選択論理ゲート手段が、実行するキャッシュＳＤＲ
ＡＭの特定の同期メモリ操作に従ってデータの行を選択
的に行レジスタにゲート入力する。書込み操作中にキャ
ッシュＳＤＲＡＭに入力されるデータは、センス増幅器
によって受け取られ、メモリ・バンク・アレイに書き込
まれる。読出しコマンド中にキャッシュＳＤＲＡＭから
出力されるデータは行レジスタからのみ読み出される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはシンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）装置に関し、具体的にはキャッシュＳＤＲＡ
Ｍに係わる。
ナス・ダイナミック・ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）装置に関し、具体的にはキャッシュＳＤＲＡ
Ｍに係わる。
【０００２】
【従来の技術】図１及び図２を参照すると、標準ＳＤＲ
ＡＭ、特に２Ｍビット×４入出力×２バンクＳＤＲＡＭ
が図示されている。ＳＤＲＡＭの他の構成（たとえば１
Ｍビット×８入出力×２バンク、５１２Ｍビット×１６
入出力×２バンクなど）も知られている。典型的なＳＤ
ＲＡＭ１０は、アドレス・バッファ１２と、第１および
第２のメモリ・バンク（１４Ａ、１４Ｂ）と、対応する
行デコーダ（１６Ａ、１６Ｂ）と、列デコーダ（１８
Ａ、１８Ｂ）と、センス増幅器（２０Ａ、２０Ｂ）と、
データ・ラッチ（２２Ａ、２２Ｂ）とを備える。データ
入出力バッファ２４が、メモリ・アレイ（すなわちアレ
イ１４Ａまたは１４Ｂ）に書き込まれるデータを受け取
り、メモリ・アレイ（すなわちアレイ１４Ａまたは１４
Ｂ）から読み出されたデータを出力する。
ＡＭ、特に２Ｍビット×４入出力×２バンクＳＤＲＡＭ
が図示されている。ＳＤＲＡＭの他の構成（たとえば１
Ｍビット×８入出力×２バンク、５１２Ｍビット×１６
入出力×２バンクなど）も知られている。典型的なＳＤ
ＲＡＭ１０は、アドレス・バッファ１２と、第１および
第２のメモリ・バンク（１４Ａ、１４Ｂ）と、対応する
行デコーダ（１６Ａ、１６Ｂ）と、列デコーダ（１８
Ａ、１８Ｂ）と、センス増幅器（２０Ａ、２０Ｂ）と、
データ・ラッチ（２２Ａ、２２Ｂ）とを備える。データ
入出力バッファ２４が、メモリ・アレイ（すなわちアレ
イ１４Ａまたは１４Ｂ）に書き込まれるデータを受け取
り、メモリ・アレイ（すなわちアレイ１４Ａまたは１４
Ｂ）から読み出されたデータを出力する。
【０００３】外部供給システム・クロック（ＣＬＫ）信
号がクロック・バッファ２６（ＣＬＫバッファ）に入力
される。このＣＬＫ信号はＳＤＲＡＭ１０の様々な機能
ブロックにシステム・タイミングを与える。ＳＲＡＭ１
０の入力はＣＬＫ信号の立上り端でサンプリングされ
る。外部供給クロック・イネーブル信号（ＣＫＥ）がク
ロック・イネーブル・バッファ２８（ＣＫＥバッファ）
に入力される。ＣＫＥバッファ２８は、ＣＬＫバッファ
２６と自己リフレッシュ・クロック３０とにイネーブル
出力信号を供給する。ＣＫＥは、高レベル状態のときに
ＣＬＫ信号をアクティブ状態にし、低レベルのときにＣ
ＬＫ信号をイナクティブにする。ＣＫＥ低はクロックを
イナクティブにすることによって電源遮断モード、中断
モード、または自己リフレッシュ・モードを開始する。
自己リフレッシュ・クロック３０と行アドレス・カウン
タ３２は標準方式で動作して自己リフレッシュ・モード
を実現する。
号がクロック・バッファ２６（ＣＬＫバッファ）に入力
される。このＣＬＫ信号はＳＤＲＡＭ１０の様々な機能
ブロックにシステム・タイミングを与える。ＳＲＡＭ１
０の入力はＣＬＫ信号の立上り端でサンプリングされ
る。外部供給クロック・イネーブル信号（ＣＫＥ）がク
ロック・イネーブル・バッファ２８（ＣＫＥバッファ）
に入力される。ＣＫＥバッファ２８は、ＣＬＫバッファ
２６と自己リフレッシュ・クロック３０とにイネーブル
出力信号を供給する。ＣＫＥは、高レベル状態のときに
ＣＬＫ信号をアクティブ状態にし、低レベルのときにＣ
ＬＫ信号をイナクティブにする。ＣＫＥ低はクロックを
イナクティブにすることによって電源遮断モード、中断
モード、または自己リフレッシュ・モードを開始する。
自己リフレッシュ・クロック３０と行アドレス・カウン
タ３２は標準方式で動作して自己リフレッシュ・モード
を実現する。
【０００４】アドレス・バッファ１２がアドレス入力Ａ
０からＡ１１を受け取り、アドレス・データ線３４を介
してコマンド・デコーダ３６と行デコーダ（１６Ａ、１
６Ｂ）と、列デコーダ（１８Ａ、１８Ｂ）と、順次制御
回路（３８Ａ、３８Ｂ）と、モード・レジスタ４０とに
情報を出力する。データ入出力バッファ２４は、ＤＱ０
〜ＤＱ３に対応する入出力データを供給する。
０からＡ１１を受け取り、アドレス・データ線３４を介
してコマンド・デコーダ３６と行デコーダ（１６Ａ、１
６Ｂ）と、列デコーダ（１８Ａ、１８Ｂ）と、順次制御
回路（３８Ａ、３８Ｂ）と、モード・レジスタ４０とに
情報を出力する。データ入出力バッファ２４は、ＤＱ０
〜ＤＱ３に対応する入出力データを供給する。
【０００５】コマンド・デコーダ３６は、受信した入力
信号に従って、ＳＤＲＡＭ１０の所望の操作を実行する
適切なコマンド信号を出力する。典型的なＳＤＲＡＭ操
作の例としては、読出し操作と書込み操作がある。読出
し操作中、ＳＤＲＡＭ１０は読出しコマンドを受け取る
とアドレス線で受け取ったアドレスによって指定された
特定の記憶場所からデータを読み出す。同様に、書込み
操作中、ＳＤＲＡＭは、データ入出力（Ｉ／Ｏ）線ＤＱ
０〜ＤＱ３で受け取ったデータをアドレス線で受け取っ
たアドレスによって指定された特定の記憶場所に書き込
む。ＳＤＲＡＭ操作に関連して、コマンド・デコーダ３
６はチップ選択（ＣＳ）、行アドレス・ストローブ（Ｒ
ＡＳ）、列アドレス・ストローブ（ＣＡＳ）、書込みイ
ネーブル（ＷＥ）、およびバンク選択（ＢＳ）の各入力
信号を含むバッファ入力信号を受け取る。コマンド・デ
コーダ３６は、第１の操作に従って行アドレス・カウン
タ３２に自己リフレッシュ操作を行うコマンド信号を供
給する。コマンド・デコーダ３６は、他の操作に従って
所望の同期メモリ操作の実行に応じてモード・レジスタ
４０、各メモリ・バンク（１４Ａ、１４Ｂ）の行／列選
択ブロック（１６Ａ、１６Ｂ）、および各メモリ・バン
クの順次制御ブロック（３８Ａ、３８Ｂ）にコマンド信
号を供給する。この同期メモリ操作はクロックの立ち上
がりまたは立ち下がりでコマンド・デコーダによってデ
コードされた標準ＳＤＲＡＭコマンドに対応する。たと
えば、モード・レジスタ４０はそれぞれの順次制御ブロ
ック（３８Ａ、３８Ｂ）または各メモリ・バンク（１４
Ａ、１４Ｂ）に制御信号を供給する。各メモリ・バンク
の順次制御ブロックは、それぞれのメモリ・バンクに関
連づけられたそれぞれのデータ・ラッチを制御する。モ
ード・レジスタ４０は、図３に示すようにアドレス・バ
ッファ１２を介して、動作モードとＣＡＳ待ち時間と、
バースト・タイプ（ＢＴ）と、バースト長とをプログラ
ムする入力データを受け取る。各メモリ・バンク（１４
Ａ、１４Ｂ）の行／列選択（４２Ａ、４２Ｂ）は、それ
ぞれのメモリ・バンク（１４Ａ、１４Ｂ）に関連づけら
れたそれぞれの行デコーダ（１６Ａ、１６Ｂ）と列デコ
ーダ（１８Ａ、１８Ｂ）とを制御する。データ入出力バ
ッファ２４にはＳＤＲＡＭチップ１０のデータ入力また
はデータ出力を選択的に全部マスクしたりいずれもマス
クしなかったりするバッファ・データ・マスク入力線
（ＤＱＭ）が接続されている。図１及び図２に示すよう
なＳＤＲＡＭの読出し、書込み、リフレッシュ、および
その他の一般的な操作の特定の実施は当技術分野で周知
であり、本明細書では詳述しない。
信号に従って、ＳＤＲＡＭ１０の所望の操作を実行する
適切なコマンド信号を出力する。典型的なＳＤＲＡＭ操
作の例としては、読出し操作と書込み操作がある。読出
し操作中、ＳＤＲＡＭ１０は読出しコマンドを受け取る
とアドレス線で受け取ったアドレスによって指定された
特定の記憶場所からデータを読み出す。同様に、書込み
操作中、ＳＤＲＡＭは、データ入出力（Ｉ／Ｏ）線ＤＱ
０〜ＤＱ３で受け取ったデータをアドレス線で受け取っ
たアドレスによって指定された特定の記憶場所に書き込
む。ＳＤＲＡＭ操作に関連して、コマンド・デコーダ３
６はチップ選択（ＣＳ）、行アドレス・ストローブ（Ｒ
ＡＳ）、列アドレス・ストローブ（ＣＡＳ）、書込みイ
ネーブル（ＷＥ）、およびバンク選択（ＢＳ）の各入力
信号を含むバッファ入力信号を受け取る。コマンド・デ
コーダ３６は、第１の操作に従って行アドレス・カウン
タ３２に自己リフレッシュ操作を行うコマンド信号を供
給する。コマンド・デコーダ３６は、他の操作に従って
所望の同期メモリ操作の実行に応じてモード・レジスタ
４０、各メモリ・バンク（１４Ａ、１４Ｂ）の行／列選
択ブロック（１６Ａ、１６Ｂ）、および各メモリ・バン
クの順次制御ブロック（３８Ａ、３８Ｂ）にコマンド信
号を供給する。この同期メモリ操作はクロックの立ち上
がりまたは立ち下がりでコマンド・デコーダによってデ
コードされた標準ＳＤＲＡＭコマンドに対応する。たと
えば、モード・レジスタ４０はそれぞれの順次制御ブロ
ック（３８Ａ、３８Ｂ）または各メモリ・バンク（１４
Ａ、１４Ｂ）に制御信号を供給する。各メモリ・バンク
の順次制御ブロックは、それぞれのメモリ・バンクに関
連づけられたそれぞれのデータ・ラッチを制御する。モ
ード・レジスタ４０は、図３に示すようにアドレス・バ
ッファ１２を介して、動作モードとＣＡＳ待ち時間と、
バースト・タイプ（ＢＴ）と、バースト長とをプログラ
ムする入力データを受け取る。各メモリ・バンク（１４
Ａ、１４Ｂ）の行／列選択（４２Ａ、４２Ｂ）は、それ
ぞれのメモリ・バンク（１４Ａ、１４Ｂ）に関連づけら
れたそれぞれの行デコーダ（１６Ａ、１６Ｂ）と列デコ
ーダ（１８Ａ、１８Ｂ）とを制御する。データ入出力バ
ッファ２４にはＳＤＲＡＭチップ１０のデータ入力また
はデータ出力を選択的に全部マスクしたりいずれもマス
クしなかったりするバッファ・データ・マスク入力線
（ＤＱＭ）が接続されている。図１及び図２に示すよう
なＳＤＲＡＭの読出し、書込み、リフレッシュ、および
その他の一般的な操作の特定の実施は当技術分野で周知
であり、本明細書では詳述しない。
【０００６】前述のように、シンクロナスＤＲＡＭ製品
は当技術分野で周知である。ＳＤＲＡＭの業界標準（す
なわち電気的および機械的業界標準）が確立されてい
る。たとえば１６Ｍビット・シンクロナスＤＲＡＭ製品
の標準には、制御、アドレス、およびデータ入出力回路
のすべてが外部供給クロックの正のエッジと同期すると
いう要件が含まれる。さらに、アクセス操作の前には、
モード・レジスタ設定サイクル中にアドレス入力線Ａ０
〜Ａ９によって装置にＣＡＳ待ち時間と、バースト長
と、バースト・シーケンスとをプログラムしなければな
らない。
は当技術分野で周知である。ＳＤＲＡＭの業界標準（す
なわち電気的および機械的業界標準）が確立されてい
る。たとえば１６Ｍビット・シンクロナスＤＲＡＭ製品
の標準には、制御、アドレス、およびデータ入出力回路
のすべてが外部供給クロックの正のエッジと同期すると
いう要件が含まれる。さらに、アクセス操作の前には、
モード・レジスタ設定サイクル中にアドレス入力線Ａ０
〜Ａ９によって装置にＣＡＳ待ち時間と、バースト長
と、バースト・シーケンスとをプログラムしなければな
らない。
【０００７】標準シンクロナスＤＲＡＭはプログラム可
能性によって柔軟性を持たせ、非同期ＤＲＡＭでは達成
することができないより高いバースト・レートを実現す
るように設計されているが、残念ながら標準ＳＤＲＡＭ
はページ・ヒットまたはミスの初期待ち時間を改善しな
い。ページ・ヒットは読出しサイクル中にアクセスする
行がすでにセンス増幅器によってセンスされ、メモリ・
アレイまたはバンクが開いている場合に発生する。ペー
ジ・ミスは、読出しサイクル中にアクセスする行が現在
センス増幅器によってセンスされていない場合に発生
し、まずメモリ・バンクを閉じ、アクティベートし直
し、リフレッシュし、再び開かなければならない。さら
に、標準ＳＤＲＡＭはＤＲＡＭサイクル時間（ｔRC）と
ＤＲＡＭプリチャージ時間（ｔRP）によって生じる不利
を軽減しない。複数のメモリ・バンクの使用により、標
準ＳＤＲＡＭは、プリチャージ時間遅延とサイクル時間
遅延の一部を隠すためにユーザが両方のメモリ・バンク
に対する同時操作を行えるようにする。しかし、この機
能は、記憶するデータが順序立っていて、２つの開いた
バンクの間をＳＤＲＡＭが中断なしに行き来することが
できるように構成可能な場合にのみ有用である。現在の
マルチタスク・コンピュータ・オペレーティング・シス
テムではこれは手に負えない作業である。したがって標
準ＳＤＲＡＭは、たとえばメモリ帯域幅を十分に利用す
ることができないことや、すべてのメモリ・アクセスに
ついて望ましくないシステム待ち状態があることなど、
いくつかのパフォーマンス上の限界がある。
能性によって柔軟性を持たせ、非同期ＤＲＡＭでは達成
することができないより高いバースト・レートを実現す
るように設計されているが、残念ながら標準ＳＤＲＡＭ
はページ・ヒットまたはミスの初期待ち時間を改善しな
い。ページ・ヒットは読出しサイクル中にアクセスする
行がすでにセンス増幅器によってセンスされ、メモリ・
アレイまたはバンクが開いている場合に発生する。ペー
ジ・ミスは、読出しサイクル中にアクセスする行が現在
センス増幅器によってセンスされていない場合に発生
し、まずメモリ・バンクを閉じ、アクティベートし直
し、リフレッシュし、再び開かなければならない。さら
に、標準ＳＤＲＡＭはＤＲＡＭサイクル時間（ｔRC）と
ＤＲＡＭプリチャージ時間（ｔRP）によって生じる不利
を軽減しない。複数のメモリ・バンクの使用により、標
準ＳＤＲＡＭは、プリチャージ時間遅延とサイクル時間
遅延の一部を隠すためにユーザが両方のメモリ・バンク
に対する同時操作を行えるようにする。しかし、この機
能は、記憶するデータが順序立っていて、２つの開いた
バンクの間をＳＤＲＡＭが中断なしに行き来することが
できるように構成可能な場合にのみ有用である。現在の
マルチタスク・コンピュータ・オペレーティング・シス
テムではこれは手に負えない作業である。したがって標
準ＳＤＲＡＭは、たとえばメモリ帯域幅を十分に利用す
ることができないことや、すべてのメモリ・アクセスに
ついて望ましくないシステム待ち状態があることなど、
いくつかのパフォーマンス上の限界がある。
【０００８】
【発明が解決しようとする課題】本発明の目的は、メモ
リの待ち時間を短縮し、同じメモリ・バンクでの同時操
作を行うことができるようにすることによって、すなわ
ち多重バンク装置の単一のメモリ・バンクを使用するこ
とによって、標準ＳＤＲＡＭのパフォーマンスの問題を
解決することである。
リの待ち時間を短縮し、同じメモリ・バンクでの同時操
作を行うことができるようにすることによって、すなわ
ち多重バンク装置の単一のメモリ・バンクを使用するこ
とによって、標準ＳＤＲＡＭのパフォーマンスの問題を
解決することである。
【０００９】本発明の他の目的は、メモリ帯域幅を十分
に利用することができるようにし、すべてのメモリ・ア
クセスのシステム待ち状態をなくすことである。
に利用することができるようにし、すべてのメモリ・ア
クセスのシステム待ち状態をなくすことである。
【００１０】
【課題を解決するための手段】本発明によると、多重バ
ンク・アーキテクチャを有するキャッシュ・シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（キャ
ッシュＳＤＲＡＭ）装置が、シンクロナス・ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンク
と、ランダムにアドレス可能な行レジスタと、選択論理
ゲート手段とを備える。このＳＤＲＡＭは、メモリ・バ
ンク・アレイに結合され、メモリ・バンク・アレイ内の
データの行を選択する行デコーダと、ビット線を介して
メモリ・バンク・アレイに結合され、行デコーダによっ
て選択されたデータの行をラッチするセンス増幅器と、
データの行の所望の列を選択する同期列選択手段とを備
える。行レジスタにはセンス増幅器によってラッチされ
たデータの行が格納される。選択論理ゲート手段は、セ
ンス増幅器と行レジスタとの間に配置され、実行するキ
ャッシュＳＤＲＡＭの特定の同期メモリ操作に従って、
ビット線上にあるデータの行を行レジスタにゲート入力
する。書込み操作中にキャッシュＳＤＲＡＭに入力され
るデータはセンス増幅器が受け取り、メモリ・バンク・
アレイに書き込まれる。読出し操作中にＳＤＲＡＭから
出力されるデータは、行レジスタからのみ読み出され
る。行レジスタに入っているデータの行は、まずメモリ
・バンク・アレイから読み出され、次に特定の同期メモ
リ操作に従って選択的に行レジスタにゲート入力された
ものである。
ンク・アーキテクチャを有するキャッシュ・シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（キャ
ッシュＳＤＲＡＭ）装置が、シンクロナス・ダイナミッ
ク・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンク
と、ランダムにアドレス可能な行レジスタと、選択論理
ゲート手段とを備える。このＳＤＲＡＭは、メモリ・バ
ンク・アレイに結合され、メモリ・バンク・アレイ内の
データの行を選択する行デコーダと、ビット線を介して
メモリ・バンク・アレイに結合され、行デコーダによっ
て選択されたデータの行をラッチするセンス増幅器と、
データの行の所望の列を選択する同期列選択手段とを備
える。行レジスタにはセンス増幅器によってラッチされ
たデータの行が格納される。選択論理ゲート手段は、セ
ンス増幅器と行レジスタとの間に配置され、実行するキ
ャッシュＳＤＲＡＭの特定の同期メモリ操作に従って、
ビット線上にあるデータの行を行レジスタにゲート入力
する。書込み操作中にキャッシュＳＤＲＡＭに入力され
るデータはセンス増幅器が受け取り、メモリ・バンク・
アレイに書き込まれる。読出し操作中にＳＤＲＡＭから
出力されるデータは、行レジスタからのみ読み出され
る。行レジスタに入っているデータの行は、まずメモリ
・バンク・アレイから読み出され、次に特定の同期メモ
リ操作に従って選択的に行レジスタにゲート入力された
ものである。
【００１１】
【発明の実施の形態】本発明の上記およびその他の利点
は、以下に示す本発明を実行する最善の態様の詳細な説
明を読めばより明らかになろう。以下の説明では、添付
図面を参照するが、同様の参照番号を使用して様々な図
における同様の部分を識別する。
は、以下に示す本発明を実行する最善の態様の詳細な説
明を読めばより明らかになろう。以下の説明では、添付
図面を参照するが、同様の参照番号を使用して様々な図
における同様の部分を識別する。
【００１２】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）、より具体的にはシンクロナスＤＲＡＭ
は当技術分野で周知であるため、本発明について、特に
本発明の一部を形成する要素または本発明と直接協調動
作する要素について説明する。しかし、特に図示または
説明していないその他の要素は半導体メモリ技術の業者
には周知の様々な形態をとることができるものと理解さ
れたい。さらに、わかりやすいように、本発明について
１６ＭビットＳＤＲＡＭ（２Ｍビット×４入出力×２バ
ンク）に関して説明するが、その他のＳＤＲＡＭ密度、
構成、およびバンク数量も可能である。
リ（ＤＲＡＭ）、より具体的にはシンクロナスＤＲＡＭ
は当技術分野で周知であるため、本発明について、特に
本発明の一部を形成する要素または本発明と直接協調動
作する要素について説明する。しかし、特に図示または
説明していないその他の要素は半導体メモリ技術の業者
には周知の様々な形態をとることができるものと理解さ
れたい。さらに、わかりやすいように、本発明について
１６ＭビットＳＤＲＡＭ（２Ｍビット×４入出力×２バ
ンク）に関して説明するが、その他のＳＤＲＡＭ密度、
構成、およびバンク数量も可能である。
【００１３】図４を参照すると、本発明によるキャッシ
ュＳＤＲＡＭ１００のブロック図が図示されている。Ｓ
ＤＲＡＭ１００上の８Ｋビットの組込みキャッシュ１０
２が、各ＳＤＲＡＭバンク（１０４Ａ、１０４Ｂ）につ
いて４Ｋビットの組込みスタティック・ランダム・アク
セス・メモリ（行レジスタ）（１０２Ａ、１０２Ｂ）を
含む。以下の説明では「キャッシュ」と「組込み行レジ
スタ」と「スタティック・ランダム・アクセス・メモ
リ」という用語は同義に使用し、スタティック・ランダ
ム・アクセス・メモリを意味するものと解釈されたい。
さらに、以下の説明ではバンクＡ（１０４Ａ）およびそ
れに付随する行レジスタ１０２Ａについて言及するが、
その説明はバンクＢ（１０４Ｂ）およびそれに付随する
行レジスタ１０２Ｂにも等しく当てはまる。さらに、以
下の本発明の詳細な説明では、「ヒット」および「ミ
ス」という用語を使用するが、これらの用語は（以下で
詳述する）行レジスタに保持されるデータのページに適
用されるものである。「ヒット」は、アクセスする行が
すでに行レジスタ内にあり、したがってメモリ・バンク
・アレイの新しい行にアクセスする必要がない場合に起
こる。「ミス」は、アクセスする行が現在行レジスタ内
にある行ではない場合に起こる。書込みコマンドでの
「ミス」は行レジスタには影響しないのに対して、読出
しコマンドで「ミス」があると新しい行が行レジスタに
ロードされる。行レジスタの内容は、ＳＤＲＡＭアレイ
から最後によみとられた行と常に等しく、その間の期間
に書込みが行われた場合はその書込みによって修正され
た内容と等しい。
ュＳＤＲＡＭ１００のブロック図が図示されている。Ｓ
ＤＲＡＭ１００上の８Ｋビットの組込みキャッシュ１０
２が、各ＳＤＲＡＭバンク（１０４Ａ、１０４Ｂ）につ
いて４Ｋビットの組込みスタティック・ランダム・アク
セス・メモリ（行レジスタ）（１０２Ａ、１０２Ｂ）を
含む。以下の説明では「キャッシュ」と「組込み行レジ
スタ」と「スタティック・ランダム・アクセス・メモ
リ」という用語は同義に使用し、スタティック・ランダ
ム・アクセス・メモリを意味するものと解釈されたい。
さらに、以下の説明ではバンクＡ（１０４Ａ）およびそ
れに付随する行レジスタ１０２Ａについて言及するが、
その説明はバンクＢ（１０４Ｂ）およびそれに付随する
行レジスタ１０２Ｂにも等しく当てはまる。さらに、以
下の本発明の詳細な説明では、「ヒット」および「ミ
ス」という用語を使用するが、これらの用語は（以下で
詳述する）行レジスタに保持されるデータのページに適
用されるものである。「ヒット」は、アクセスする行が
すでに行レジスタ内にあり、したがってメモリ・バンク
・アレイの新しい行にアクセスする必要がない場合に起
こる。「ミス」は、アクセスする行が現在行レジスタ内
にある行ではない場合に起こる。書込みコマンドでの
「ミス」は行レジスタには影響しないのに対して、読出
しコマンドで「ミス」があると新しい行が行レジスタに
ロードされる。行レジスタの内容は、ＳＤＲＡＭアレイ
から最後によみとられた行と常に等しく、その間の期間
に書込みが行われた場合はその書込みによって修正され
た内容と等しい。
【００１４】ＳＤＲＡＭバンクＡの行がアクティベート
されると、それに関連づけられたセンス増幅器１０６Ａ
によって行データがラッチされ、キャッシュ１０２Ａに
直接には送られない。これによって、キャッシュ１０２
Ａの現行内容を変更することなくＳＤＲＡＭアレイ１０
４Ａをリフレッシュしたり、新しい行アクセスを開始し
たりすることができる。しかし、新しい行がアクティベ
ートされた後で読出しコマンドが発生した場合、その行
全体が自動的にキャッシュ１０２Ａに送られ、その後で
その特定のＣＡＳ待ち時間内にチップ１００から読み出
される。本発明によると、すべての読出しコマンドは、
以下で「書込み転送モード」と「非書込み転送」モード
とに言及しながら詳述するように、ＳＤＲＡＭアレイ
（１０４Ａ、１０４Ｂ）からＳＲＡＭキャッシュ（１０
２Ａ、１０２Ｂ）を介して同期的にデータを取り出し、
ＳＤＲＡＭアレイ（１０４Ａ、１０４Ｂ）に直接にはア
クセスしない。
されると、それに関連づけられたセンス増幅器１０６Ａ
によって行データがラッチされ、キャッシュ１０２Ａに
直接には送られない。これによって、キャッシュ１０２
Ａの現行内容を変更することなくＳＤＲＡＭアレイ１０
４Ａをリフレッシュしたり、新しい行アクセスを開始し
たりすることができる。しかし、新しい行がアクティベ
ートされた後で読出しコマンドが発生した場合、その行
全体が自動的にキャッシュ１０２Ａに送られ、その後で
その特定のＣＡＳ待ち時間内にチップ１００から読み出
される。本発明によると、すべての読出しコマンドは、
以下で「書込み転送モード」と「非書込み転送」モード
とに言及しながら詳述するように、ＳＤＲＡＭアレイ
（１０４Ａ、１０４Ｂ）からＳＲＡＭキャッシュ（１０
２Ａ、１０２Ｂ）を介して同期的にデータを取り出し、
ＳＤＲＡＭアレイ（１０４Ａ、１０４Ｂ）に直接にはア
クセスしない。
【００１５】本発明の一態様によると、このキャッシュ
ＳＤＲＡＭアーキテクチャは、メモリの待ち時間を減ら
すだけでなくＤＲＡＭメモリの同じバンクに対する並列
操作の実行を可能にすることによってもシステム・パフ
ォーマンスを向上させる。読出しでは常に本発明によっ
てキャッシュにアクセスし、書込みデータはバッファリ
ングされるため、このキャッシュＳＤＲＡＭはＳＲＡＭ
速度でランダムな列アクセスを行うことができる。
ＳＤＲＡＭアーキテクチャは、メモリの待ち時間を減ら
すだけでなくＤＲＡＭメモリの同じバンクに対する並列
操作の実行を可能にすることによってもシステム・パフ
ォーマンスを向上させる。読出しでは常に本発明によっ
てキャッシュにアクセスし、書込みデータはバッファリ
ングされるため、このキャッシュＳＤＲＡＭはＳＲＡＭ
速度でランダムな列アクセスを行うことができる。
【００１６】本発明のキャッシュＳＤＲＡＭは、行レジ
スタ（１０２Ａ、１０２Ｂ）を使用して同じバンク（そ
れぞれ１０４Ａ、１０４Ｂ）に対する並列操作を行うこ
とができる。この並列操作を行う能力によって、メモリ
のパフォーマンスが大幅に向上し、場合によってはメモ
リの帯域幅が実質的に標準ＳＤＲＡＭの２倍になる（図
１２、図１３参照）。
スタ（１０２Ａ、１０２Ｂ）を使用して同じバンク（そ
れぞれ１０４Ａ、１０４Ｂ）に対する並列操作を行うこ
とができる。この並列操作を行う能力によって、メモリ
のパフォーマンスが大幅に向上し、場合によってはメモ
リの帯域幅が実質的に標準ＳＤＲＡＭの２倍になる（図
１２、図１３参照）。
【００１７】図４および図５を参照すると、多重バンク
・アーキテクチャを有するキャッシュ・シンクロナス・
ダイナミック・ランダム・アクセス・メモリ（キャッシ
ュＳＤＲＡＭ）装置１０が、メモリ・バンク・アレイ１
０４Ａに結合され、メモリ・バンク・アレイ内のデータ
の行を選択する行デコーダ１１６Ａシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）
バンクを備えている。メモリ・バンク・アレイ１０４Ａ
には、行デコーダ１１６Ａによって選択されたデータの
行をラッチするセンス増幅器１２０Ａがビット線１１９
Ａを介して結合されている。データの行の所望の列を選
択する列デコーダ１１８Ａが備えられている。センス増
幅器１２０Ａによってラッチされたデータの行を格納す
る行レジスタ１０２Ａが備えられている。このＳＤＲＡ
Ｍの列デコーダ１１８Ａはさらに、行レジスタ１０２Ａ
に格納されているデータの行の所望の列を選択する。
・アーキテクチャを有するキャッシュ・シンクロナス・
ダイナミック・ランダム・アクセス・メモリ（キャッシ
ュＳＤＲＡＭ）装置１０が、メモリ・バンク・アレイ１
０４Ａに結合され、メモリ・バンク・アレイ内のデータ
の行を選択する行デコーダ１１６Ａシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）
バンクを備えている。メモリ・バンク・アレイ１０４Ａ
には、行デコーダ１１６Ａによって選択されたデータの
行をラッチするセンス増幅器１２０Ａがビット線１１９
Ａを介して結合されている。データの行の所望の列を選
択する列デコーダ１１８Ａが備えられている。センス増
幅器１２０Ａによってラッチされたデータの行を格納す
る行レジスタ１０２Ａが備えられている。このＳＤＲＡ
Ｍの列デコーダ１１８Ａはさらに、行レジスタ１０２Ａ
に格納されているデータの行の所望の列を選択する。
【００１８】センス増幅器１２０Ａと行レジスタ１０２
Ａとの間に配置され、実行するキャッシュＳＤＲＡＭ１
００の特定のメモリ操作に従ってビット線１２１Ａ上に
あるデータの行を選択的に前記行レジスタ１０２Ａにゲ
ート入力する選択論理ゲート手段が設けられている。選
択論理ゲート手段１２１Ａは、センス増幅器１２０Ａか
ら行レジスタ１０２Ａまでのデータの行の所望のゲート
を行う適切な論理回路を含む。書込み操作中にキャッシ
ュＳＤＲＡＭ１００に入力されるデータは、センス増幅
器１２０Ａが受け取り、メモリ・バンク・アレイ１０４
Ａに書き込まれる。さらに、読出し操作中にキャッシュ
ＳＤＲＡＭ１００から出力されるデータは行レジスタ１
０２Ａからのみ読み出される。行レジスタ１０２Ａ内に
入っているデータの行はまずメモリ・バンク・アレイ１
０４Ａからセンス増幅器１２０Ａに読み出され、それか
ら特定の同期メモリ操作に従って選択的に行レジスタ１
０２Ａにゲート入力されたものである。たとえば、行デ
コーダによって選択されたデータの行が行レジスタ１０
２Ａにゲート入力された後、メモリ・バンク・アレイ内
のデータの同じ行に影響を与える後続のメモリ操作（書
込み操作など）がさらに行われると、選択論理ゲート手
段１２１Ａはビット線上にある影響を受けたデータの行
を行レジスタ１０２Ａにゲート入力し、それによって行
データの整合性を維持する。
Ａとの間に配置され、実行するキャッシュＳＤＲＡＭ１
００の特定のメモリ操作に従ってビット線１２１Ａ上に
あるデータの行を選択的に前記行レジスタ１０２Ａにゲ
ート入力する選択論理ゲート手段が設けられている。選
択論理ゲート手段１２１Ａは、センス増幅器１２０Ａか
ら行レジスタ１０２Ａまでのデータの行の所望のゲート
を行う適切な論理回路を含む。書込み操作中にキャッシ
ュＳＤＲＡＭ１００に入力されるデータは、センス増幅
器１２０Ａが受け取り、メモリ・バンク・アレイ１０４
Ａに書き込まれる。さらに、読出し操作中にキャッシュ
ＳＤＲＡＭ１００から出力されるデータは行レジスタ１
０２Ａからのみ読み出される。行レジスタ１０２Ａ内に
入っているデータの行はまずメモリ・バンク・アレイ１
０４Ａからセンス増幅器１２０Ａに読み出され、それか
ら特定の同期メモリ操作に従って選択的に行レジスタ１
０２Ａにゲート入力されたものである。たとえば、行デ
コーダによって選択されたデータの行が行レジスタ１０
２Ａにゲート入力された後、メモリ・バンク・アレイ内
のデータの同じ行に影響を与える後続のメモリ操作（書
込み操作など）がさらに行われると、選択論理ゲート手
段１２１Ａはビット線上にある影響を受けたデータの行
を行レジスタ１０２Ａにゲート入力し、それによって行
データの整合性を維持する。
【００１９】上記に加えて、本発明のキャッシュＳＤＲ
ＡＭは、キャッシュＳＤＲＡＭ１００の入出力データを
受け取る入力線を有するデータ入出力（Ｉ／Ｏ）バッフ
ァ１２４を備える。データＩ／Ｏバッファ１２４と行レ
ジスタ１０２Ａの間には、行レジスタ１０２Ａから出力
されたデータをデータＩ／Ｏバッファ１２４にラッチす
るデータ・ラッチ１２２Ａが結合されている。データ・
ラッチ１２２ＡはさらにデータＩ／Ｏバッファ１２４と
センス増幅器１２０Ａとの間に結合されて、データＩ／
Ｏバッファ１２４からセンス増幅器１２０Ａに入力され
るデータをラッチする。キャッシュＳＤＲＡＭ１００、
具体的には行レジスタ１２０Ａから出力されるデータ
は、キャッシュＳＤＲＡＭ１００に供給される外部クロ
ック信号と同期した同期データである。
ＡＭは、キャッシュＳＤＲＡＭ１００の入出力データを
受け取る入力線を有するデータ入出力（Ｉ／Ｏ）バッフ
ァ１２４を備える。データＩ／Ｏバッファ１２４と行レ
ジスタ１０２Ａの間には、行レジスタ１０２Ａから出力
されたデータをデータＩ／Ｏバッファ１２４にラッチす
るデータ・ラッチ１２２Ａが結合されている。データ・
ラッチ１２２ＡはさらにデータＩ／Ｏバッファ１２４と
センス増幅器１２０Ａとの間に結合されて、データＩ／
Ｏバッファ１２４からセンス増幅器１２０Ａに入力され
るデータをラッチする。キャッシュＳＤＲＡＭ１００、
具体的には行レジスタ１２０Ａから出力されるデータ
は、キャッシュＳＤＲＡＭ１００に供給される外部クロ
ック信号と同期した同期データである。
【００２０】マイクロプロセッサやメモリ・コントロー
ラなどの制御手段（図示せず）を使用してキャッシュＳ
ＤＲＡＭ１００を制御し、行レジスタ１０２Ａ上と多重
バンク・アーキテクチャの同じバンク１０４Ａの対応す
るメモリ・バンク・アレイ上とで並列メモリ操作を行え
るようにすることができる。この制御手段は、キャッシ
ュＳＤＲＡＭ１００を制御して、行レジスタ１０２Ａに
対するバースト読出し操作と多重バンク・アーキテクチ
ャの同一バンクのメモリ・バンク・アレイ１０４Ａに対
するバンク・プリチャージ操作を並列して行えるように
することができる。あるいは、制御手段はキャッシュＳ
ＤＲＡＭ１００を制御して、行レジスタ１０２Ａに対す
るバースト読出し操作と多重バンク・アーキテクチャの
同一バンクの対応するメモリ・バンク・アレイ１０４Ａ
に対するバンク・アクティベート操作とを並列して行え
るようにすることができる。制御手段はさらにキャッシ
ュＳＤＲＡＭ１００を制御して行レジスタ１０２Ａに対
するバースト読出し操作と多重バンク・アーキテクチャ
の同一バンクの対応するメモリ・バンク・アレイ１０４
Ａに対するバンク・リフレッシュ操作とを並列して行え
るようにすることができる。
ラなどの制御手段（図示せず）を使用してキャッシュＳ
ＤＲＡＭ１００を制御し、行レジスタ１０２Ａ上と多重
バンク・アーキテクチャの同じバンク１０４Ａの対応す
るメモリ・バンク・アレイ上とで並列メモリ操作を行え
るようにすることができる。この制御手段は、キャッシ
ュＳＤＲＡＭ１００を制御して、行レジスタ１０２Ａに
対するバースト読出し操作と多重バンク・アーキテクチ
ャの同一バンクのメモリ・バンク・アレイ１０４Ａに対
するバンク・プリチャージ操作を並列して行えるように
することができる。あるいは、制御手段はキャッシュＳ
ＤＲＡＭ１００を制御して、行レジスタ１０２Ａに対す
るバースト読出し操作と多重バンク・アーキテクチャの
同一バンクの対応するメモリ・バンク・アレイ１０４Ａ
に対するバンク・アクティベート操作とを並列して行え
るようにすることができる。制御手段はさらにキャッシ
ュＳＤＲＡＭ１００を制御して行レジスタ１０２Ａに対
するバースト読出し操作と多重バンク・アーキテクチャ
の同一バンクの対応するメモリ・バンク・アレイ１０４
Ａに対するバンク・リフレッシュ操作とを並列して行え
るようにすることができる。
【００２１】本発明のキャッシュＳＤＲＡＭ１００はさ
らに、第２のメモリ・バンク・アレイに結合され、第２
のメモリ・バンク・アレイ内のデータの第２の行を選択
する第２の行デコーダと、第２のビット線を介して第２
のメモリ・バンク・アレイに結合され、第２の行デコー
ダによって選択されたデータの行をラッチする第２のセ
ンス増幅器と、データの行の所望の列を選択する第２の
列デコーダとを含む第２のシンクロナス・ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを
備える。第２のセンス増幅器によってラッチされたデー
タの行は第２のランダムにアドレス可能な行レジスタに
格納される。センス増幅器と統合された第２の選択論理
ゲート手段が第２のセンス増幅器と第２の行レジスタ１
０２Ｂとの間に配置され、実行するキャッシュＳＤＲＡ
Ｍの特定の操作に従って第２のビット線上にあるデータ
の行を選択的に行レジスタ１０２Ｂにゲート入力する。
書込み操作中にキャッシュＳＤＲＡＭ１００の第２のバ
ンクに入力されるデータは、第２のセンス増幅器１０６
Ｂが受け取り、第２のメモリ・バンク・アレイ１０４Ｂ
に書き込まれる。読出し操作中にキャッシュＳＤＲＡＭ
の第２のバンクから出力されるデータは、第２の行レジ
スタ１０２Ｂからのみ読み出され、第２の行レジスタ１
０２Ｂに入っているデータの行はまず第２のメモリ・バ
ンク・アレイ１０４Ｂから第２のセンス増幅器に読み出
され、それから特定の同期メモリ操作に従って選択的に
第２の行レジスタ１０２Ｂにゲート入力される。
らに、第２のメモリ・バンク・アレイに結合され、第２
のメモリ・バンク・アレイ内のデータの第２の行を選択
する第２の行デコーダと、第２のビット線を介して第２
のメモリ・バンク・アレイに結合され、第２の行デコー
ダによって選択されたデータの行をラッチする第２のセ
ンス増幅器と、データの行の所望の列を選択する第２の
列デコーダとを含む第２のシンクロナス・ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを
備える。第２のセンス増幅器によってラッチされたデー
タの行は第２のランダムにアドレス可能な行レジスタに
格納される。センス増幅器と統合された第２の選択論理
ゲート手段が第２のセンス増幅器と第２の行レジスタ１
０２Ｂとの間に配置され、実行するキャッシュＳＤＲＡ
Ｍの特定の操作に従って第２のビット線上にあるデータ
の行を選択的に行レジスタ１０２Ｂにゲート入力する。
書込み操作中にキャッシュＳＤＲＡＭ１００の第２のバ
ンクに入力されるデータは、第２のセンス増幅器１０６
Ｂが受け取り、第２のメモリ・バンク・アレイ１０４Ｂ
に書き込まれる。読出し操作中にキャッシュＳＤＲＡＭ
の第２のバンクから出力されるデータは、第２の行レジ
スタ１０２Ｂからのみ読み出され、第２の行レジスタ１
０２Ｂに入っているデータの行はまず第２のメモリ・バ
ンク・アレイ１０４Ｂから第２のセンス増幅器に読み出
され、それから特定の同期メモリ操作に従って選択的に
第２の行レジスタ１０２Ｂにゲート入力される。
【００２２】図９、図１０、および図１１を参照しなが
ら、どの並列操作が可能であり、それらをどのように使
用してメモリ・パフォーマンスを最大限にし、システム
待ち状態を最小限にすることができるかを以下に述べ
る。
ら、どの並列操作が可能であり、それらをどのように使
用してメモリ・パフォーマンスを最大限にし、システム
待ち状態を最小限にすることができるかを以下に述べ
る。
【００２３】（図４、図５、図６および図７と関連させ
て）図７を参照すると、キャッシュＳＤＲＡＭにバンク
・アクティベート・コマンドが送られた場合、メモリ内
でその行が選択され、データがセンス増幅器１０６Ａに
よってラッチされる。この時点で、キャッシュ１０２Ａ
の内容は変化しないままである。読出しコマンドが発行
されると、選択された行全体が１クロック・サイクル以
内にキャッシュ１０２Ａに転送され、２クロック・サイ
クル以内に最初の読出しデータが出力線上に現れる。読
出しコマンドに続くクロック・サイクル時に、行データ
がキャッシュ１０２Ａとセンス増幅器１０６Ａの両方に
ラッチされる。すべての読出しは、キャッシュ１０２Ａ
からデータを取り出し、アレイ１０４Ａにはアクセスし
ないため、ＤＲＡＭアレイ１０４Ａを開いたままにして
おく必要がなくなる。その結果、自動プリチャージ機能
を使用してＤＲＡＭアレイ１０４Ａを読出しコマンドに
続くクロック・サイクルでプリチャージすることができ
る（自動プリチャージ付きの読出し）。手動プリチャー
ジ・コマンドを使用するとバースト読出しが終了するた
め、この時点では手動プリチャージ・コマンドを使用す
ることはできない。標準ＳＤＲＡＭとの下位互換性を維
持するために、本発明のキャッシュＳＤＲＡＭではバー
ストの手動プリチャージ終了が実施されることに留意さ
れたい。バーストを完了させることができるようにする
ため、読出しバーストの終了の２クロック・サイクル前
に手動プリチャージ・コマンドを出すことができる。Ｓ
ＤＲＡＭアレイ１０４Ａがプリチャージされると、シス
テム（図示せず）はキャッシュ（すなわちページ）読出
しアクセス中に同じバンクまたは異なるバンクに対して
自動リフレッシュ・コマンド（図９の時点Ｔ５）または
別のバンク・アクティベート・コマンドあるいはその両
方を出すことができる。
て）図７を参照すると、キャッシュＳＤＲＡＭにバンク
・アクティベート・コマンドが送られた場合、メモリ内
でその行が選択され、データがセンス増幅器１０６Ａに
よってラッチされる。この時点で、キャッシュ１０２Ａ
の内容は変化しないままである。読出しコマンドが発行
されると、選択された行全体が１クロック・サイクル以
内にキャッシュ１０２Ａに転送され、２クロック・サイ
クル以内に最初の読出しデータが出力線上に現れる。読
出しコマンドに続くクロック・サイクル時に、行データ
がキャッシュ１０２Ａとセンス増幅器１０６Ａの両方に
ラッチされる。すべての読出しは、キャッシュ１０２Ａ
からデータを取り出し、アレイ１０４Ａにはアクセスし
ないため、ＤＲＡＭアレイ１０４Ａを開いたままにして
おく必要がなくなる。その結果、自動プリチャージ機能
を使用してＤＲＡＭアレイ１０４Ａを読出しコマンドに
続くクロック・サイクルでプリチャージすることができ
る（自動プリチャージ付きの読出し）。手動プリチャー
ジ・コマンドを使用するとバースト読出しが終了するた
め、この時点では手動プリチャージ・コマンドを使用す
ることはできない。標準ＳＤＲＡＭとの下位互換性を維
持するために、本発明のキャッシュＳＤＲＡＭではバー
ストの手動プリチャージ終了が実施されることに留意さ
れたい。バーストを完了させることができるようにする
ため、読出しバーストの終了の２クロック・サイクル前
に手動プリチャージ・コマンドを出すことができる。Ｓ
ＤＲＡＭアレイ１０４Ａがプリチャージされると、シス
テム（図示せず）はキャッシュ（すなわちページ）読出
しアクセス中に同じバンクまたは異なるバンクに対して
自動リフレッシュ・コマンド（図９の時点Ｔ５）または
別のバンク・アクティベート・コマンドあるいはその両
方を出すことができる。
【００２４】キャッシュＳＤＲＡＭがキャッシュ（ペー
ジ）読出し中にバンク・アクティベートを行うことがで
きることにより、システムは同一バンクへのメモリ・ア
クセスをパイプライン化することもできる。これは、コ
ントローラによって開いたページを閉じてから（同じペ
ージへの）次の行アクセスを開始すると同時に、キャッ
シュに保持されている前の行から読出しデータをバース
ト出力することによって行う（図１０）。パイプライン
処理を使用して、読出しバースト中にプリチャージ時間
とページ・ミスのｔRCDを完全に隠蔽することができる
だけでなく、ＣＡＳ待ち時間の一部も隠蔽することがで
きる。これはキャッシュＳＤＲＡＭ１０のきわめて強力
な機能であり、ランダム行読出しの場合は、パイプライ
ン化によってメモリの帯域幅を２倍以上にすることがで
きる（図１２、図１３参照）。図１１に示すように、行
キャッシュを使用して、読出しサイクルに続く書込みミ
ス・サイクルの待ち時間の一部を隠蔽することもでき
る。
ジ）読出し中にバンク・アクティベートを行うことがで
きることにより、システムは同一バンクへのメモリ・ア
クセスをパイプライン化することもできる。これは、コ
ントローラによって開いたページを閉じてから（同じペ
ージへの）次の行アクセスを開始すると同時に、キャッ
シュに保持されている前の行から読出しデータをバース
ト出力することによって行う（図１０）。パイプライン
処理を使用して、読出しバースト中にプリチャージ時間
とページ・ミスのｔRCDを完全に隠蔽することができる
だけでなく、ＣＡＳ待ち時間の一部も隠蔽することがで
きる。これはキャッシュＳＤＲＡＭ１０のきわめて強力
な機能であり、ランダム行読出しの場合は、パイプライ
ン化によってメモリの帯域幅を２倍以上にすることがで
きる（図１２、図１３参照）。図１１に示すように、行
キャッシュを使用して、読出しサイクルに続く書込みミ
ス・サイクルの待ち時間の一部を隠蔽することもでき
る。
【００２５】このキャッシュＳＤＲＡＭの待ち時間の短
縮をメモリ・アクセス・サイクルをオーバーラップさせ
る機能と組み合わせることによって、キャッシュＳＤＲ
ＡＭは標準ＳＤＲＡＭを大幅に上回るパフォーマンス上
の優位が得られる（図１２、図１３参照）。すなわち、
キャッシュＳＤＲＡＭは読出しページ・ミスの待ち時間
を読出しページ・ヒットの待ち時間にまで短縮すること
ができ、それによってメモリのパフォーマンスを同じク
ロック周波数で動作するＳＤＲＡＭの２倍以上にするこ
とができる。書込みサイクル中は入力データの最後のビ
ットがメモリ・セルに正しく格納されるまでＤＲＡＭを
開いたままにしなければならず、プリチャージすること
ができないため、書込みバーストはパイプライン化する
ことができないことに留意されたい。
縮をメモリ・アクセス・サイクルをオーバーラップさせ
る機能と組み合わせることによって、キャッシュＳＤＲ
ＡＭは標準ＳＤＲＡＭを大幅に上回るパフォーマンス上
の優位が得られる（図１２、図１３参照）。すなわち、
キャッシュＳＤＲＡＭは読出しページ・ミスの待ち時間
を読出しページ・ヒットの待ち時間にまで短縮すること
ができ、それによってメモリのパフォーマンスを同じク
ロック周波数で動作するＳＤＲＡＭの２倍以上にするこ
とができる。書込みサイクル中は入力データの最後のビ
ットがメモリ・セルに正しく格納されるまでＤＲＡＭを
開いたままにしなければならず、プリチャージすること
ができないため、書込みバーストはパイプライン化する
ことができないことに留意されたい。
【００２６】もう一度図４ないし図８に戻ると、ＤＲＡ
Ｍセンス増幅器（１０６Ａ、１０６Ｂ）からの行データ
は第１の読出しコマンドまたは書込みコマンド時にのみ
（しかも書込みコマンドではチップが書込み転送モード
になっている場合のみ）キャッシュ（１０２Ａ、１０２
Ｂ）に転送される。同じ行に対するそれ以降の読出しコ
マンドまたは書込みコマンドはキャッシュ（１０２Ａ、
１０２Ｂ）へのロードを行わず、キャッシュの内容は変
化しない。言い換えると、同じ行に対して複数の読出し
を行ってもそのたびにキャッシュの再ロードが行われる
ことはない。
Ｍセンス増幅器（１０６Ａ、１０６Ｂ）からの行データ
は第１の読出しコマンドまたは書込みコマンド時にのみ
（しかも書込みコマンドではチップが書込み転送モード
になっている場合のみ）キャッシュ（１０２Ａ、１０２
Ｂ）に転送される。同じ行に対するそれ以降の読出しコ
マンドまたは書込みコマンドはキャッシュ（１０２Ａ、
１０２Ｂ）へのロードを行わず、キャッシュの内容は変
化しない。言い換えると、同じ行に対して複数の読出し
を行ってもそのたびにキャッシュの再ロードが行われる
ことはない。
【００２７】本発明の他の態様によると、多重バンク・
アーキテクチャとプログラム可能キャッシュ方針を有す
るキャッシュ・シンクロナス・ダイナミック・ランダム
・アクセス・メモリ（キャッシュＳＤＲＡＭ）装置１０
０は、メモリ・バンク・アレイ１０４Ａに結合され、メ
モリ・バンク・アレイ１０４Ａ内のデータの行を選択す
る行デコーダ１１６Ａと、ビット線１２１Ａを介してメ
モリ・バンク・アレイ１０４Ａに結合され、行デコーダ
１１６Ａによって選択されたデータの行をラッチするセ
ンス増幅器１２０Ａと、データの行の所望の列を選択す
る列デコーダ１１８Ａとを含むシンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バン
クを備える。センス増幅器１２０Ａによってラッチされ
たデータの行はランダムにアドレス可能な行レジスタ１
０２Ａに格納される。センス増幅器１２０Ａと行レジス
タ１０２Ａの間に選択論理ゲート手段１２１Ａが配置さ
れ、実行するキャッシュＳＤＲＡＭ１００の特定の同期
メモリ操作に従ってビット線１２１上にあるデータの行
をレジスタ１０２Ａにゲート入力する。書込み操作中に
キャッシュＳＤＲＡＭ１００に入力されるデータはセン
ス増幅器１２０Ａが受け取り、メモリ・バンク・アレイ
１０４Ａに書き込まれる。読出し操作中にキャッシュＳ
ＤＲＡＭ１００から出力されるデータは行レジスタ１０
２Ａからのみ読み出される。行レジスタ１０２Ａ内に入
っているデータの行は、まずメモリ・バンクからセンス
増幅器１２０Ａに読み出され、それから特定のメモリ操
作に従って選択的に行レジスタ１０２Ａにゲート入力さ
れたものである。ＳＤＲＡＭの列デコーダ１１８Ａが、
さらに行レジスタ１０２Ａに格納されたデータの行の所
望の列を選択するようになっている。行デコーダによっ
て選択されたデータの行がゲートされて行レジスタ１０
２Ａに入れられる読出し操作の後、メモリ・バンク・ア
レイ内の同じデータの行に影響を与える後続のメモリ操
作がさらに行われると、ビット線上にある影響を受けた
データの行を選択論理ゲート手段１２１Ａが行レジスタ
１０２Ａにゲート入力し、それによって行データの整合
性を維持する。
アーキテクチャとプログラム可能キャッシュ方針を有す
るキャッシュ・シンクロナス・ダイナミック・ランダム
・アクセス・メモリ（キャッシュＳＤＲＡＭ）装置１０
０は、メモリ・バンク・アレイ１０４Ａに結合され、メ
モリ・バンク・アレイ１０４Ａ内のデータの行を選択す
る行デコーダ１１６Ａと、ビット線１２１Ａを介してメ
モリ・バンク・アレイ１０４Ａに結合され、行デコーダ
１１６Ａによって選択されたデータの行をラッチするセ
ンス増幅器１２０Ａと、データの行の所望の列を選択す
る列デコーダ１１８Ａとを含むシンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バン
クを備える。センス増幅器１２０Ａによってラッチされ
たデータの行はランダムにアドレス可能な行レジスタ１
０２Ａに格納される。センス増幅器１２０Ａと行レジス
タ１０２Ａの間に選択論理ゲート手段１２１Ａが配置さ
れ、実行するキャッシュＳＤＲＡＭ１００の特定の同期
メモリ操作に従ってビット線１２１上にあるデータの行
をレジスタ１０２Ａにゲート入力する。書込み操作中に
キャッシュＳＤＲＡＭ１００に入力されるデータはセン
ス増幅器１２０Ａが受け取り、メモリ・バンク・アレイ
１０４Ａに書き込まれる。読出し操作中にキャッシュＳ
ＤＲＡＭ１００から出力されるデータは行レジスタ１０
２Ａからのみ読み出される。行レジスタ１０２Ａ内に入
っているデータの行は、まずメモリ・バンクからセンス
増幅器１２０Ａに読み出され、それから特定のメモリ操
作に従って選択的に行レジスタ１０２Ａにゲート入力さ
れたものである。ＳＤＲＡＭの列デコーダ１１８Ａが、
さらに行レジスタ１０２Ａに格納されたデータの行の所
望の列を選択するようになっている。行デコーダによっ
て選択されたデータの行がゲートされて行レジスタ１０
２Ａに入れられる読出し操作の後、メモリ・バンク・ア
レイ内の同じデータの行に影響を与える後続のメモリ操
作がさらに行われると、ビット線上にある影響を受けた
データの行を選択論理ゲート手段１２１Ａが行レジスタ
１０２Ａにゲート入力し、それによって行データの整合
性を維持する。
【００２８】キャッシュＳＤＲＡＭ１００をプログラミ
ングして、書込みサイクル中に業界標準ＳＤＲＡＭの通
常動作モードに対応する書込み転送モード（すなわち書
込み割振りモード）で動作するようにし、さらに書込み
サイクル中に代替動作モードに従って非書込み転送モー
ド（すなわち非書込み割振りモード）で動作するように
し、それによってそれぞれ第１と第２のキャッシュ方針
で動作するようにする手段１０８を設ける。このプログ
ラミング手段は、以下で図７および図８を参照しながら
詳述するようにモード・レジスタ１０８を備えることが
好ましい。あるいは、このプログラミングはワイヤボン
ドまたは金属マスク・オプションなど他の手段によって
行うこともできる。
ングして、書込みサイクル中に業界標準ＳＤＲＡＭの通
常動作モードに対応する書込み転送モード（すなわち書
込み割振りモード）で動作するようにし、さらに書込み
サイクル中に代替動作モードに従って非書込み転送モー
ド（すなわち非書込み割振りモード）で動作するように
し、それによってそれぞれ第１と第２のキャッシュ方針
で動作するようにする手段１０８を設ける。このプログ
ラミング手段は、以下で図７および図８を参照しながら
詳述するようにモード・レジスタ１０８を備えることが
好ましい。あるいは、このプログラミングはワイヤボン
ドまたは金属マスク・オプションなど他の手段によって
行うこともできる。
【００２９】選択論理ゲート手段１２１Ａは、プログラ
ミング手段１０８Ａから送られる制御信号に応答し、書
込み転送モード中であって書込みコマンドの発生時には
キャッシュ方針は論理ゲート手段１２１Ａが前にアクテ
ィベートされた行をＳＤＲＡＭアレイ１０４Ａから行レ
ジスタ１０２Ａにロードするようにする。さらに、非書
込み転送モード中であって書込みコマンドの発生時に
は、キャッシュ方針は論理ゲート手段１２１Ａが前にア
クティベートされた行を行レジスタ１０２Ａに転送しな
いようにし、後者の場合、行レジスタ１０２Ａは独立し
たキャッシュ読出しバンクとして機能し、ＳＤＲＡＭア
レイ１０４Ａは半独立ＤＲＡＭ書込みバンクとして機能
する。
ミング手段１０８Ａから送られる制御信号に応答し、書
込み転送モード中であって書込みコマンドの発生時には
キャッシュ方針は論理ゲート手段１２１Ａが前にアクテ
ィベートされた行をＳＤＲＡＭアレイ１０４Ａから行レ
ジスタ１０２Ａにロードするようにする。さらに、非書
込み転送モード中であって書込みコマンドの発生時に
は、キャッシュ方針は論理ゲート手段１２１Ａが前にア
クティベートされた行を行レジスタ１０２Ａに転送しな
いようにし、後者の場合、行レジスタ１０２Ａは独立し
たキャッシュ読出しバンクとして機能し、ＳＤＲＡＭア
レイ１０４Ａは半独立ＤＲＡＭ書込みバンクとして機能
する。
【００３０】キャッシュＳＤＲＡＭ１００は、第２のメ
モリ・バンク・アレイに結合され、第２のメモリ・バン
ク・アレイ内のデータの第２の行を選択する第２の行デ
コーダと、第２のビット線を介して第２のメモリ・バン
ク・アレイに結合され、第２の行デコーダによって選択
されたデータの行をラッチする第２のセンス増幅器と、
データの行の所望の列を選択する第２の列デコーダとを
含む第２のシンクロナス・ダイナミック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）バンクをさらに備えるこ
とができる。第２のセンス増幅器によってラッチされた
データの行を格納するために第２のランダムにアドレス
可能な行レジスタを設ける。さらに、第２のセンス増幅
器と第２の行レジスタとの間に配置された第２の選択論
理ゲート手段を設け、実行する特定のメモリ操作に従っ
て第２のビット線上にあるデータの行を選択的に前記行
レジスタにゲート入力する。書込み操作中に第２のＳＤ
ＲＡＭに入力されるデータは第２のセンス増幅器が受け
取り、第２のメモリ・バンク・アレイに書き込まれる。
読出し捜査中に第２のＳＤＲＡＭから出力されるデータ
は、第２の行レジスタからのみ読み出される。第２の行
レジスタに入っているデータの行は、まず第２のメモリ
・バンク・アレイから第２のセンス増幅器に読み出さ
れ、それから特定のメモリ操作に従って第２の行レジス
タに選択的にゲート入力されたものである。
モリ・バンク・アレイに結合され、第２のメモリ・バン
ク・アレイ内のデータの第２の行を選択する第２の行デ
コーダと、第２のビット線を介して第２のメモリ・バン
ク・アレイに結合され、第２の行デコーダによって選択
されたデータの行をラッチする第２のセンス増幅器と、
データの行の所望の列を選択する第２の列デコーダとを
含む第２のシンクロナス・ダイナミック・ランダム・ア
クセス・メモリ（ＳＤＲＡＭ）バンクをさらに備えるこ
とができる。第２のセンス増幅器によってラッチされた
データの行を格納するために第２のランダムにアドレス
可能な行レジスタを設ける。さらに、第２のセンス増幅
器と第２の行レジスタとの間に配置された第２の選択論
理ゲート手段を設け、実行する特定のメモリ操作に従っ
て第２のビット線上にあるデータの行を選択的に前記行
レジスタにゲート入力する。書込み操作中に第２のＳＤ
ＲＡＭに入力されるデータは第２のセンス増幅器が受け
取り、第２のメモリ・バンク・アレイに書き込まれる。
読出し捜査中に第２のＳＤＲＡＭから出力されるデータ
は、第２の行レジスタからのみ読み出される。第２の行
レジスタに入っているデータの行は、まず第２のメモリ
・バンク・アレイから第２のセンス増幅器に読み出さ
れ、それから特定のメモリ操作に従って第２の行レジス
タに選択的にゲート入力されたものである。
【００３１】本発明の他の態様によると、多重バンク・
アーキテクチャを有するキャッシュ・シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ（キャッシュ
ＳＤＲＡＭ）装置でプログラム可能キャッシュ方針を実
施する方法が、メモリ・バンク・アレイに結合され、メ
モリ・バンク・アレイ内のデータの行を選択する行デコ
ーダと、ビット線を介してメモリ・バンク・アレイに結
合され、行デコーダによって選択されたデータの行をラ
ッチするセンス増幅器と、データの行の所望の列を選択
する列デコーダとを含むシンクロナス・ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを設
けるステップと、センス増幅器によってラッチされたデ
ータの行を格納するランダムにアドレス可能な行レジス
タ（行レジスタ）を設けるステップと、書込み操作中に
キャッシュＳＤＲＡＭに入力されるデータがセンス増幅
器によって受け取られ、メモリ・バンク・アレイに書き
込まれ、読出し操作中にキャッシュＳＤＲＡＭから出力
されるデータが行レジスタからのみ読み出され、行レジ
スタ内に入っているデータの行はまずメモリ・バンク・
アレイからセンス増幅器に読み出されてから特定の同期
メモリ操作に従って行レジスタに選択的にゲート入力さ
れたものである、センス増幅器と前記行レジスタとの間
に配置され、実行するキャッシュＳＤＲＡＭの特定の同
期メモリ操作に従ってビット線上にあるデータの行を選
択的に行レジスタにゲート入力する選択論理ゲート手段
を設けるステップと、キャッシュＳＤＲＡＭを、書込み
サイクル中に業界標準ＳＤＲＡＭの通常動作モードに対
応する書込み転送モードで動作するようにし、さらに書
込みサイクル中に非書込み転送モードで動作するように
し、それによってそれぞれ第１および第２のキャッシュ
方針で動作するようにプログラミングするステップとを
含む。
アーキテクチャを有するキャッシュ・シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ（キャッシュ
ＳＤＲＡＭ）装置でプログラム可能キャッシュ方針を実
施する方法が、メモリ・バンク・アレイに結合され、メ
モリ・バンク・アレイ内のデータの行を選択する行デコ
ーダと、ビット線を介してメモリ・バンク・アレイに結
合され、行デコーダによって選択されたデータの行をラ
ッチするセンス増幅器と、データの行の所望の列を選択
する列デコーダとを含むシンクロナス・ダイナミック・
ランダム・アクセス・メモリ（ＳＤＲＡＭ）バンクを設
けるステップと、センス増幅器によってラッチされたデ
ータの行を格納するランダムにアドレス可能な行レジス
タ（行レジスタ）を設けるステップと、書込み操作中に
キャッシュＳＤＲＡＭに入力されるデータがセンス増幅
器によって受け取られ、メモリ・バンク・アレイに書き
込まれ、読出し操作中にキャッシュＳＤＲＡＭから出力
されるデータが行レジスタからのみ読み出され、行レジ
スタ内に入っているデータの行はまずメモリ・バンク・
アレイからセンス増幅器に読み出されてから特定の同期
メモリ操作に従って行レジスタに選択的にゲート入力さ
れたものである、センス増幅器と前記行レジスタとの間
に配置され、実行するキャッシュＳＤＲＡＭの特定の同
期メモリ操作に従ってビット線上にあるデータの行を選
択的に行レジスタにゲート入力する選択論理ゲート手段
を設けるステップと、キャッシュＳＤＲＡＭを、書込み
サイクル中に業界標準ＳＤＲＡＭの通常動作モードに対
応する書込み転送モードで動作するようにし、さらに書
込みサイクル中に非書込み転送モードで動作するように
し、それによってそれぞれ第１および第２のキャッシュ
方針で動作するようにプログラミングするステップとを
含む。
【００３２】さらに、この方法はプログラミング手段か
らの制御信号に応答する選択論理ゲート手段を設けるス
テップを含み、書込み転送モード中であって書込みコマ
ンドの発生時にはキャッシュ方針は選択論理ゲート手段
が前にアクティベートされた行をＳＤＲＡＭアレイから
行レジスタに自動的にロードするようになっている。さ
らに、非書込み転送モード中であって書込みコマンドの
発生時にはキャッシュ方針は選択論理ゲート手段が前に
アクティベートされた行を行レジスタに転送しないよう
になっており、後者の場合、行レジスタは独立したキャ
ッシュ読出しバンクとして機能し、ＳＤＲＡＭアレイは
半独立ＤＲＡＭ書込みバンクとして機能する。さらに、
この方法は、行デコーダによって選択されたデータの行
が行レジスタにゲート入力され、メモリ・バンク・アレ
イ内の同じ行に影響を与える追加の後続のメモリ操作が
発生すると選択論理ゲート手段がビット線上にある影響
を受けたデータの行を行レジスタにゲート入力し、それ
によって行データの整合性を維持するステップを含む。
らの制御信号に応答する選択論理ゲート手段を設けるス
テップを含み、書込み転送モード中であって書込みコマ
ンドの発生時にはキャッシュ方針は選択論理ゲート手段
が前にアクティベートされた行をＳＤＲＡＭアレイから
行レジスタに自動的にロードするようになっている。さ
らに、非書込み転送モード中であって書込みコマンドの
発生時にはキャッシュ方針は選択論理ゲート手段が前に
アクティベートされた行を行レジスタに転送しないよう
になっており、後者の場合、行レジスタは独立したキャ
ッシュ読出しバンクとして機能し、ＳＤＲＡＭアレイは
半独立ＤＲＡＭ書込みバンクとして機能する。さらに、
この方法は、行デコーダによって選択されたデータの行
が行レジスタにゲート入力され、メモリ・バンク・アレ
イ内の同じ行に影響を与える追加の後続のメモリ操作が
発生すると選択論理ゲート手段がビット線上にある影響
を受けたデータの行を行レジスタにゲート入力し、それ
によって行データの整合性を維持するステップを含む。
【００３３】本発明によるプログラム可能キャッシュ方
針の方法は、第２のメモリ・バンク・アレイに結合さ
れ、第２のメモリ・バンク・アレイ内のデータの第２の
行を選択する第２の行デコーダと、第２のビット線を介
して第２のメモリ・バンク・アレイに結合され、第２の
行デコーダによって選択されたデータの行をラッチする
第２のセンス増幅器と、データの行の所望の列を選択す
る第２の列デコーダとを含む第２のシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）
バンクを設けるステップをさらに含むことができる。第
２のセンス増幅器によってラッチされたデータの行を格
納する第２のランダムにアドレス可能な行レジスタを設
ける。第２のセンス増幅器と第２の行レジスタの間に配
置され、実行する特定の同期メモリ操作に従って第２の
ビット線上にあるデータの行を選択的に行レジスタにゲ
ート入力する選択論理ゲート手段を設ける。書込み操作
中に第２のＳＤＲＡＭに入力されるデータは第２のセン
ス増幅器が受け取り、第２のメモリ・バンク・アレイに
書き込まれる。あるいは、読出し操作中に第２のＳＤＲ
ＡＭから出力されるデータは第２の行レジスタからのみ
読み出され、第２の行レジスタに入っているデータの行
はまず第２のメモリ・バンク・アレイから第２のセンス
増幅器に読み出され、次に特定の同期メモリ操作に従っ
て第２の行レジスタに選択的にゲート入力されたもので
ある。
針の方法は、第２のメモリ・バンク・アレイに結合さ
れ、第２のメモリ・バンク・アレイ内のデータの第２の
行を選択する第２の行デコーダと、第２のビット線を介
して第２のメモリ・バンク・アレイに結合され、第２の
行デコーダによって選択されたデータの行をラッチする
第２のセンス増幅器と、データの行の所望の列を選択す
る第２の列デコーダとを含む第２のシンクロナス・ダイ
ナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）
バンクを設けるステップをさらに含むことができる。第
２のセンス増幅器によってラッチされたデータの行を格
納する第２のランダムにアドレス可能な行レジスタを設
ける。第２のセンス増幅器と第２の行レジスタの間に配
置され、実行する特定の同期メモリ操作に従って第２の
ビット線上にあるデータの行を選択的に行レジスタにゲ
ート入力する選択論理ゲート手段を設ける。書込み操作
中に第２のＳＤＲＡＭに入力されるデータは第２のセン
ス増幅器が受け取り、第２のメモリ・バンク・アレイに
書き込まれる。あるいは、読出し操作中に第２のＳＤＲ
ＡＭから出力されるデータは第２の行レジスタからのみ
読み出され、第２の行レジスタに入っているデータの行
はまず第２のメモリ・バンク・アレイから第２のセンス
増幅器に読み出され、次に特定の同期メモリ操作に従っ
て第２の行レジスタに選択的にゲート入力されたもので
ある。
【００３４】書込み転送動作モードと非書込み転送動作
モードについて詳述すると、本発明は最大限の装置柔軟
性をもたせるためにプログラム可能キャッシュ方針を組
み込む。この特徴によって、キャッシュＳＤＲＡＭユー
ザは特定の応用分野用にキャッシュＳＤＲＡＭのキャッ
シュを最適化することができ、その結果、最適なメモリ
・パフォーマンスおよび互換性が得られる。本発明に関
しては、図４、図５および図８に示すようにモード・レ
ジスタ１０８を使用して特定の応用分野で書込み転送動
作モードと非書込み転送動作モードのどちらを使用する
かを選択することが好ましい。モード・レジスタ設定サ
イクル中に、図８に示すようにアドレス線Ａ７〜Ａ１１
の内容に基づいて通常／書込み割振り（書込み転送）モ
ードまたは非書込み割振り（非書込み転送）モードが選
択される。
モードについて詳述すると、本発明は最大限の装置柔軟
性をもたせるためにプログラム可能キャッシュ方針を組
み込む。この特徴によって、キャッシュＳＤＲＡＭユー
ザは特定の応用分野用にキャッシュＳＤＲＡＭのキャッ
シュを最適化することができ、その結果、最適なメモリ
・パフォーマンスおよび互換性が得られる。本発明に関
しては、図４、図５および図８に示すようにモード・レ
ジスタ１０８を使用して特定の応用分野で書込み転送動
作モードと非書込み転送動作モードのどちらを使用する
かを選択することが好ましい。モード・レジスタ設定サ
イクル中に、図８に示すようにアドレス線Ａ７〜Ａ１１
の内容に基づいて通常／書込み割振り（書込み転送）モ
ードまたは非書込み割振り（非書込み転送）モードが選
択される。
【００３５】新しい行がアクティベートされた後に書込
みコマンドが発生した場合、モード・レジスタ１０８に
問い合わせて、センス増幅器（１０６Ａ、１０６Ｂ）か
らのデータをキャッシュ（１０２Ａ、１０２Ｂ）にロー
ドするかどうか、すなわちセンス増幅器からのワード線
データをキャッシュに転送するかどうかを判断する。モ
ード・レジスタ１０８が、キャッシュＳＤＲＡＭ１００
チップが書込み転送モードになっていることを示した場
合、書込みコマンドによってセンス増幅器データがＳＤ
ＲＡＭアレイ（１０４Ａ、１０４Ｂ）からキャッシュ
（１０２Ａ、１０２Ｂ）にロードされる。モード・レジ
スタ１０８がキャッシュＳＤＲＡＭ１００チップが非書
込み転送モードになっていることを示した場合、書込み
コマンドによってキャッシュ（１０２Ａ、１０２Ｂ）へ
のセンス増幅器データの自動転送は行われない。書込み
ヒットが発生した場合（すなわちその書込みページがす
でにキャッシュに入っている場合）、データがＤＲＡＭ
アレイ（１０４Ａ、１０４Ｂ）に書き込まれるとキャッ
シュＳＤＲＡＭ１００はキャッシュを自動的に更新する
（図７および図８参照）。
みコマンドが発生した場合、モード・レジスタ１０８に
問い合わせて、センス増幅器（１０６Ａ、１０６Ｂ）か
らのデータをキャッシュ（１０２Ａ、１０２Ｂ）にロー
ドするかどうか、すなわちセンス増幅器からのワード線
データをキャッシュに転送するかどうかを判断する。モ
ード・レジスタ１０８が、キャッシュＳＤＲＡＭ１００
チップが書込み転送モードになっていることを示した場
合、書込みコマンドによってセンス増幅器データがＳＤ
ＲＡＭアレイ（１０４Ａ、１０４Ｂ）からキャッシュ
（１０２Ａ、１０２Ｂ）にロードされる。モード・レジ
スタ１０８がキャッシュＳＤＲＡＭ１００チップが非書
込み転送モードになっていることを示した場合、書込み
コマンドによってキャッシュ（１０２Ａ、１０２Ｂ）へ
のセンス増幅器データの自動転送は行われない。書込み
ヒットが発生した場合（すなわちその書込みページがす
でにキャッシュに入っている場合）、データがＤＲＡＭ
アレイ（１０４Ａ、１０４Ｂ）に書き込まれるとキャッ
シュＳＤＲＡＭ１００はキャッシュを自動的に更新する
（図７および図８参照）。
【００３６】キャッシュＳＤＲＡＭが書込み転送（通
常）モードで使用されている場合、書込みミスがあると
新しいデータの行がアクティベートされ、ＳＤＲＡＭア
レイ（１０４Ａ、１０４Ｂ）からキャッシュ（１０２
Ａ、１０２Ｂ）に転送されて、キャッシュ（１０２Ａ、
１０２Ｂ）に格納されている前の情報があればそれが上
書きされる。読出し操作は常にキャッシュ（１０２Ａ、
１０２Ｂ）のロードを行うため、読出しコマンドまたは
書込みコマンドが出された後、ＳＤＲＡＭセンス増幅器
（１０６Ａ、１０６Ｂ）内の行データは常にキャッシュ
・データと等しい。したがって、書込み転送モードで
は、１バンク（１０４Ａ、１０４Ｂ）について１ＤＲＡ
Ｍキャッシュ行のみが読出しまたは書込みのために使用
可能である（図７参照）。
常）モードで使用されている場合、書込みミスがあると
新しいデータの行がアクティベートされ、ＳＤＲＡＭア
レイ（１０４Ａ、１０４Ｂ）からキャッシュ（１０２
Ａ、１０２Ｂ）に転送されて、キャッシュ（１０２Ａ、
１０２Ｂ）に格納されている前の情報があればそれが上
書きされる。読出し操作は常にキャッシュ（１０２Ａ、
１０２Ｂ）のロードを行うため、読出しコマンドまたは
書込みコマンドが出された後、ＳＤＲＡＭセンス増幅器
（１０６Ａ、１０６Ｂ）内の行データは常にキャッシュ
・データと等しい。したがって、書込み転送モードで
は、１バンク（１０４Ａ、１０４Ｂ）について１ＤＲＡ
Ｍキャッシュ行のみが読出しまたは書込みのために使用
可能である（図７参照）。
【００３７】再び図９を参照しながら、書込み転送モー
ドについて詳述する。読取りミスが発生すると、新しい
行のためにバンク・アクティベート・コマンドを発行し
なければならない。ｔRCD時間後、その新しい行のデー
タにアクセスするためにキャッシュＳＤＲＡＭに対して
読取りコマンドまたは自動プリチャージ付き読取りコマ
ンドを出すことができる。時点Ｔ０で読取りコマンドが
発行されると、同じクロック・サイクル時に行Ｘのデー
タがＳＤＲＡＭバンクからキャッシュに転送される。自
動プリチャージ機能が呼び出された場合、読取りコマン
ドに続くクロック・サイクル時にＤＲＡＭプリチャージ
が開始される。２クロック・サイクル後に、ＳＤＲＡＭ
バンクが閉じられるかまたはプリチャージされ、同じバ
ンクから新しい行Ｙをアクティベートすることができる
（クロック時間Ｔ３）。時点Ｔ５で書込みコマンドが発
行されると、キャッシュＳＤＲＡＭはセンス増幅器デー
タ（行Ｙ）をキャッシュに転送する。この時点で、ＳＤ
ＲＡＭセンス増幅器とキャッシュは両方とも同じ情報
（行Ｙ）を保持している。その後で読取りコマンドが出
されると、ャッシュから行Ｙの列データが読み出される
（図９の時点Ｔ７〜Ｔ９を参照）。同様に、後で書込み
コマンドが出されると、センス増幅器に保持されている
行Ｙにデータが書き込まれ、同時にキャッシュ内の行Ｙ
も更新される。
ドについて詳述する。読取りミスが発生すると、新しい
行のためにバンク・アクティベート・コマンドを発行し
なければならない。ｔRCD時間後、その新しい行のデー
タにアクセスするためにキャッシュＳＤＲＡＭに対して
読取りコマンドまたは自動プリチャージ付き読取りコマ
ンドを出すことができる。時点Ｔ０で読取りコマンドが
発行されると、同じクロック・サイクル時に行Ｘのデー
タがＳＤＲＡＭバンクからキャッシュに転送される。自
動プリチャージ機能が呼び出された場合、読取りコマン
ドに続くクロック・サイクル時にＤＲＡＭプリチャージ
が開始される。２クロック・サイクル後に、ＳＤＲＡＭ
バンクが閉じられるかまたはプリチャージされ、同じバ
ンクから新しい行Ｙをアクティベートすることができる
（クロック時間Ｔ３）。時点Ｔ５で書込みコマンドが発
行されると、キャッシュＳＤＲＡＭはセンス増幅器デー
タ（行Ｙ）をキャッシュに転送する。この時点で、ＳＤ
ＲＡＭセンス増幅器とキャッシュは両方とも同じ情報
（行Ｙ）を保持している。その後で読取りコマンドが出
されると、ャッシュから行Ｙの列データが読み出される
（図９の時点Ｔ７〜Ｔ９を参照）。同様に、後で書込み
コマンドが出されると、センス増幅器に保持されている
行Ｙにデータが書き込まれ、同時にキャッシュ内の行Ｙ
も更新される。
【００３８】読出しコマンドまたは書込みコマンドが発
行された後でＳＤＲＡＭセンス増幅器１０２Ａとキャッ
シュ１０６Ａは常に同じ行を保持することになるため、
メモリ・コントローラ（図示せず）はキャッシュＳＤＲ
ＡＭの１バンク当たり１つのページ・タグしか必要とし
ない。これは、業界標準ＳＤＲＡＭに必要な１バンク当
たりのページ・タグ数と同じ数である。さらに、ＳＤＲ
ＡＭ／キャッシュ・バンク（１０４Ａ、１０２Ａ）の制
御は標準ＳＤＲＡＭのＤＲＡＭバンクの制御と同じにな
る。標準ＳＤＲＡＭとの互換性をさらにもたせるため
に、書込み転送モードのバイナリ・コードは業界標準Ｓ
ＤＲＡＭの通常動作モードのコードに対応している（図
８参照）。これらの特徴は、キャッシュＳＤＲＡＭはＳ
ＤＲＡＭと１００パーセント互換にするのに寄与し、既
存のメモリ・コントローラおよびシステム（図示せず）
に修正を加えることなく、標準ＳＤＲＡＭをキャッシュ
ＳＤＲＡＭで置き換えることができる。
行された後でＳＤＲＡＭセンス増幅器１０２Ａとキャッ
シュ１０６Ａは常に同じ行を保持することになるため、
メモリ・コントローラ（図示せず）はキャッシュＳＤＲ
ＡＭの１バンク当たり１つのページ・タグしか必要とし
ない。これは、業界標準ＳＤＲＡＭに必要な１バンク当
たりのページ・タグ数と同じ数である。さらに、ＳＤＲ
ＡＭ／キャッシュ・バンク（１０４Ａ、１０２Ａ）の制
御は標準ＳＤＲＡＭのＤＲＡＭバンクの制御と同じにな
る。標準ＳＤＲＡＭとの互換性をさらにもたせるため
に、書込み転送モードのバイナリ・コードは業界標準Ｓ
ＤＲＡＭの通常動作モードのコードに対応している（図
８参照）。これらの特徴は、キャッシュＳＤＲＡＭはＳ
ＤＲＡＭと１００パーセント互換にするのに寄与し、既
存のメモリ・コントローラおよびシステム（図示せず）
に修正を加えることなく、標準ＳＤＲＡＭをキャッシュ
ＳＤＲＡＭで置き換えることができる。
【００３９】キャッシュＳＤＲＡＭが非書込み転送モー
ドになると、書込みミスが発生した場合にキャッシュに
は新しい行が転送されない（図７参照）。ＤＲＡＭセン
ス増幅器内で新しい行が更新され、それによってキャッ
シュの内容が影響を受けない状態に維持される。これに
よって、キャッシュＳＤＲＡＭは同じＤＲＡＭバンクで
読取りページと書込みページを同時に開いておくことが
できるので有利である。
ドになると、書込みミスが発生した場合にキャッシュに
は新しい行が転送されない（図７参照）。ＤＲＡＭセン
ス増幅器内で新しい行が更新され、それによってキャッ
シュの内容が影響を受けない状態に維持される。これに
よって、キャッシュＳＤＲＡＭは同じＤＲＡＭバンクで
読取りページと書込みページを同時に開いておくことが
できるので有利である。
【００４０】再び図１０を参照しながら、非書込み転送
モードについて詳述する。読取りミスが発生すると、バ
ンク・アクティベート・コマンドを発行して新しい行を
アクティベートしなければならない。ｔRCD時間後、そ
の新しい行のデータにアクセスするためにキャッシュＳ
ＤＲＡＭに対して読取りコマンドを出すことができる。
時点Ｔ０で読取りコマンドが発行されると、同じクロッ
ク・サイクルで行ＸのデータがＳＤＲＡＭからキャッシ
ュに転送される。自動プリチャージ機能が読み出された
場合、読取りコマンドに続くクロック・サイクル時にＳ
ＤＲＡＭプリチャージが開始される。２クロック・サイ
クル後、ＳＤＲＡＭバンクは閉じられ新しい行Ｙをアク
ティベートすることができる。時点Ｔ５で書込みコマン
ドを発行した場合、キャッシュＳＤＲＡＭは行Ｙをキャ
ッシュにロードしない。その代わり、書込みデータをを
使用してＳＤＲＡＭセンス増幅器１０６Ａを更新し、キ
ャッシュ１０２Ａは影響を受けない。この時点で、バン
ク内には列読出し／書込みを行うことができる開いた行
が２行（行Ｘおよび行Ｙ）ある。この後で読取りコマン
ドを発行すると、キャッシュ内の行Ｘから列データが読
み出される（図１０の時点Ｔ７〜Ｔ９参照）。同様に、
この後で書込みコマンドを発行すると、ＳＤＲＡＭ内の
行Ｙにデータが書き込まれる。ＳＤＲＡＭをプリチャー
ジし、行Ｙを再アクティベートしてから読出しコマンド
を発行しない限り、行Ｙからデータを読み出すことはで
きない。同様に、ＳＤＲＡＭをプリチャージし、行Ｘを
再アクティベートしてから書込みコマンドを出さない限
り、行Ｘにデータを書き込むことはできない。
モードについて詳述する。読取りミスが発生すると、バ
ンク・アクティベート・コマンドを発行して新しい行を
アクティベートしなければならない。ｔRCD時間後、そ
の新しい行のデータにアクセスするためにキャッシュＳ
ＤＲＡＭに対して読取りコマンドを出すことができる。
時点Ｔ０で読取りコマンドが発行されると、同じクロッ
ク・サイクルで行ＸのデータがＳＤＲＡＭからキャッシ
ュに転送される。自動プリチャージ機能が読み出された
場合、読取りコマンドに続くクロック・サイクル時にＳ
ＤＲＡＭプリチャージが開始される。２クロック・サイ
クル後、ＳＤＲＡＭバンクは閉じられ新しい行Ｙをアク
ティベートすることができる。時点Ｔ５で書込みコマン
ドを発行した場合、キャッシュＳＤＲＡＭは行Ｙをキャ
ッシュにロードしない。その代わり、書込みデータをを
使用してＳＤＲＡＭセンス増幅器１０６Ａを更新し、キ
ャッシュ１０２Ａは影響を受けない。この時点で、バン
ク内には列読出し／書込みを行うことができる開いた行
が２行（行Ｘおよび行Ｙ）ある。この後で読取りコマン
ドを発行すると、キャッシュ内の行Ｘから列データが読
み出される（図１０の時点Ｔ７〜Ｔ９参照）。同様に、
この後で書込みコマンドを発行すると、ＳＤＲＡＭ内の
行Ｙにデータが書き込まれる。ＳＤＲＡＭをプリチャー
ジし、行Ｙを再アクティベートしてから読出しコマンド
を発行しない限り、行Ｙからデータを読み出すことはで
きない。同様に、ＳＤＲＡＭをプリチャージし、行Ｘを
再アクティベートしてから書込みコマンドを出さない限
り、行Ｘにデータを書き込むことはできない。
【００４１】前述の非書込み転送モードのセットアップ
は、メモリの１ページからデータを読み出し、そのデー
タを処理し、次にその結果をメモリの別のページに書き
戻すシステム（図示せず）に最適である。この場合、キ
ャッシュＳＤＲＡＭは同じバンク内で読出しページと書
込みページの両方を同時に開いておくことができる。さ
らに、データ・コピー操作またはデータ移動操作を頻繁
に行う応用分野では、本発明によるキャッシュＳＤＲＡ
Ｍの非書込み転送モードを使用することによりパフォー
マンス上の利点が得られる場合がある。
は、メモリの１ページからデータを読み出し、そのデー
タを処理し、次にその結果をメモリの別のページに書き
戻すシステム（図示せず）に最適である。この場合、キ
ャッシュＳＤＲＡＭは同じバンク内で読出しページと書
込みページの両方を同時に開いておくことができる。さ
らに、データ・コピー操作またはデータ移動操作を頻繁
に行う応用分野では、本発明によるキャッシュＳＤＲＡ
Ｍの非書込み転送モードを使用することによりパフォー
マンス上の利点が得られる場合がある。
【００４２】したがって、キャッシュＳＤＲＡＭ１００
はＳＤＲＡＭにとって発展的な改良である。たとえば、
キャッシュＳＤＲＡＭ１００の設計は、業界標準ＳＤＲ
ＡＭ（たとえば１６ＭビットＳＤＲＡＭ）との下位互換
性を維持するように実施されている。本発明のキャッシ
ュＳＤＲＡＭ１００は、（ｉ）ＳＤＲＡＭのコマンド、
アドレス、およびデータ・セットアップ／保持時間をサ
ポートし、（ii）業界標準１６ＭビットＳＤＲＡＭと同
じピン配列とパッケージを使用し、（iii）ＳＤＲＡＭ
と同じコマンド定義、コマンド・シーケンス、および真
理値表を使用し、（iv）すべての動作周波数でＣＡＳ待
ち時間３の動作のサポートを実現することによって、下
位互換性を維持する。（iv）項について簡単に説明する
と、キャッシュＳＤＲＡＭは８３ＭＨｚから１３３ＭＨ
ｚまでの周波数で、ＣＡＳ待ち時間２で動作することが
できる。標準ＳＤＲＡＭはこれらのすべての周波数で動
作するのにＣＡＳ待ち時間３を要する。その結果、所与
のキャッシュＳＤＲＡＭはその動作周波数でＣＡＳ待ち
時間２と３の両方をサポートすることになる。たとえ
ば、１００ＭＨｚのＣＡＳ待ち時間キャッシュＳＤＲＡ
Ｍ部は、１００ＭＨｚでＣＡＳ待ち時間３のＳＤＲＡＭ
制御で動作する。しかし、ＳＤＲＡＭの制御がキャッシ
ュＳＤＲＡＭのパフォーマンス向上を利用しない場合、
この状況でキャッシュＳＤＲＡＭのパフォーマンスはＳ
ＤＲＡＭと同じになる。
はＳＤＲＡＭにとって発展的な改良である。たとえば、
キャッシュＳＤＲＡＭ１００の設計は、業界標準ＳＤＲ
ＡＭ（たとえば１６ＭビットＳＤＲＡＭ）との下位互換
性を維持するように実施されている。本発明のキャッシ
ュＳＤＲＡＭ１００は、（ｉ）ＳＤＲＡＭのコマンド、
アドレス、およびデータ・セットアップ／保持時間をサ
ポートし、（ii）業界標準１６ＭビットＳＤＲＡＭと同
じピン配列とパッケージを使用し、（iii）ＳＤＲＡＭ
と同じコマンド定義、コマンド・シーケンス、および真
理値表を使用し、（iv）すべての動作周波数でＣＡＳ待
ち時間３の動作のサポートを実現することによって、下
位互換性を維持する。（iv）項について簡単に説明する
と、キャッシュＳＤＲＡＭは８３ＭＨｚから１３３ＭＨ
ｚまでの周波数で、ＣＡＳ待ち時間２で動作することが
できる。標準ＳＤＲＡＭはこれらのすべての周波数で動
作するのにＣＡＳ待ち時間３を要する。その結果、所与
のキャッシュＳＤＲＡＭはその動作周波数でＣＡＳ待ち
時間２と３の両方をサポートすることになる。たとえ
ば、１００ＭＨｚのＣＡＳ待ち時間キャッシュＳＤＲＡ
Ｍ部は、１００ＭＨｚでＣＡＳ待ち時間３のＳＤＲＡＭ
制御で動作する。しかし、ＳＤＲＡＭの制御がキャッシ
ュＳＤＲＡＭのパフォーマンス向上を利用しない場合、
この状況でキャッシュＳＤＲＡＭのパフォーマンスはＳ
ＤＲＡＭと同じになる。
【００４３】機能の点から見ると、本発明によるキャッ
シュＳＤＲＡＭは標準ＳＤＲＡＭとのプラグ互換性を持
つようにすることができる。さらに、本明細書で示すよ
うにプログラムして、ＳＤＲＡＭ制御信号が与えられた
場合に標準ＳＤＲＡＭのように動作させることができ
る。
シュＳＤＲＡＭは標準ＳＤＲＡＭとのプラグ互換性を持
つようにすることができる。さらに、本明細書で示すよ
うにプログラムして、ＳＤＲＡＭ制御信号が与えられた
場合に標準ＳＤＲＡＭのように動作させることができ
る。
【００４４】本明細書で説明したように、キャッシュＳ
ＤＲＡＭは標準ＳＤＲＡＭのパフォーマンスの制限を解
消するので有利である。たとえば、キャッシュＳＤＲＡ
Ｍはすべての読取り操作が行レジスタから行われるよう
にすることによって標準ＳＤＲＡＭの列待ち時間を短縮
する。さらに、キャッシュＳＤＲＡＭは同じバンクに対
する並列操作をサポートすることによってメモリ・パフ
ォーマンスを向上させる。したがって、ユーザはＳＤＲ
ＡＭの待ち時間を隠蔽するためにアクセスをパイプライ
ン化し、コマンドをオーバーラップさせることができ
る。これらの変更により、（図１２、図１３に例示する
ように）同じクロック周波数でパフォーマンスを標準Ｓ
ＤＲＡＭの２倍以上にすることができる。この場合も、
キャッシュＳＤＲＡＭの設計は、ユーザがメモリ帯域幅
を十分に利用してすべてのメモリ・アクセスでシステム
待ち状態をなくすことができるようにする発展的な変更
となる。
ＤＲＡＭは標準ＳＤＲＡＭのパフォーマンスの制限を解
消するので有利である。たとえば、キャッシュＳＤＲＡ
Ｍはすべての読取り操作が行レジスタから行われるよう
にすることによって標準ＳＤＲＡＭの列待ち時間を短縮
する。さらに、キャッシュＳＤＲＡＭは同じバンクに対
する並列操作をサポートすることによってメモリ・パフ
ォーマンスを向上させる。したがって、ユーザはＳＤＲ
ＡＭの待ち時間を隠蔽するためにアクセスをパイプライ
ン化し、コマンドをオーバーラップさせることができ
る。これらの変更により、（図１２、図１３に例示する
ように）同じクロック周波数でパフォーマンスを標準Ｓ
ＤＲＡＭの２倍以上にすることができる。この場合も、
キャッシュＳＤＲＡＭの設計は、ユーザがメモリ帯域幅
を十分に利用してすべてのメモリ・アクセスでシステム
待ち状態をなくすことができるようにする発展的な変更
となる。
【００４５】本発明について本発明の特定の実施例を参
照しながら具体的に図示し、説明したが、当業者なら、
本発明の態様および詳細に様々な変更を加えることがで
き、特許請求の範囲に記載されている本発明の精神およ
び範囲から逸脱することなく、本明細書で特に説明した
実施態様以外の本発明のその他の実施態様を作成または
実施することができることがわかるであろう。
照しながら具体的に図示し、説明したが、当業者なら、
本発明の態様および詳細に様々な変更を加えることがで
き、特許請求の範囲に記載されている本発明の精神およ
び範囲から逸脱することなく、本明細書で特に説明した
実施態様以外の本発明のその他の実施態様を作成または
実施することができることがわかるであろう。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４７】（１）多重バンク・アーキテクチャを有す
るキャッシュ・シンクロナス・ダイナミック・ランダム
・アクセス・メモリ（キャッシュＳＤＲＡＭ）装置であ
って、メモリ・バンク・アレイに結合され、メモリ・バ
ンク・アレイ内のデータの行を選択する行デコーダと、
ビット線を介してメモリ・バンク・アレイに結合され、
行デコーダによって選択されたデータの行をラッチする
センス増幅器と、データの行の所望の列を選択する同期
列選択手段とを備えるシンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）バンクと、セ
ンス増幅器によってラッチされたデータの行を格納する
ランダムにアドレス可能な行レジスタと、センス増幅器
と前記行レジスタとの間に配置され、実行する前記キャ
ッシュＳＤＲＡＭの特定の同期メモリ操作に従ってビッ
ト線上にあるデータの行を前記行レジスタにゲート入力
する選択論理ゲート手段とを含み、書込み操作中に前記
キャッシュＳＤＲＡＭに入力されるデータがセンス増幅
器によって受け取られてメモリ・バンク・アレイに書き
込まれ、読出し操作中に前記キャッシュＳＤＲＡＭから
出力されるデータが前記行レジスタからのみ読み出さ
れ、前記行レジスタに入っているデータの行はまずメモ
リ・バンク・アレイからセンス増幅器に読み出され、次
に特定の同期メモリ操作に従って行レジスタに選択的に
ゲート入力されていることを特徴とする、キャッシュＳ
ＤＲＡＭ。 （２）前記キャッシュＳＤＲＡＭに入力されるデータを
受け取る入力線を有する同期的に操作されるデータ入出
力（Ｉ／Ｏ）バッファと、前記データＩ／Ｏバッファと
前記行レジスタとの間に結合され、前記行レジスタから
前記データＩ／Ｏバッファに出力されるデータをラッチ
し、さらに前記データＩ／Ｏバッファとセンス増幅器と
の間に結合され、前記同期的に操作されるデータＩ／Ｏ
バッファからセンス増幅器に入力されるデータをラッチ
する、同期的に操作されるデータ・ラッチとをさらに含
む、上記（１）に記載のキャッシュＳＤＲＡＭ装置。 （３）前記ＳＤＲＡＭの同期列選択手段がさらに前記行
レジスタに格納されたデータの行の所望の列を選択する
ことを特徴とする、上記（１）に記載のキャッシュＳＤ
ＲＡＭ装置。 （４）前記キャッシュＳＤＲＡＭを制御して前記行レジ
スタと多重バンク・アーキテクチャの同じバンクの対応
するメモリ・バンク・アレイとに対して並列同期メモリ
操作を行うことができるように同期制御手段をさらに含
む、上記（１）に記載のキャッシュＳＤＲＡＭ装置。 （５）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンク・アーキテクチャの同じバンクのメモリ・バンク・
アレイに対するプリチャージ操作とを並列して行うこと
ができるようにすることを特徴とする、上記（４）に記
載のキャッシュＳＤＲＡＭ装置。 （６）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンクアーキテクチャの同じバンクの対応するメモリ・バ
ンク・アレイに対するバンク・アクティベート操作とを
並列して行うことができるようにすることを特徴とす
る、上記（４）に記載のキャッシュＳＤＲＡＭ装置。 （７）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンク・アーキテクチャの同じバンクの対応するメモリ・
バンク・アレイに対するバンク・リフレッシュ操作とを
並列して行うことができるようにすることを特徴とす
る、上記（４）に記載のキャッシュＳＤＲＡＭ装置。 （８）行デコーダによって選択されたデータの行が前記
行レジスタにゲート入力され、メモリ・バンク・アレイ
内のデータの同じ行に影響を与える追加の後続同期メモ
リ操作が発生すると、前記選択論理ゲート手段が影響を
受けた行またはビット線上にあるデータを前記行レジス
タにゲート入力し、それによって行データの整合性を維
持することを特徴とする、上記（１）に記載のキャッシ
ュＳＤＲＡＭ装置。 （９）第２のメモリ・バンク・アレイに結合され、第２
のメモリ・バンク・アレイ内のデータの第２の行を選択
する第２の行デコーダと、第２のビット線を介して第２
のメモリ・バンク・アレイに結合され、第２の行デコー
ダによって選択されたデータの行をラッチする第２のセ
ンス増幅器と、データの行の所望の列を選択する第２の
同期列選択手段とを備えた第２のシンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バ
ンクと、第２のセンス増幅器によってラッチされたデー
タの列を格納する第２のランダムにアドレス可能な行レ
ジスタと、第２のセンス増幅器と前記第２の行レジスタ
との間に配置され、実行する前記キャッシュＳＤＲＡＭ
の特定の同期メモリ操作に従って第２のビット線上にあ
るデータの行を選択的に前記行レジスタにゲート入力す
る第２の選択論理ゲート手段とをさらに含み、書込み操
作中に前記キャッシュＳＤＲＡＭの前記第２のＳＤＲＡ
Ｍに入力されるデータが第２のセンス増幅器によって受
け取られ、第２のメモリ・バンク・アレイに書き込ま
れ、読出し操作中に前記キャッシュＳＤＲＡＭの前記第
２のＳＤＲＡＭから出力されるデータが前記第２の行レ
ジスタからのみ読み出され、前記第２の行レジスタに入
っているデータの行がまず第２のメモリ・バンク・アレ
イから第２のセンス増幅器に読み出され、次に特定の同
期メモリ操作に従って第２の行レジスタに選択的にゲー
ト入力されることを特徴とする、上記（１）に記載のキ
ャッシュＳＤＲＡＭ装置。
るキャッシュ・シンクロナス・ダイナミック・ランダム
・アクセス・メモリ（キャッシュＳＤＲＡＭ）装置であ
って、メモリ・バンク・アレイに結合され、メモリ・バ
ンク・アレイ内のデータの行を選択する行デコーダと、
ビット線を介してメモリ・バンク・アレイに結合され、
行デコーダによって選択されたデータの行をラッチする
センス増幅器と、データの行の所望の列を選択する同期
列選択手段とを備えるシンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（ＳＤＲＡＭ）バンクと、セ
ンス増幅器によってラッチされたデータの行を格納する
ランダムにアドレス可能な行レジスタと、センス増幅器
と前記行レジスタとの間に配置され、実行する前記キャ
ッシュＳＤＲＡＭの特定の同期メモリ操作に従ってビッ
ト線上にあるデータの行を前記行レジスタにゲート入力
する選択論理ゲート手段とを含み、書込み操作中に前記
キャッシュＳＤＲＡＭに入力されるデータがセンス増幅
器によって受け取られてメモリ・バンク・アレイに書き
込まれ、読出し操作中に前記キャッシュＳＤＲＡＭから
出力されるデータが前記行レジスタからのみ読み出さ
れ、前記行レジスタに入っているデータの行はまずメモ
リ・バンク・アレイからセンス増幅器に読み出され、次
に特定の同期メモリ操作に従って行レジスタに選択的に
ゲート入力されていることを特徴とする、キャッシュＳ
ＤＲＡＭ。 （２）前記キャッシュＳＤＲＡＭに入力されるデータを
受け取る入力線を有する同期的に操作されるデータ入出
力（Ｉ／Ｏ）バッファと、前記データＩ／Ｏバッファと
前記行レジスタとの間に結合され、前記行レジスタから
前記データＩ／Ｏバッファに出力されるデータをラッチ
し、さらに前記データＩ／Ｏバッファとセンス増幅器と
の間に結合され、前記同期的に操作されるデータＩ／Ｏ
バッファからセンス増幅器に入力されるデータをラッチ
する、同期的に操作されるデータ・ラッチとをさらに含
む、上記（１）に記載のキャッシュＳＤＲＡＭ装置。 （３）前記ＳＤＲＡＭの同期列選択手段がさらに前記行
レジスタに格納されたデータの行の所望の列を選択する
ことを特徴とする、上記（１）に記載のキャッシュＳＤ
ＲＡＭ装置。 （４）前記キャッシュＳＤＲＡＭを制御して前記行レジ
スタと多重バンク・アーキテクチャの同じバンクの対応
するメモリ・バンク・アレイとに対して並列同期メモリ
操作を行うことができるように同期制御手段をさらに含
む、上記（１）に記載のキャッシュＳＤＲＡＭ装置。 （５）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンク・アーキテクチャの同じバンクのメモリ・バンク・
アレイに対するプリチャージ操作とを並列して行うこと
ができるようにすることを特徴とする、上記（４）に記
載のキャッシュＳＤＲＡＭ装置。 （６）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンクアーキテクチャの同じバンクの対応するメモリ・バ
ンク・アレイに対するバンク・アクティベート操作とを
並列して行うことができるようにすることを特徴とす
る、上記（４）に記載のキャッシュＳＤＲＡＭ装置。 （７）前記同期制御手段が前記キャッシュＳＤＲＡＭを
制御して、前記行レジスタに対する読出し操作と多重バ
ンク・アーキテクチャの同じバンクの対応するメモリ・
バンク・アレイに対するバンク・リフレッシュ操作とを
並列して行うことができるようにすることを特徴とす
る、上記（４）に記載のキャッシュＳＤＲＡＭ装置。 （８）行デコーダによって選択されたデータの行が前記
行レジスタにゲート入力され、メモリ・バンク・アレイ
内のデータの同じ行に影響を与える追加の後続同期メモ
リ操作が発生すると、前記選択論理ゲート手段が影響を
受けた行またはビット線上にあるデータを前記行レジス
タにゲート入力し、それによって行データの整合性を維
持することを特徴とする、上記（１）に記載のキャッシ
ュＳＤＲＡＭ装置。 （９）第２のメモリ・バンク・アレイに結合され、第２
のメモリ・バンク・アレイ内のデータの第２の行を選択
する第２の行デコーダと、第２のビット線を介して第２
のメモリ・バンク・アレイに結合され、第２の行デコー
ダによって選択されたデータの行をラッチする第２のセ
ンス増幅器と、データの行の所望の列を選択する第２の
同期列選択手段とを備えた第２のシンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）バ
ンクと、第２のセンス増幅器によってラッチされたデー
タの列を格納する第２のランダムにアドレス可能な行レ
ジスタと、第２のセンス増幅器と前記第２の行レジスタ
との間に配置され、実行する前記キャッシュＳＤＲＡＭ
の特定の同期メモリ操作に従って第２のビット線上にあ
るデータの行を選択的に前記行レジスタにゲート入力す
る第２の選択論理ゲート手段とをさらに含み、書込み操
作中に前記キャッシュＳＤＲＡＭの前記第２のＳＤＲＡ
Ｍに入力されるデータが第２のセンス増幅器によって受
け取られ、第２のメモリ・バンク・アレイに書き込ま
れ、読出し操作中に前記キャッシュＳＤＲＡＭの前記第
２のＳＤＲＡＭから出力されるデータが前記第２の行レ
ジスタからのみ読み出され、前記第２の行レジスタに入
っているデータの行がまず第２のメモリ・バンク・アレ
イから第２のセンス増幅器に読み出され、次に特定の同
期メモリ操作に従って第２の行レジスタに選択的にゲー
ト入力されることを特徴とする、上記（１）に記載のキ
ャッシュＳＤＲＡＭ装置。
【図１】周知の（２Ｍビット×４入出力×２バンク）シ
ンクロナス・ダイナミック・ランダム・アクセス装置の
ブロック図である。
ンクロナス・ダイナミック・ランダム・アクセス装置の
ブロック図である。
【図２】周知の（２Ｍビット×４入出力×２バンク）シ
ンクロナス・ダイナミック・ランダム・アクセス装置の
ブロック図である。
ンクロナス・ダイナミック・ランダム・アクセス装置の
ブロック図である。
【図３】周知のＳＤＲＡＭのモード・レジスタのプログ
ラミングに関連して使用されるアドレス入力の例を示す
図である。
ラミングに関連して使用されるアドレス入力の例を示す
図である。
【図４】本発明によるキャッシュ（２Ｍビット×４入出
力×２バンク）シンクロナス・ダイナミック・ランダム
・アクセス・メモリ装置のブロック図である。
力×２バンク）シンクロナス・ダイナミック・ランダム
・アクセス・メモリ装置のブロック図である。
【図５】本発明によるキャッシュ（２Ｍビット×４入出
力×２バンク）シンクロナス・ダイナミック・ランダム
・アクセス・メモリ装置のブロック図である。
力×２バンク）シンクロナス・ダイナミック・ランダム
・アクセス・メモリ装置のブロック図である。
【図６】図３のブロック図に示す本発明によるキャッシ
ュＳＤＲＡＭの一部を詳細に示す図である。
ュＳＤＲＡＭの一部を詳細に示す図である。
【図７】本発明によるプログラム可能キャッシュ方式の
一部を説明する流れ図である。
一部を説明する流れ図である。
【図８】本発明によるキャッシュＳＤＲＡＭのモード・
レジスタのプログラミングに関連して使用されるアドレ
ス入力の例を示す図である。
レジスタのプログラミングに関連して使用されるアドレ
ス入力の例を示す図である。
【図９】キャッシュ（ページ）読出し中の自動リフレッ
シュ・コマンドの例を示す図（バースト長＝４、ＣＡＳ
待ち時間＝２）である。
シュ・コマンドの例を示す図（バースト長＝４、ＣＡＳ
待ち時間＝２）である。
【図１０】読出しの後に読出しミスが続く例を示す図
（バースト長＝４、ＣＡＳ待ち時間＝２）である。
（バースト長＝４、ＣＡＳ待ち時間＝２）である。
【図１１】読出しミスの後に書込みミスが続く例を示す
図（バースト長＝４、ＣＡＳ待ち時間＝２）である。
図（バースト長＝４、ＣＡＳ待ち時間＝２）である。
【図１２】同じバンクに対するランダム行読出しの場合
の標準ＳＤＲＡＭと本発明によるキャッシュＳＤＲＡＭ
とのタイミング図の比較を示す図である。
の標準ＳＤＲＡＭと本発明によるキャッシュＳＤＲＡＭ
とのタイミング図の比較を示す図である。
【図１３】同じバンクに対するランダム行読出しの場合
の標準ＳＤＲＡＭと本発明によるキャッシュＳＤＲＡＭ
とのタイミング図の比較を示す図である。
の標準ＳＤＲＡＭと本発明によるキャッシュＳＤＲＡＭ
とのタイミング図の比較を示す図である。
１００ キャッシュＳＤＲＡＭ １０２ キャッシュ １０４ ＳＤＲＡＭバンク １０６ センス増幅器 １０８ モード・レジスタ １１６ 行デコーダ １１８ 列デコーダ １２０ センス増幅器 １２１ 選択論理ゲート手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジム・ルイス・ロジャーズ アメリカ合衆国05468 バーモント州ミル トン ハイランド・アベニュー ９ (72)発明者 スティーブン・ウィリアム・トマショット アメリカ合衆国05495 バーモント州ウィ リストンテラス・ドライブ 63
Claims (9)
- 【請求項１】多重バンク・アーキテクチャを有するキャ
ッシュ・シンクロナス・ダイナミック・ランダム・アク
セス・メモリ（キャッシュＳＤＲＡＭ）装置であって、 メモリ・バンク・アレイに結合され、メモリ・バンク・
アレイ内のデータの行を選択する行デコーダと、ビット
線を介してメモリ・バンク・アレイに結合され、行デコ
ーダによって選択されたデータの行をラッチするセンス
増幅器と、データの行の所望の列を選択する同期列選択
手段とを備えるシンクロナス・ダイナミック・ランダム
・アクセス・メモリ（ＳＤＲＡＭ）バンクと、 センス増幅器によってラッチされたデータの行を格納す
るランダムにアドレス可能な行レジスタと、 センス増幅器と前記行レジスタとの間に配置され、実行
する前記キャッシュＳＤＲＡＭの特定の同期メモリ操作
に従ってビット線上にあるデータの行を前記行レジスタ
にゲート入力する選択論理ゲート手段とを含み、 書込み操作中に前記キャッシュＳＤＲＡＭに入力される
データがセンス増幅器によって受け取られてメモリ・バ
ンク・アレイに書き込まれ、 読出し操作中に前記キャッシュＳＤＲＡＭから出力され
るデータが前記行レジスタからのみ読み出され、前記行
レジスタに入っているデータの行はまずメモリ・バンク
・アレイからセンス増幅器に読み出され、次に特定の同
期メモリ操作に従って行レジスタに選択的にゲート入力
されていることを特徴とする、キャッシュＳＤＲＡＭ。 - 【請求項２】前記キャッシュＳＤＲＡＭに入力されるデ
ータを受け取る入力線を有する同期的に操作されるデー
タ入出力（Ｉ／Ｏ）バッファと、 前記データＩ／Ｏバッファと前記行レジスタとの間に結
合され、前記行レジスタから前記データＩ／Ｏバッファ
に出力されるデータをラッチし、さらに前記データＩ／
Ｏバッファとセンス増幅器との間に結合され、前記同期
的に操作されるデータＩ／Ｏバッファからセンス増幅器
に入力されるデータをラッチする、同期的に操作される
データ・ラッチとをさらに含む、請求項１に記載のキャ
ッシュＳＤＲＡＭ装置。 - 【請求項３】前記ＳＤＲＡＭの同期列選択手段がさらに
前記行レジスタに格納されたデータの行の所望の列を選
択することを特徴とする、請求項１に記載のキャッシュ
ＳＤＲＡＭ装置。 - 【請求項４】前記キャッシュＳＤＲＡＭを制御して前記
行レジスタと多重バンク・アーキテクチャの同じバンク
の対応するメモリ・バンク・アレイとに対して並列同期
メモリ操作を行うことができるように同期制御手段をさ
らに含む、請求項１に記載のキャッシュＳＤＲＡＭ装
置。 - 【請求項５】前記同期制御手段が前記キャッシュＳＤＲ
ＡＭを制御して、前記行レジスタに対する読出し操作と
多重バンク・アーキテクチャの同じバンクのメモリ・バ
ンク・アレイに対するプリチャージ操作とを並列して行
うことができるようにすることを特徴とする、請求項４
に記載のキャッシュＳＤＲＡＭ装置。 - 【請求項６】前記同期制御手段が前記キャッシュＳＤＲ
ＡＭを制御して、前記行レジスタに対する読出し操作と
多重バンクアーキテクチャの同じバンクの対応するメモ
リ・バンク・アレイに対するバンク・アクティベート操
作とを並列して行うことができるようにすることを特徴
とする、請求項４に記載のキャッシュＳＤＲＡＭ装置。 - 【請求項７】前記同期制御手段が前記キャッシュＳＤＲ
ＡＭを制御して、前記行レジスタに対する読出し操作と
多重バンク・アーキテクチャの同じバンクの対応するメ
モリ・バンク・アレイに対するバンク・リフレッシュ操
作とを並列して行うことができるようにすることを特徴
とする、請求項４に記載のキャッシュＳＤＲＡＭ装置。 - 【請求項８】行デコーダによって選択されたデータの行
が前記行レジスタにゲート入力され、メモリ・バンク・
アレイ内のデータの同じ行に影響を与える追加の後続同
期メモリ操作が発生すると、前記選択論理ゲート手段が
影響を受けた行またはビット線上にあるデータを前記行
レジスタにゲート入力し、それによって行データの整合
性を維持することを特徴とする、請求項１に記載のキャ
ッシュＳＤＲＡＭ装置。 - 【請求項９】第２のメモリ・バンク・アレイに結合さ
れ、第２のメモリ・バンク・アレイ内のデータの第２の
行を選択する第２の行デコーダと、第２のビット線を介
して第２のメモリ・バンク・アレイに結合され、第２の
行デコーダによって選択されたデータの行をラッチする
第２のセンス増幅器と、データの行の所望の列を選択す
る第２の同期列選択手段とを備えた第２のシンクロナス
・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲ
ＡＭ）バンクと、 第２のセンス増幅器によってラッチされたデータの列を
格納する第２のランダムにアドレス可能な行レジスタ
と、 第２のセンス増幅器と前記第２の行レジスタとの間に配
置され、実行する前記キャッシュＳＤＲＡＭの特定の同
期メモリ操作に従って第２のビット線上にあるデータの
行を選択的に前記行レジスタにゲート入力する第２の選
択論理ゲート手段とをさらに含み、 書込み操作中に前記キャッシュＳＤＲＡＭの前記第２の
ＳＤＲＡＭに入力されるデータが第２のセンス増幅器に
よって受け取られ、第２のメモリ・バンク・アレイに書
き込まれ、 読出し操作中に前記キャッシュＳＤＲＡＭの前記第２の
ＳＤＲＡＭから出力されるデータが前記第２の行レジス
タからのみ読み出され、前記第２の行レジスタに入って
いるデータの行がまず第２のメモリ・バンク・アレイか
ら第２のセンス増幅器に読み出され、次に特定の同期メ
モリ操作に従って第２の行レジスタに選択的にゲート入
力されることを特徴とする、請求項１に記載のキャッシ
ュＳＤＲＡＭ装置。
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