JP2004311002A - 半導体メモリ装置 - Google Patents

Abstract

【課題】本発明は半導体メモリ装置に関し、特に不揮発性強誘電体レジスタを利用してモードレジスタをセッティングすることにより、システムのパワーアップ時にモードレジスタを再びセッティングする過程を省略できるようにする技術を開示する。
【解決手段】このような本発明は、モードリセットに関するレジスタを不揮発性強誘電体キャパシタで具現することにより、不揮発性キャパシタメモリに適用時ＳＤＲ（Single Data Rate）ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）又はＤＤＲ（Double Data Rate）ＳＤＲＡＭと同一の機能を具現することができるようにする。従って、本発明は電源のオフ時にも、モードレジスタに格納されたデータを維持することができ、ディラムとの互換性を維持することができるようにする効果を提供する。
【選択図】図７

Description

本発明は半導体メモリ装置に関し、特に不揮発性強誘電体レジスタを利用してモードレジスタをセッティングすることにより、システムの電源オフ時にもモードレジスタに格納されたデータを維持することができる技術である。

一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有しながら、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。

このようなＦｅＲＡＭは、ディラムと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。

前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第2002-85533号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。

一方、図１及び図２は従来の半導体メモリ装置でモードレジスタセットアップ過程を説明するための図である。

従来の半導体メモリ装置は、チップに電源を供給してパワーアップが完了すると（段階Ｓ１）クロック信号ＣＬＫ／ＣＬＫが発生することになる。また、一定クロック信号ＣＬＫ／ＣＬＫが発生する時点に至ることになると、命令信号に従いモードレジスタに揮発性データをセッティングする過程を行う。（段階Ｓ２）その次に、モードレジスタにセッティングされたデータに従いアクティブ、ライト又はリード命令を行う。（段階Ｓ３）以後、チップの電源を遮断してパワーダウンが完了した状態で（段階Ｓ４）電源が再供給されると、再び前記のようなモードレジスタセッティング過程を経ることになる。

図３は、前述した従来の半導体メモリ装置でモードレジスタ２の詳細構成を示す。

従来のモードレジスタ２は、各々のデータ領域にチップセッティング条件に関する揮発性データを格納する。即ち、モードレジスタ２はアドレスバス１から印加するアドレスＡ０〜Ａ１４に従い該当する各々のデータ領域にバーストランス（Burst Length）、バーストタイプ(Burst Type)、カスレイテンシ(/Column Address Strobe Latency)、テストモード（Test mode）及びＤＬＬ（Delay-locked loop；遅延同期ループ）に関する揮発性データをセッティングする。

ここで、バーストレングスは幾多のデータを一度に連続的に読み書きする単位であり、１、２、４、８又はフルページ（full page）等に設けることができる。バーストタイプは前記バーストレングスに従いアドレスが変化する場合、連続的な（Sequential）方式又はインタリーブ（Interleave）方式でアドレシを変化させる。

また、カスレイテンシはリード命令を行い、幾つかのクロック以後にデータ出力が可能であるかを示す。ここで、ライト時にはカスレイテンシ値が０となる。さらに、テストモードはテスト時に必要な変数に関する情報を格納する。そして、ＤＬＬは遅延時間設定時に用いられる変数に関する情報を格納する。

ところが、従来のこのようなモードレジスタ２はシステムに電源を再び供給する度に、モードレジスタ２に格納されたデータを再びセッティングしなければならない問題点がある。これに伴い、システムの性能が低下し、チップの制御が困難になる問題点がある。

一方、従来の揮発性モードレジスタ２を採用する半導体メモリ装置は、その駆動速度が次第に増加しながらバス信号等の伝達過程でノイズ性反射信号が発生することになる。このようなノイズ性反射信号を吸収して伝達信号の特性を改善するため、ターミネーション（Termination）抵抗を各々のバスに追加する方法が用いられている。

ところが、通常ターミネーション抵抗はチップの外部ボード（Board）のバスに設けられる。従って、別途のターミネーション関連回路の構成によりボードの面積が増加することになり、パワーダウンモード時にターミネーション抵抗を介し電流が漏出され得る問題点がある。
USP 6,314,016 USP 6,301,145 USP 6,067,244

本発明は前記のような問題点を解決するため案出されたものであり、次のような目的を有する。

第一、モードリセットに係るレジスタを不揮発性強誘電体キャパシタに具現することにより、モードレジスタに不揮発性特性を与えるようにすることにその目的がある。特に、不揮発性強誘電体キャパシタをモードレジスタに適用し、ＳＤＲ（Single Data Rate）ＳＤＲＡＭとＤＤＲ（Double Data Rate）ＳＤＲＡＭと同様の動作を具現できるようにすることにその目的がある。

第二、多重アドレス選択のためのスイッチング手段を備え、ＳＲＡＭ／フラッシュ等と互換性が維持できるようにすることにその目的がある。

第三、オン−チップターミネーション関連回路をオンチップ内部に構成し、伝送信号の特性が改善できるようにすることにその目的がある。

前記の目的を達成するための本発明の半導体メモリ装置は、基準電圧により入力されるアドレスのロジックレベルを感知して出力する入力バッファ；入力バッファから出力されたアドレスをラッチしてバンク選択信号、ローアドレス、及びカラムアドレスを順次出力するアドレスラッチ；不揮発性強誘電体キャパシタにチップ動作に関する各種パラメータ等をプログラムし、プログラムされたコードに従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及びセルアレイを複数備え、前記制御信号に同期してバンク選択信号、ローアドレス及びカラムアドレスに従い選択された一つのセルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする。
また、本発明は入力されるアドレスをラッチしてバンク選択信号、ローアドレス、及びカラムアドレスを順次出力するアドレスラッチ；不揮発性強誘電体キャパシタにチップ動作に関する各種パラメータ等をプログラムし、プログラムされたコードに従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及びセルアレイを複数備え、制御信号に同期してバンク選択信号、ローアドレス及びカラムアドレスに従い選択された一つのセルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする。

さらに、本発明は不揮発性強誘電体メモリを備え、不揮発性強誘電体メモリにプログラムされたモードレジスタ値に従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及びセルアレイを複数備え、前記制御信号に同期して選択されたセルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする。

本発明は次のような効果を提供する。

第一、モードリセットに関与するレジスタを不揮発性強誘電体キャパシタで具現し、全ての半導体メモリ装置のモードレジスタに不揮発性特性を与えることができるようになる。特に、不揮発性強誘電体キャパシタをモードレジスタに適用し、ＳＤＲ（Single Data Rate）ＳＤＲＡＭとＤＤＲ（Double Data Rate）ＳＤＲＡＭと同一の動作を具現することができるようにする。

第二、多重アドレス選択のためのスイッチング手段に従い、ＳＲＡＭ／フラッシュ等と互換性を維持することができるようにする。

第三、オンチップターミネーション関連回路を改善し、伝送信号の雑音を低減し、良質のマージンを確保することができ、システムボードの面積及びコスト増加を減少させることができるようにする。

第四、不揮発性強誘電体モードレジスタを利用し、電源のオフ時にも格納されたデータを維持することができるので、電力消耗を減少させることができるようにする。

図４及び図５は、本発明に係る半導体メモリ装置のモードレジスタのセットアップ過程を説明するための図である。

本発明はチップに電源を供給してパワーアップが完了すると（段階Ｓ１０）、クロック信号ＣＬＫ、／ＣＬＫが発生することになる。この時、本発明のシステムは初期セットアップ過程であるかを判断し（段階Ｓ２０）、初期セットアップの場合パワーアップと同時に不揮発性強誘電体モードレジスタに不揮発性データをセッティングする。即ち、本発明はチップテスト過程、又は本発明をシステムに設けた以後に別途のＣＭＯＳセットアップ過程を介し、モードレジスタセットアップを行う。（段階Ｓ３０）
そして、一定クロック信号ＣＬＫ、／ＣＬＫが発生する時点に至ることになれば、不揮発性強誘電体モードレジスタにセッティングされた不揮発性データに従いアクティブ、ライト又はリード命令を行う。（段階Ｓ４０）従って、チップの電源を遮断しパワーダウンが完了した状態で（段階Ｓ５０）電源が再供給される場合、別途のモードレジスタセッティング過程を経ず直ちに命令を行うようにする。

図６は、本発明の不揮発性強誘電体モードレジスタ４に対する詳細構成を示す。

本発明の不揮発性強誘電体モードレジスタ４は、各々のデータ領域にチップセッティング条件に関する不揮発性データを格納する。即ち、不揮発性強誘電体モードレジスタ４は、アドレスバス３から印加されるアドレスＡ０〜Ａ１４に従い該当する各々のデータ領域にバーストレングス（Burst Length）、バーストタイプ(Burst Type)、カスレイテンシ(/Column Address Strobe Latency)、テストモード（Test mode）及びＤＬＬ（Delay-locked loop；遅延同期ループ）に関する揮発性データをセッティングする。ここで、不揮発性強誘電体モードレジスタ４は前述した各々のパラメータ等を不揮発性データに格納し、電源のオフ時にもデータを維持することができるようにする。

図７は、本発明に係る半導体メモリ装置の構成図である。

図７の実施例は、ＤＤＲ（Double Data Rate）ＳＤＲＡＭと同一の動作を具現することができるようにする多重アドレス不揮発性強誘電体メモリ装置に関する実施例である。

図７の実施例は、ＳＳＴＬ（Stub Series Terminated Transceiver Logic；スタブシリーズターミネーショントランシーバーロジック）バッファ１０、カラムアドレスラッチ２０、ローアドレスラッチ３０、バンク選択部４０、アドレス遷移検出部５０、不揮発性強誘電体モードレジスタ６０、カラムバーストカウンタ（Column Burst Counter；７０）、バンクアレイ８０、データ入力バッファ９０、データ出力バッファ９１、データストローブ（Strobe）バッファ９２、ＤＬＬ（Delay-locked loop；９３）及び制御信号発生部１００を備える。

ここで、ＳＳＴＬバッファ１０は外部から入力される基準電圧Ｖ＿ＲＥＦに入力されるアドレスＡ０〜Ａｎのロジックレベルを感知する。ＳＳＴＬバッファ１０から出力された信号はバンク選択部４０、ローアドレスラッチ３０及びカラムアドレスラッチ２０に順次出力される。

カラムアドレスラッチ２０は、カラムアドレスストローブ信号／ＣＡＳ（Column Address Strobe）によりラッチされたカラムアドレスをカラムバーストカウンタ７０に出力する。ローアドレスラッチ３０は、ローアドレスストローブ信号／ＲＡＳ（Row Address Strobe）によりラッチされたローアドレスをローディコーダ８２及びアドレス遷移検出部５０に出力する。バンク選択部４０はローアドレスストローブ信号／ＲＡＳ（Row Address Strobe）によりバンク選択信号をアドレス遷移検出部５０及びローディコーダ８２に出力する。

アドレス遷移検出部５０はラッチされたローアドレスとバンク選択信号でアドレス遷移を感知し、アドレス遷移検出信号ＡＴＤ（Address Transition Detection）を制御信号発生部１００に出力する。ここで、アドレス遷移検出信号ＡＴＤは以前に選択されたバンクアドレス、又はローアドレスが変更される場合にのみ発生することになる。反面、バンクアドレスやローアドレスが変更されない場合は、アドレス遷移検出信号ＡＴＤが発生しなくなってセルデータのセンシング動作を行わない。従って、不要なデータの破壊（Destructive）動作を遮断してセルデータの信頼性を向上させ、チップの駆動電流を節減できるようになる。

不揮発性強誘電体モードレジスタ６０は、前述した図６に示したように不揮発性強誘電体メモリにチップセッティング条件に関する各々のパラメータ等を格納する。カラムバーストカウンタ７０はバーストモード時、カラムアドレスラッチ２０から印加されるラッチされたカラムアドレスを開始アドレスに用い、追加的なカラムアドレスをカウンティングして増加させる。

さらに、バンクアレイ８０は複数のバンク８５を備える。各々のバンク８５は、セルアレイ８１、ローディコーダ８２、カラムディコーダ８３及びセンスアンプ８４を備える。

ここで、ローディコーダ８２は、バンク選択信号に従い活性化されラッチされたローアドレスをディコーディングする。カラムディコーダ８３は、カラムバスカウンタ７０の出力に従い、カラムアドレスをディコーディングする。また、カラムディコーダ８３は、データ入力バッファ９０を介し入力されるＩ/Ｏバスデータを選択的にセンスアンプ８４に出力する。さらに、カラムディコーダ８３はセンスアンプ８４で増幅されたデータを、Ｉ／Ｏバスを介し選択的にデータ出力バッファ９１に出力する。

データ入力バッファ９０はデータ入出力ピンＤＱ０〜ＤＱｎから入力される入力データを、基準電圧Ｖ＿ＲＥＦと比較してＩ／Ｏバスに出力する。データ出力バッファ９１は、データストローブ信号ＤＱＳに同期してＩ／Ｏバスから印加されるデータをデータ入出力ピンＤＱ０〜ＤＱｎに出力する。

データストローブバッファ９２は、ＤＬＬ９３から印加される出力信号に従いデータストローブ信号ＤＱＳをデータ出力バッファ９１及び制御信号発生部１００に出力する。ＤＬＬ９３は入力信号の遅延時間を補償するための位相変換回路である。従って、ＤＬＬ９３は外部から入力される同期クロック信号ＣＬＫ、／ＣＬＫに同期して位相差を有する同一波形の信号を、データストローブバッファ９２に出力する。

さらに、制御信号発生部１００は基準電圧Ｖ＿ＲＥＦ、クロック信号ＣＬＫ、／ＣＬＫ、活性化クロック信号ＣＫＥ、チップ選択信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、マスク制御信号ＤＭＵ、ＤＭＬ及びデータストローブ信号ＤＱＳに従い、ラッチクロック信号ＬＣＫ、差動増幅イネーブル信号ＤＡ＿ＥＮ及びチップ駆動に必要な各種制御信号等を発生する。

ここで、活性化クロック信号ＣＫＥは、同期クロック信号ＣＬＫ、／ＣＬＫの活性化の可否を決定するための信号である。チップ選択信号／ＣＳは命令信号の入力時にローに活性化されチップを選択するための信号である。ローアドレスストローブ信号／ＲＡＳは、ローアドレス及びバンクアドレスをストローブするための信号である。また、カラムアドレスストローブ信号／ＣＡＳは、カラムアドレスをストローブするための信号である。ライトイネーブル信号／ＷＥは、セルアレイ８１にデータをリードするかライトするための信号である。

さらに、マスク制御信号ＤＭＵ、ＤＭＬは、バイト（Byte）データのライトをマスクするための制御信号である。ここで、マスク制御信号ＤＭＵは上部（Upper）バイト入出力データのライト活性化の可否を決定する信号である。なお、マスク制御信号ＤＭＬは、下部（Lower）バイト入出力データのライト活性化の可否を決定する信号である。データストローブ信号ＤＱＳは両方向制御信号であり、ライトモード時にはマスタ（Master）により制御され、リードモード時にはスレーブ（Slave）により制御される。

図８は、ＤＤＲ（Double Data Rate）ＳＤＲＡＭと同一の動作を具現することができるようにする多重アドレス組合せ不揮発性強誘電体メモリ装置に関する実施例である。

図８の実施例は、ＳＲＡＭ（Static Random Access Memory）及びフラッシュ（Flash）との互換性を維持するためＳＳＴＬ入力バッファを選択的に用いることができるようにするスイッチング制御部１１０、１２０を備えることを特徴とする。さらに、図８の構成で図７と同一の構成要素は図７と同一の図面符号を用い、その詳細な説明は省略することにする。

その構成を検討してみれば、図８の実施例はカラムＳＳＴＬバッファ１１、ローＳＳＴＬバッファ１２、バンクＳＳＴＬバッファ１３、スイッチング制御部１１０、スイッチング制御部１２０、カラムアドレスラッチ２０、ローアドレスラッチ３０、バンク選択部４０、アドレス遷移検出部５０、不揮発性強誘電体モードレジスタ６０、カラムバーストカウンタ（Column Burst Counter；７０）、バンクアレイ８０、データ入力バッファ９０、データ出力バッファ９１、データストローブ（Strobe）バッファ９２、ＤＬＬ（Delay-locked loop；９３）及び制御信号発生部１００を備える。

ここで、スイッチング制御部１１０は制御部１１１、スイッチング部１１３及びスイッチング部１１３と逆位相を有するスイッチング部１１４を備える。また、スイッチング制御部１２０は、制御部１２１、スイッチング部１２３及びスイッチング部１２３と逆位相を有するスイッチング部１２４を備える。

先ず、カラムＳＳＴＬバッファ１１は、外部から入力される基準電圧Ｖ＿ＲＥＦにより入力されるカラムアドレスＡ０〜Ａｙのロジックレベルを感知する。さらに、ローＳＳＴＬバッファ１２は、外部から入力される基準電圧Ｖ＿ＲＥＦにより入力されるローアドレスＡ０〜Ａｘのロジックレベルを感知する。そして、バンクＳＳＴＬバッファ１３は、外部から入力される基準電圧Ｖ＿ＲＥＦにより入力されるバンクアドレスＡ０〜Ａｂのロジックレベルを感知する。

カラムＳＳＴＬバッファ１１から出力された信号は、スイッチング制御部１１０を介しカラムアドレスラッチ２０に出力される。また、ローＳＳＴＬバッファ１２から出力された信号はローアドレスラッチ３０に出力される。さらに、バンクＳＳＴＬバッファ１３から出力された信号は、スイッチング制御部１２０を介しバンク選択部４０に出力される。

このような構成を有する図８の実施例に対する動作過程を説明すれば、次の通りである。

先ず、通常動作モードの場合は制御部１１はスイッチング部１１３がターンオンされるよう制御し、制御部１２１はスイッチング部１２３がターンオンされるよう制御する。この時、スイッチング部１１４及びスイッチング部１２４はターンオフ状態を維持する。

従って、バンクＳＳＴＬバッファ１３の出力がバンク選択部４０に出力され、ローＳＳＴＬバッファ１２の出力がローアドレスラッチ３０に出力され、カラムＳＳＴＬバッファ１１の出力がカラムアドレスラッチ２０に順次出力される。

その反面、時分割制御モードの場合は、制御部１１１はスイッチング部１１４がターンオンされるよう制御し、制御部１２１はスイッチング部１２４がターンオンされるよう制御する。この時、スイッチング部１１３及びスイッチング部１２３はターンオフ状態を維持する。従って、ローＳＳＴＬバッファ１２を介し入力されるバンクアドレス、ローアドレス及びカラムアドレスが順次時分割方法により制御されるようにする。

以上でのように図７及び図８の実施例は、ＤＤＲ動作を行うため一サイクルの間少なくとも二つのデータを検出しなければならない。従って、短い区間の間、基準電圧を基準とする入力データの電圧レベル検出が速やかでなければならない。このため、本発明の図７及び図８の実施例では、入力データの電圧レベルにＳＳＴＬ（Stub Series Terminated Transceiver Logic）レベルを用いることになる。

図９は、本発明に係る半導体メモリ装置の構成図である。

図９は、ＳＤＲ（Single Data Rate）ＳＤＲＡＭと同一の動作を具現することができるようにする多重アドレス不揮発性強誘電体メモリ装置に関する実施例である。

図９の実施例は、カラムアドレスラッチ２００、ローアドレスラッチ２１０、バンク選択部２２０、アドレス遷移検出部２３０、不揮発性強誘電体モードレジスタ２４０、カラムバーストカウンタ２５０、バンクアレイ２６０、データ入力バッファ２７０、データ出力バッファ２７１及び制御信号発生部２８０を備える。

ここで、カラムアドレスラッチ２００は、カラムアドレスストローブ信号／ＣＡＳにより入力されるアドレスＡ０〜Ａｎをカラムバーストカウンタ２５０に出力する。ローアドレスラッチ２１０は、ローアドレスストローブ信号／ＲＡＳにより入力されるローアドレスＡ０〜Ａｎをローディコーダ２６２及びアドレス遷移検出部２３０に出力する。バンク選択部２２０は、ローアドレスストローブ信号／ＲＡＳによりバンク選択信号をアドレス遷移検出部２３０及びローディコーダ２６２に出力する。

アドレス遷移検出部２３０は、ローアドレス及びバンクアドレスの遷移により発生するアドレス遷移検出信号ＡＴＤ（Address Transition Detection）を制御信号発生部１００に出力する。ここで、アドレス遷移検出信号ＡＴＤは以前に選択されたバンクアドレス、又はローアドレスが変更される場合にのみ発生することになる。その反面、バンクアドレスやローアドレスが変更されない場合は、アドレス遷移検出信号ＡＴＤが発生しないようになりセルデータのセンシング動作を行わない。従って、不要なセルデータの破壊（Destructive）動作を遮断してセルデータの信頼性を向上させ、チップの駆動電流を低減することができるようになる。

不揮発性強誘電体モードレジスタ２４０は、前述の図６に示したように不揮発性強誘電体メモリにチップセッティング条件に関する各々のパラメータ等を格納する。カラムバーストカウンタ２５０はバーストモード時、カラムアドレスラッチ２００から印加されるカラムアドレスを開始アドレスに用い、追加的なカラムアドレスをカウンティングして増加させる。

さらに、バンクアレイ２６０は複数のバンク２６５を備える。各々のバンク２６５はセルアレイ２６１、ローディコーダ２６２、カラムディコーダ２６３及びセンスアンプ２６４を備える。

ここで、ローディコーダ２６２はバンク選択信号に従い活性化されローアドレスをディコーディングする。カラムディコーダ２６３は、カラムバスカウンタ２５０の出力に従いカラムアドレスをディコーディングする。また、カラムディコーダ２６３は、データ入力バッファ２７０を介し入力されるＩ/Ｏバスデータを選択的にセンスアンプ２６４に出力する。さらに、カラムディコーダ２６３はセンスアンプ２６４で増幅されたデータを、Ｉ／Ｏバスを介し選択的にデータ出力バッファ２７１に出力する。

データ入力バッファ２７０は、データ入出力ピンＤＱ０〜ＤＱｎから入力される入力データをバッファリングしてＩ／Ｏバスに出力する。データ出力バッファ２７１は、センスアンプ２６４から印加されるデータをバッファリングしてデータ入出力ピンＤＱ０〜ＤＱｎに出力する。

さらに、制御信号発生部２８０はクロック信号ＣＬＫ、活性化クロック信号ＣＫＥ、チップ選択信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びマスク制御信号ＤＭＵ、ＤＭＬに従い、ラッチクロック信号ＬＣＫ及びチップ駆動に必要な各種制御信号等を発生する。

ここで、活性化クロック信号ＣＫＥは、同期クロック信号ＣＬＫの活性化の可否を決定するための信号である。チップ選択信号／ＣＳは命令の入力時ローに活性化されチップを選択するための信号である。ローアドレスストローブ信号／ＲＡＳは、ローアドレス及びバンクアドレスをストローブするための信号である。また、カラムアドレスストローブ信号／ＣＡＳは、カラムアドレスをストローブするための信号である。ライトイネーブル信号／ＷＥは、セルアレイ２６１にデータをリードするかライトするための信号である。

さらに、マスク制御信号ＤＭＵ、ＤＭＬは、バイト（Byte）データのライトをマスクするための制御信号である。ここで、マスク制御信号ＤＭＵは上部（Upper）バイト入出力データのライト活性化の可否を決定する信号である。そして、マスク制御信号ＤＭＬは、下部（Lower）バイト入出力データのライト活性化の可否を決定する信号である。

図１０は、ＳＤＲ（Single Data Rate）ＳＤＲＡＭと同一の動作を具現することができるようにする多重アドレス組合せ不揮発性強誘電体メモリ装置に関する実施例である。

図１０の実施例は、ＳＲＡＭ（Static Random Access Memory）及びフラッシュ（Flash）との互換性を維持するため入力アドレスを、選択的に用いることができるようにするスイッチング制御部２９０、３３０を備えることを特徴とする。さらに、図１０の構成で図９と同一の構成要素は図９と同一の図面符号を用い、その詳細な説明は省略することにする。

その構成を検討してみれば、図１０の実施例はスイッチング制御部２９０、スイッチング制御部３００、カラムアドレスラッチ２００、ローアドレスラッチ２１０、バンク選択部２２０、アドレス遷移検出部２３０、不揮発性強誘電体モードレジスタ２４０、カラムバーストカウンタ２５０、バンクアレイ２６０、データ入力バッファ２７０、データ出力バッファ２７１及び制御信号発生部２８０を備える。

ここで、スイッチング制御部２９０は制御部２９１、スイッチング部２９３及びスイッチング部２９３と逆位相を有するスイッチング部２９４を備える。また、スイッチング制御部３００は制御部３０１、スイッチング部３０３及びスイッチング部３０３と逆位相を有するスイッチング部３０４を備える。

先ず、入力されるカラムアドレスＡ０〜Ａｙは、スイッチング制御部２９０を介しカラムアドレスラッチ２００に出力される。さらに、入力されるローアドレスＡ０〜Ａｘは、ローアドレスラッチ２１０に出力される。また、入力されるバンクアドレスＡ０〜Ａｂは、スイッチング制御部３００を介しバンク選択部２２０に出力される。

このような構成を有する図１０の実施例に対する動作過程を説明すれば、次の通りである。

先ず、通常モードの場合は、制御部はスイッチング部２９３がターンオンされるよう制御し、制御部３１０はスイッチング部３０３がターンオンされるように制御する。この時、スイッチング部２９４及びスイッチング部３０４はターンオフ状態を維持する。

従って、入力されるバンクアドレスＡ０〜Ａｂがバンク選択部２２０に直ちに出力され、入力されるローアドレスＡ０〜Ａｘがローアドレスラッチ２１０に直ちに出力され、入力されるカラムアドレスＡ０〜Ａｙがカラムアドレスラッチ２００に順次出力される。

その反面、時分割制御モードの場合は、制御部２９０はスイッチング部２９４がターンオンされるよう制御し、制御部３０１はスイッチング部３０４がターンオンされるように制御する。この時、スイッチング部２９３及びスイッチング部３０３はターンオフ状態を維持する。従って、ローアドレスＡ０〜Ａｘ入力ピンを介し入力されるバンクアドレス、ローアドレス及びカラムアドレスが順次時分割方法により制御されるようにする。

以上でのように図９及び図１０の実施例は、ＳＤＲ動作を行うため入力データのレベルがＬＶＴＴＬ（Low Voltage Transistor Transistor Logic；低電圧トランジスタトランジスタロジック）レベルとなる。即ち、一サイクルの間一つのデータが出力されるので、低電圧レベルのチップに適用することができるようになる。

一方、図１１及び図１２は、本発明に係る半導体メモリ装置でアドレス遷移検出信号ＡＴＤと関連した動作を説明するためのタイミング図である。

図１１のタイミング図では、バンクアドレス及びローアドレスが変らず、アクティブ命令が実施された場合のセル動作を示す。

まず、アクティブ命令の実施過程でアドレズ遷移検出信号ＡＴＤは、入力されるバンクアドレス及びローアドレスが以前サイクルのバンクアドレス、及びローアドレスと同一の場合発生しない。

即ち、図１１のタイミング図に示したように、初期アドレス遷移検出信号ＡＴＤが発生した以後に、さらにアドレス遷移検出信号ＡＴＤが発生しない場合、セルデータのセンシング時のリード命令に従いセルデータを再格納し、ライト命令に従いセルデータライト動作が順次行われる。

さらに、図１２のタイミング図ではバンクアドレス、又はローアドレスが変り、アクティブ命令が実施された場合のセル動作を示す。

まず、アクティブ命令の実施過程でアドレズ遷移検出信号ＡＴＤは入力されるバンクアドレス及びローアドレスが、以前サイクルのバンクアドレス及びローアドレスと異なる場合発生することになる。即ち、図１２のタイミング図に示したように、アドレス遷移検出信号ＡＴＤが発生する度にアクティブ命令に同期し、新しいセルデータをセンシングしなければならない。

即ち、セルデータのセンシングのとき、ビットラインをローにプリチャージさせた後、ワードラインとプレートラインにハイパルスを印加することによりセルデータが破壊動作を行うようにする。以後、破壊されたセルデータはセンスアンプにより感知され増幅されたあと、センスアンプに格納されページバッファとしての役割を行うことになる。

このような状態で次の命令のリード、又はライト命令により各々再格納やライト動作を行うことになる。この時、同一のローアドレスでアクティブ動作が反復される場合、セルデータセンシング過程で発生するセルデータの反復的な破壊動作を防止するため、アドレス遷移検出信号ＡＴＤを制御することになる。結局、アドレス遷移検出信号ＡＴＤがイネーブルされる場合にのみセルデータのセンシング動作を行うことにより、不要なセルデータセンシング動作による電力消耗を防止することができるようになる。

一方、図１３は前述した図７及び図８の実施例でＳＳＴＬバッファ１０、カラムＳＳＴＬバッファ１１、ローＳＳＴＬバッファ１２及びバンクＳＳＴＬバッファ１３に共通に適用される詳細回路図である。

このようなＳＳＴＬバッファ１０、カラムＳＳＴＬバッファ１１、ローＳＳＴＬバッファ１２及びバンクＳＳＴＬバッファ１３を、以後説明では入力バッファと称する。さらに、図１３の実施例で入力バッファは、図７のＳＳＴＬバッファ１０をその実施例として説明しようとする。

入力バッファは差動増幅部１４、駆動部１５及びインバータＩＶ１を備える。

ここで、差動増幅部１４はＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１〜Ｎ３を備える。ＰＭＯＳトランジスタＰ１、Ｐ２は共通ソース端子を介し電源電圧が印加され、共通ゲート端子がＰＭＯＳＰトランジスタＰ１のドレイン端子に連結される。

ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスＮ３の間に連結され、ゲート端子を介し基準電圧Ｖ＿ＲＥＦが印加される。また、ＮＭＯＳトランジスＮ２はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスＮ３の間に連結され、ゲート端子を介しアドレスＡｎが印加される。ＮＭＯＳトランジスＮ３は、ＮＭＯＳトランジスＮ１、Ｎ２の共通ソース端子と接地電圧端の間に連結され、ゲート端子を介し差動増幅イネーブル信号ＤＡ＿ＥＮが印加される。

さらに、駆動部１５は電源電圧端と差動増幅部１４の出力端の間に連結され、ゲート端子を介し差動増幅イネーブル信号ＤＡ＿ＥＮが印加されるＰＭＯＳトランジスタＰ３を備える。インバータＩＶ１は、駆動部１５の出力信号を反転して出力信号ＯＵＴを出力する。

このような構成を有する入力バッファは、差動増幅イネーブル信号ＤＡ＿ＥＮのイネーブルのとき、基準電圧Ｖ＿ＲＥＦと入力されるアドレスＡｎの電圧レベルを比較及び増幅して出力する。また、差動増幅イネーブル信号ＤＡ＿ＥＮがディスエーブルされる場合、駆動部１５がイネーブルされて出力信号ＯＵＴとしてローレベルの電圧を出力することになる。

図１４は、前述された図７〜図１０の実施例でカラムアドレスラッチ２０、２００、ローアドレスラッチ３０、２１０及びバンク選択部４０、２２０に共通に適用される詳細回路図である。

このようなカラムアドレスラッチ２０、２００、ローアドレスラッチ３０、２１０及びバンク選択部４０、２２０を、以後の説明ではアドレスラッチと称する。

アドレスラッチは、伝送ゲートＴ１，Ｔ２，インバータＩＶ２〜ＩＶ４を備える。インバータＩＶ２は、制御信号発生部１００、２８０から印加されるラッチクロック信号ＬＣＫを反転する。

伝送ゲートＴ１は、ラッチクロックＬＣＫの状態に従い入力バッファの出力信号ＯＵＴを選択的に出力する。ここで、アドレスラッチに入力される信号は図７及び図８の実施例では入力バッファの出力信号ＯＵＴとなり、図９及び図１０の実施例では入力パッドから印加されるアドレスＡ＿ＰＡＤとなる。伝送ゲートＴ２はラッチクロック信号ＬＣＫの状態に従い、インバータＩＶ３、ＩＶ４によりラッチされた信号を選択的に出力する。

図１５は、前述した図８及び図１０の実施例でスイッチング制御部１１０及びスイッチング制御部２９０に共通に適用される詳細回路図である。ここで、スイッチング制御部１１０とスイッチング制御部２９０の構成及び動作過程は同一なので、図１５では図８をその実施例として説明しようとする。

スイッチング制御部１１０は制御部１１１、スイッチング部１１３及びスイッチング部１１４を備える。

ここで、制御部１１１はＦｅＲＡＭレジスタ１１２を備える。ＦｅＲＡＭレジスタ１１２は、不揮発性強誘電体キャパシタに入力バッファの選択的な出力及び時分割制御に関する動作をセッティングし、選択的なスイッチング動作を制御するためのスイッチング制御信号ＲＥ、ＲＥＢを出力する。

スイッチング部１１３は伝送ゲートＴ３、Ｔ４を備える。伝送ゲートＴ３、Ｔ４はスイッチング制御信号ＲＥがハイレベルであり、スイッチング制御信号ＲＥＢがローレベルの場合ターンオンされ、入力バッファを介し印加されるカラムアドレスＡ０〜Ａｙをカラムアドレスラッチ２０に出力する。

スイッチング部１１４は伝送ゲートＴ５、Ｔ６を備える。伝送ゲートＴ５、Ｔ６はスイッチング制御信号ＲＥＢがハイレベルであり、スイッチング制御信号ＲＥがローレベルの場合ターンオンされ、入力バッファを介し印加されるアドレスＡ０〜Ａｍをカラムアドレスラッチ２０に出力する。

図１６は、前述した図８及び図１０の実施例でスイッチング制御部１２０、及びスイッチング制御部３００に共通に適用される詳細回路図である。ここで、スイッチング制御部１２０とスイッチング制御部３００の構成及び動作過程は同一なので、図１６では図８をその実施例として説明しようとする。

スイッチング制御部１２０は、制御部１２１、スイッチング部１２３及びスイッチング部１２４を備える。

ここで、制御部１２１はＦｅＲＡＭレジスタ１２２を備える。ＦｅＲＡＭレジスタ１２２は、不揮発性強誘電体キャパシタに入力バッファの選択的な出力及び時分割制御に関する動作をセッティングし、選択的なスイッチング動作を制御するためのスイッチング制御信号ＲＥ、ＲＥＢを出力する。

スイッチング部１２３は伝送ゲートＴ７、Ｔ８を備える。伝送ゲートＴ７、Ｔ８はスイッチング制御信号ＲＥがハイレベルであり、スイッチング制御信号ＲＥＢがローレベルの場合ターンオンされ、入力バッファを介し印加されるバンクアドレスＡ０〜Ａｂをバンク選択部４０に出力する。

スイッチング部１２４は伝送ゲートＴ９、Ｔ１０を備える。伝送ゲートＴ９、Ｔ１０はスイッチング制御信号ＲＥＢがハイレベルであり、スイッチング制御信号ＲＥがローレベルの場合ターンオンされ、入力バッファを介し印加されるアドレスＡ０〜Ａｎをバンク選択部４０に出力する。

一方、図１７は入力信号の伝達特性を改善するためのターミネーション抵抗調整部３２０の回路図である。

ターミネーション抵抗調整部３２０は不揮発性強誘電体メモリチップの内部に位置し、入力ピン３１０と入力バッファ３３０の間に備えられる。ここで、入力ピン３１０はシステムバス上のアドレス、制御信号及びデータバス信号が入力される。

ターミネーション抵抗調整部３２０は、ＦｅＲＡＭレジスタ３２１、３２３、ターミネーションスイッチング部３２２、３２４及びターミネーション抵抗Ｒ１、Ｒ２を備える。

ここで、ＦｅＲＡＭレジスタ３２１、３２３は、不揮発性強誘電体キャパシタにターミネーションスイッチング部３２２、３２４のスイッチング動作を制御するためのデータをセッティングする。ターミネーションスイッチング部３２２は、ＦｅＲＡＭレジスタ３２１の出力状態に従いターミネーション電圧ＶＴＴを、ターミネーション抵抗Ｒ１に選択的に出力する伝送ゲートＴ１１を備える。さらに、ターミネーションスイッチング部３２４は、ＦｅＲＡＭレジスタ３２３の出力状態に従い接地電圧ＶＳＳをターミネーション抵抗Ｒ２に選択的に出力する伝送ゲートＴ１２を備える。

従って、入力ピン３１０から印加される入力信号が入力バッファ３３０に伝達する時、ターミネーション抵抗Ｒ１、Ｒ２によりノイズ性反射信号を吸収して入力信号の伝達特性を改善することができるようになる。さらに、ＦｅＲＡＭレジスタ３２１、３２３は不揮発性強誘電体キャパシタにターミネーションを制御するための初期プログラムデータが格納されるので、電源のオフ時にも格納されたデータを維持することができるようになる。

図１８は、ターミネーション抵抗調整部３２０の他の実施例である。

図１８の実施例は、図１７の実施例に比べターミネーション抵抗Ｒ１、Ｒ２が省略された構造である。従って、ターミネーションスイッチング部３２２、３２４の活性化時、ターミネーションスイッチング部３２２、３２４の自体抵抗によりノイズ性反射信号を吸収して入力信号の伝達特性を改善することができるようになる。

図１９は、入力信号の伝達特性を改善するためのターミネーション抵抗調整部３５０のさらに他の実施例である。

ターミネーション抵抗調整部３５０は不揮発性強誘電体メモリチップの内部に位置し、入力ピン３４０と入力バッファ３６０の間に備えられる。ここで、入力ピン３４０はシステムバス上のアドレス、制御信号及びデータバス信号が入力される。

ターミネーション抵抗調整部３５０は、ＦｅＲＡＭレジスタ３５１、３５４、ターミネーション制御部３５２、３５５、ターミネーションスイッチング部３５３、３５６及びターミネーション抵抗Ｒ３、Ｒ４を備える。

ここで、ＦｅＲＡＭレジスタ３５１、３５４は、不揮発性強誘電体キャパシタにターミネーションスイッチング部３５３、３５６のスイッチング動作を制御するためのデータをセッティングする。

なお、ターミネーション制御部３５２は、チップ駆動制御信号ＣＳ１とＦｅＲＡＭレジスタ３５１の出力信号を各々アンド演算するアンドゲートＡＮＤ１、ＡＮＤ２を備える。従って、チップ駆動制御信号ＣＳ１とＦｅＲＡＭレジスタ３５１の出力信号が同時に活性化される時、ターミネーションスイッチング部３５３が活性化される。さらに、ターミネーション制御部３５５は、チップ駆動制御信号ＣＳ２とＦｅＲＡＭレジスタ３５４の出力信号を各々アンド演算するアンドゲートＡＮＤ３、ＡＤＮ４を備える。従って、チップ駆動制御信号ＣＳ２とＦｅＲＡＭレジスタ３５４の出力信号が同時に活性化される時、ターミネーションスイッチング部３５６が活性化される。

ターミネーションスイッチング部３５３は、ターミネーション制御部３５２の出力状態に応じてターミネーション電圧ＶＴＴをターミネーション抵抗Ｒ３に選択的に出力する伝送ゲートＴ１３を備える。さらに、ターミネーションスイッチング部３５６は、ターミネーション制御部３５５の出力状態に応じて接地電圧ＶＳＳをターミネーション抵抗Ｒ４に選択的に出力する伝送ゲートＴ１４を備える。

従って、入力ピン３４０から印加される入力信号が入力バッファ３６０に伝達するとき、ターミネーション抵抗Ｒ３、Ｒ４によりノイズ性反射信号を吸収して入力信号の伝達特性を改善することができるようになる。さらに、ＦｅＲＡＭレジスタ３５１、３５４は不揮発性強誘電体キャパシタにターミネーションを制御するための初期プログラムデータが格納されるので、電源のオフ時にも格納されたデータを維持することができるようになる。

図２０は、ターミネーション抵抗調整部３５０のさらに他の実施例である。

図２０の実施例は、図１９の実施例に比べターミネーション抵抗Ｒ３、Ｒ４が省略された構造である。従って、ターミネーションスイッチング部３５３、３５６の活性化時、ターミネーションスイッチング部３５３、３５６の自体抵抗によりノイズ性反射信号を吸収して入力信号の伝達特性を改善することができるようになる。

一方、図２１は、図７〜図１０の不揮発性強誘電体モードレジスタ６０、２４０、及び図１５〜図２０のＦｅＲＡＭレジスタに共通に適用される詳細構成図である。以下では、不揮発性強誘電体モードレジスタ６０をその実施例として説明することにする。

不揮発性強誘電体モードレジスタ６０は、プログラム命令処理部４００、プログラムレジスタ制御部５００、リセット回路部６００及びプログラムレジスタアレイ７００を備える。

ここで、プログラム命令処理部４００は、ライトイネーブル信号ＷＥＢ、ローアドレスストローブ信号／ＲＡＳ，カラムアドレスストローブ信号／ＣＡＳ及びリセット信号ＲＥＳＥＴに従い、プログラム命令をコーディングして命令信号ＣＭＤを出力する。プログラムレジスタ制御部５００は、命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱ＿ｎを論理組合せてライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬを出力する。

リセット回路部６００はパワーアップ時、リセット信号ＲＥＳＥＴをプログラムレジスタ制御部５００に出力する。プログラムレジスタアレイ７００は、プルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬに従い、外部から入力されるデータＤ−ｍ,／Ｄ＿ｍを不揮発性強誘電体キャパシタイにプログラムして制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。

このような構成を有する本発明は、プログラム命令処理部４００で命令信号ＣＭＤが発生すると、プログラムレジスタ制御部５００はプログラムレジスタアレイ７００のプログラムのコンフィギュ（Configure）データを変更するか設定することになる。

一方、リセット回路部６００は、パワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部５００を活性化させる。この時、プログラムレジスタ制御部５００から出力された制御信号等は、プログラムレジスタアレイ７００の不揮発性データを初期化設定するためのレジスタ動作信号等である。

図２２は、図２１のプログラム命令処理部４００に関する詳細回路図である。

プログラム命令処理部４００は、命令制御部４１０及び多重命令発生部４２０を備える。

先ず、命令制御部４１０は、論理部４１１、フリップフロップ部４１２及びオーバトグル（Over toggle）感知部４１３を備える。

ここで、論理部４１１はノアゲードＮＯＲ１、アンドゲートＡＮＤ５、ＡＮＤ６及びインバータＩＶ５を備える。ノアゲートＮＯＲ１は、ローアドレスストローブ信号／ＲＡＳ及びライトイネーブル信号ＷＥＢをノア演算する。アンドゲートＡＮＤ５は、ノアゲートＮＯＲ１の出力信号とカラムアドレスストローブ信号／ＣＡＳをアンド演算する。アンドゲートＡＮＤ６は、ノアゲートＮＯＲ１の出力信号、インバータＩＶ５により反転されたリセット信号ＲＥＳＥＴ及びオーバトグル感知部４１３の出力信号をアンド演算する。

また、フリップフロップ部４１２は複数のフリップフロップＦＦを備える。複数のフリップフロップＦＦは、ノアゲートＮＯＲ１の出力信号が入力されるデータ入力端子ｄと出力端子ｑが互いに直列に連結され、ノア（Ａ）を介し命令信号ＣＭＤを出力する。さらに、フリップフロップＦＦは入力端子ｃｐを介しアンドゲートＡＮＤ５からの活性化同期信号が入力され、リセット端子Ｒを介しアンドゲートＡＮＤ６からのリセット信号が入力される。

ここで、フリップフロップＦＦの入力端子ｃｐにはローアドレスストローブ信号／ＲＡＳ及びライトイネーブル信号ＷＥＢが、ローの状態でカラムアドレスストローブ信号／ＣＡＳが入力される。また、フリップフロップＦＦのリセット端子Ｒは、ローアドレスストローブ信号／ＲＡＳ及びライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。

オーバトグル感知部４１３は、ノードＡの出力信号とカラムアドレスストローブ信号／ＣＡＳをナンド演算するナンドゲートＮＤ１を備える。オーバトグル感知部４１３は、カラムアドレスストローブ信号／ＣＡＳがｎ回のトグル回数を超過しオーバトグルが発生する場合、フリップフロップ部４１２をリセットさせる。従って、各々のプログラム命令処理部４００のトグル回数は相違する値となるよう設定する。

さらに、多重命令発生部４２０は、論理部４２１及びフリップフロップ部４２２を備える。

ここで、論理部４２１はノアゲードＮＯＲ２、アンドゲートＡＮＤ７、ＡＮＤ８及びインバータＩＶ６を備える。ノアゲートＮＯＲ２は、ローアドレスストローブ信号／ＲＡＳ及びライトイネーブル信号ＷＥＢをノア演算する。アンドゲートＡＮＤ７は、ノアゲートＮＯＲ２の出力信号とカラムアドレスストローブ信号／ＣＡＳをアンド演算する。アンドゲートＡＮＤ８は、ノアゲートＮＯＲ２の出力信号、及びインバータＩＶ６により反転されたリセット信号ＲＥＳＥＴをアンド演算する。

また、フリップフロップ部４２２は複数のフリップフロップＦＦを備える。フリップフロップＦＦ（ｎ＋１）は、命令制御部４１０のフリップフロップＦＦ（ｎ−１）から印加される出力信号が入力端子ｄに入力される。複数のフリップフロップＦＦの入力端子ｄと出力端子ｑは互いに直列に連結され、フリップフロップＦＦ（ｎ＋１）から出力されたハイパルスが次の端のフリップフロップに順次移動する。従って、フリップフロップＦＦは各々の連結ノードを介し、複数の命令信号の第１＿ＣＭＤ、第２＿ＣＭＤ、第ｍ＿ＣＭＤを順次出力する。

さらに、フリップフロップＦＦは入力端子ｃｐを介しアンドゲートＡＮＤ７からの活性化同期信号が入力され、リセット端子Ｒを介しアンドゲートＡＮＤ８からのリセット信号が入力される。

ここで、フリップフロップＦＦの入力端子ｃｐには、ローアドレスストローブ信号／ＲＡＳ及びライトイネーブル信号ＷＥＢが、ローの状態でカラムアドレスストローブ信号／ＣＡＳが入力される。また、フリップフロップＦＦのリセット端子Ｒは、ローアドレスストローブ信号／ＲＡＳ又はライトイネーブル信号ＷＥＢのうちいずれか一つがハイレベルとなれば、ロー信号が入力されリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。

図２３は、図２２のフリップフロップＦＦに関する詳細回路図である。

フリップフロップＦＦは伝送ゲートＴ１５〜Ｔ１８、ナンドゲートＮＤ２、ＮＤ３及びインバータＩＶ７〜ＩＶ８を備える。ここで、インバータＩＶ７は入力端子ｃｐの出力信号を反転し、インバータＩＶ８はインバータＩＶ７の出力信号を反転する。

伝送ゲートＴ１５はノードＢ、Ｃの出力状態に応じてインバータＩＶ９により反転された入力端子のｄの出力信号を選択的に出力する。ナンドゲートＮＤ２は、インバータＩＶ１０の出力信号とリセット端子Ｒの出力信号をナンド演算する。伝送ゲートＴ１６は、ノードＢ、Ｃの出力状態に応じてナンドゲートＮＤ２の出力信号を選択的に出力する。

伝送ゲートＴ１７はノードＢ、Ｃの出力状態に応じてインバータＩＶ１０の出力信号を選択的に出力する。ナンドゲートＮＤ３は、伝送ゲートＴ１７の出力信号とリセット端子Ｒの出力信号をナンド演算する。

伝送ゲートＴ１８はノードＢ、Ｃの出力状態に応じてインバータＩＶ１１の出力信号を選択的に出力する。インバータＩＶ１２は、ナンドゲートＮＤ３の出力信号を反転して出力信号ｑに出力する。

従って、入力端子ｄから入力されるデータは、入力端子ｃｐを介し入力される制御信号が一度トグルされるたびに右側に移動することになる。この時、リセト端子Ｒにロー信号が入力される場合、出力端子ｑにはロー信号が出力されフリップフロップＦＦがリセット状態となる。

図２４は、プログラム命令処理部４００の動作過程を説明するためのタイミング図である。

先ず、命令処理区間ではローアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号ＷＥＢがロー状態を維持する。また、カラムアドレスストローブ信号／ＣＡＳがｎ回トグルする間には、命令信号ＣＭＤがディスエーブル状態を維持する。

以後、プログラマブル活性化区間に進入しカラムアドレスストローブ信号／ＣＡＳがｎ回トグルすることになれば、フリップフロップＦＦ（ｎ＋１）から出力される命令信号第１＿ＣＭＤがハイにイネーブルされる。

以後、ｎ回目トグル以後にオーバトグル感知部４１３がオーバトグルを感知することになれば、ノードＡの出力信号がディスエーブルされる。この時、フリップフロップＦＦ（Ｎ−１）の出力信号がフリップフロップＦＦ（ｎ＋１）に入力されるので、多重命令発生部４２０はオーバトグル感知部４１３の影響を受けない。

次に、ｎ＋１回目のトグルが発生すると命令信号第１＿ＣＭＤがディスエーブルされ、フリップフロップＦＦ（ｎ＋２）から出力される命令信号第２＿ＣＭＤがハイにイネーブルされる。

ここで、カラムアドレスストローブ信号／ＣＡＳのトグル個数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。

図２５は、図２１のプログラムレジスタ制御部５００に関する詳細回路図である。

プログラムレジスタ制御部５００は、ｎ回目の命令信号ｎ＿ＣＭＤと入力データＤＱ＿ｎをアンド演算するアンドゲートＡＮＤ９を備える。インバータＩＶ３〜ＩＶ５は、アンドゲートＡＮＤ９の出力信号を反転遅延する。

ノアゲートＮＯＲ３は、アンドゲートＡＮＤ９の出力信号と遅延部５１０の出力信号をノア演算する。インバータＩＶ６、ＩＶ７は、ノアゲートＮＯＲ３の出力信号を遅延してライト制御信号ＥＮＷを出力する。

ノアゲートＮＯＲ４は、ノアゲートＮＯＲ３の出力信号とパワーアップ検出信号ＰＵＰをノア演算する。インバータＩＶ１８〜ＩＶ２０は、ノアゲートＮＯＲ４の出力信号を反転遅延してセルプレート信号ＣＰＬを出力する。

ここで、パワーアップ検出信号ＰＵＰは初期のリセット時、レジスタに格納されたデータをリードした以後再びリセットをセットするための制御信号である。

ｎ番目の命令信号＿ＣＭＤがハイに発生化された後、入力パッドを利用して入力データＤＱ＿ｎをトグルさせると、遅延部５１０の遅延時間ほどのパルス幅を有するライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。

図２６は、図２１のプログラムレジスタアレイ７００に関する詳細回路図である。

プログラムレジスタアレイ７００は、プルアップスイッチＰ４、プルアップ駆動部７１０、ライトイネーブル制御部７２０、強誘電体キャパシタ７３０、プルダウン駆動部７４０及びプルダウンスイッチＮ８を備える。

ここで、プルアップスイッチＰ４は電源電圧端とプルアップ駆動部７１０の間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰを受信する。プルアップ駆動部７１０はプルアップスイッチＰ４とライトイネーブル制御部７２０の間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＰＭＯＳトランジスタＰ５、Ｐ６を備える。

ライトイネーブル制御部７２０は、一対のデータ／Ｄ＿ｍ、Ｄ＿ｍ入力端子とノードＣＮ１、ＣＮ２の間に各々連結され、共通ゲート端子を介しライト制御信号ＥＮＷを受信するＮＭＯＳトランジスタＮ４、Ｎ５を備える。

強誘電体キャパシタ７３０は、不揮発性強誘電体キャパシタＦＣ１〜ＦＣ４を備える。不揮発性強誘電体キャパシタＦＣ１は一端がノードＣＮ１と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。不揮発性強誘電体キャパシタＦＣ２は一端がノードＣＮ２と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。

なお、不揮発性強誘電体キャパシタＦＣ３はノードＣＮ１と接地電圧の間に連結され、不揮発性強誘電体キャパシタＦＣ４はノードＣＮ２と接地電圧の間に連結される。ここで、不揮発性強誘電体キャパシタＦＣ３、ＦＣ４は、ノードＣＮ１、ＣＮ２の両端のローディングレベル制御に従い選択的に追加されて用いられることもある。

さらに、プルダウン駆動部７４０は強誘電体キャパシタ部７３０とプルダウンスイッチＮ８との間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造に連結されたＮＭＯＳトランジスタＮ６、Ｎ７を備える。プルダウンスイッチＮ８は、プルダウン駆動部７４０と接地電圧ＶＳＳの印加端の間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮを受信する。さらに、プログラムレジスタアレイ７００は、出力端を介し制御信号ＲＥＢ＿ｍ、ＲＥ＿ｍを各々出力する。

一方、図２７は本発明のパワーアップ時の動作タイミング図である。

先ず、パワーアップ以後Ｔ１区間で電圧が安定した電源電圧ＶＣＣレベルに至るとリセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。

以後、パワーアップ検出信号ＰＵＰのイネーブルに従い、セルプレート信号ＣＰＬがハイに遷移する。この時、プログラムレジスタアレイ７００の不揮発性強誘電体キャパシタＦＣ１、ＦＣ２に格納された電荷が、不揮発性強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードによりセル両端のノード、即ちＣＮ１とＣＮ２に電圧差を発生させる。

セル両端のノードに充分電圧差が発生するＴ２区間に進入すると、プルダウンイネーブル信号ＥＮＮがハイにイネーブルされ、プルアップイネーブル信号ＥＮＰがローにディスエーブルされ両端のノードＣＮ１、ＣＮ２のデータを増幅することになる。

以後、Ｔ３区間に進入してセル両端のノードＣＮ１、ＣＮ２のデータ増幅が完了すると、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再びローに遷移させる。従って、破壊された不揮発性強誘電体キャパシタＦＣ１、又は不揮発性強誘電体キャパシタＦＣ２のハイデータを再び復旧することになる。この時、ライト制御信号ＥＮＷはロー状態を維持し、外部データが再びライトされることを防止する。

図２８は、本発明のプログラム動作時ｎ回目の命令信号ｎ＿ＣＭＤがハイに活性化された以後、プログラムレジスタに新しいデータをセットするための動作タイミング図を示す。

先ず、ｎ回目の命令信号ｎ＿ＣＭＤがハイにイネーブルされた後一定時間が過ぎると、新しいデータＤ＿ｍ、／Ｄ＿ｍが入力される。また、データ入／出力パッドから印加される入力データＤＱ＿ｎがハイからローにディスエーブルされると、プログラムサイクルが開始される。これに伴い、レジスタに新しいデータをライトするためのライト制御信号ＥＮＷ、及びセルプレート信号ＣＰＬがハイに遷移する。この時、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。さらに、ライトイネーブル信号ＷＥＢ及びローアドレスストローブ信号／ＲＡＳは、ロー状態を維持する。

従って、プログラムレジスタ制御部５００にｎ回目の命令信号ｎ＿ＣＭＤがハイに入力される場合、プログラム命令処理部４００からの信号流入が遮断され、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。

従来の半導体メモリ装置でモードレジスタセットアップ過程を説明するための図である。 従来の半導体メモリ装置でモードレジスタセットの動作タイミンズを説明するための図である。 従来の不揮発性メモリ装置で揮発性モードレジスタの構成図である。 本発明に係る半導体メモリ装置のモードレジスタのセットアップ過程を説明するための図である。 本発明に係る半導体メモリ装置の命令実施タイミングを説明するための図である。 本発明に係る半導体メモリ装置の不揮発性強誘電体モードレジスタの構成図である。 ＤＤＲ（Double Data Rate）動作を具現するための本発明に係る半導体メモリ装置の実施例等である。 ＤＤＲ（Double Data Rate）動作を具現するための本発明に係る半導体メモリ装置の実施例等である。 ＳＤＲ（Single Data Rate）動作を具現するための本発明に係る半導体メモリ装置の実施例等である。 ＳＤＲ（Single Data Rate）動作を具現するための本発明に係る半導体メモリ装置の実施例等である。 本発明のアドレス遷移検出によるセルの動作を説明するためのタイミンズ図である。 本発明のアドレス遷移検出によるセルの動作を説明するためのタイミンズ図である。 本発明に係る入力バッファに関する詳細回路図である。 本発明のアドレスラッチに関する詳細回路図である。 本発明のスイッチング部に関する詳細回路図である。 本発明のスイッチング部に関する詳細回路図である。 本発明のターミネーション抵抗調整部に関する実施例である。 本発明のターミネーション抵抗調整部に関する実施例である。 本発明のターミネーション抵抗調整部に関する実施例である。 本発明のターミネーション抵抗調整部に関する実施例である。 本発明の不揮発性強誘電体モードレジスタ及びＦｅＲＡＭレジスタに関する詳細構成図である。 図２１のプログラム命令処理部の詳細構成図である。 図２２のフリップフロップに関する詳細回路図である。 図２１のプログラム命令処理部に関する動作タイミング図である。 図２１のプログラムレジスタ制御部に関する詳細回路図である。 図２１のプログラムレジスタアレイに関する詳細回路図である。 本発明のパワーアップモード時の動作タイミング図である。 本発明のプログラム時の動作タイミング図である。

符号の説明

３…アドレスバス
４…モードレジスタ
１０…ＳＳＴＬバッファ
１１…カラムＳＳＴＬバッファ
１２…ローＳＳＴＬバッファ
１３…バンクＳＳＴＬバッファ
１４…差動増幅部
１５…駆動部
２０…カラムアドレスラッチ
３０…ローアドレスラッチ
３１…データ出力バッファ
３３…ＤＬＬ
４０…バンク選択部
５０…アドレス遷移検出部
６０…不揮発性強誘電体モードレジスタ
７０…カラムバーストカウンタ
８０…バンクアレイ
８１…セルアレイ
８２…ローディコーダ
８３…カラムディコーダ
８４…センスアンプ
８５…バンク
９０…データ入力バッファ
９１…データ出力バッファ
９２…データストローブバッファ
９３…ＤＬＬ
１００…制御信号発生部
１１０…スイッチング制御部
１１１…制御部
１１２…ＦｅＲＡＭレジスタ
１１３…スイッチング部
１１４…スイッチング部
１２０…スイッチング制御部
１２１…制御部
１２２…ＦｅＲＡＭレジスタ
１２３…スイッチング部
１２４…スイッチング部
２００…カラムアドレスラッチ
２１０…ローアドレスラッチ
２２０…バンク選択部
２３０…アドレス遷移検出部
２４０…不揮発性強誘電体モードレジスタ
２５０…カラムバーストカウンタ
２６０…バンクアレイ
２６１…セルアレイ
２６２…ローディコーダ
２６３…カラムディコーダ
２６４…センスアンプ
２６５…バンク
２７０…データ入力バッファ
２７１…データ出力バッファ
２８０…制御信号発生部
２９０、３３０…スイッチング制御部
２９１…制御部
２９３…スイッチング部
２９４…スイッチング部
３００…スイッチング制御部
３０１…制御部
３０３…スイッチング部
３０４…スイッチング部
３１０…入力ピン
３２０…ターミネーション抵抗調整部
３２１、３２３…ＦｅＲＡＭレジスタ
３２２、３２４…ターミネーションスイッチング部
３３０…入力バッファ
３４０…入力ピン
３５０…ターミネーション抵抗調整部
３５１、３５４…ＦｅＲＡＭレジスタ
３５２、３５５…ターミネーション制御部
３５３、３５６…ターミネーションスイッチング部
３６０…入力バッファ
４００…プログラム命令処理部
４１０…命令制御部
４１１…論理部
４１２…フリップフロップ部
４１３…オーバトグル感知部
４２０…多重命令発生部
５００…プログラムレジスタ制御部
６００…リセット回路部
７００…プログラムレジスタアレイ
７１０…プルアップ駆動部
７２０…ライトイネーブル制御部
７３０…強誘電体キャパシタ
７４０…プルダウン駆動部

Claims (31)

1. 基準電圧により入力されるアドレスのロジックレベルを感知して出力する入力バッファ；
   前記入力バッファから出力されたアドレスをラッチしてバンク選択信号、ローアドレス、及びカラムアドレスを順次出力するアドレスラッチ；
   不揮発性強誘電体キャパシタにチップ動作に関する各種パラメータ等をプログラムし、プログラムされたコードに従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及び
   前記セルアレイを複数備え、前記制御信号に同期して前記バンク選択信号、前記ローアドレス、及び前記カラムアドレスに従い選択された一つのセルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする半導体メモリ装置。
2. 前記入力バッファは、前記アドレスのロジックレベルがスタブシリーズターミネイテッドトランシーバーロジックレベルであることを特徴とする請求項１記載の半導体メモリ装置。
3. 前記入力バッファは、
   差動増幅イネーブル信号のイネーブル時、前記基準電圧と前記アドレスの電圧レベルを比較して増幅する差動増幅部；及び
   前記差動増幅イネーブル信号のディスエーブル時、前記差動増幅部の出力を電源電圧でプリチャージさせる駆動部を備えることを特徴とする請求項１記載の半導体メモリ装置。
4. 前記アドレスラッチは、
   前記入力バッファから出力されたアドレスをラッチし、カラムアドレスストローブ信号の活性化時、前記カラムアドレスを出力するカラムアドレスラッチ；
   前記入力バッファから出力されたアドレスをラッチし、ローアドレスストローブ信号の活性化時、前記ローアドレスを出力するローアドレスラッチ；及び
   前記入力バッファから出力されたアドレスをラッチし、前記ローアドレスストローブ信号の活性化時、前記バンク選択信号及びバンクアドレスを出力するバンク選択部を備えることを特徴とする請求項１記載の半導体メモリ装置
5. 前記入力バッファは、
   前記基準電圧により入力されるカラムアドレスのロジックレベルを感知して出力するカラムアドレスバッファ；
   前記基準電圧により入力されるローアドレスのロジックレベルを感知して出力するローアドレスバッファ；及び
   前記基準電圧により入力されるバンクアドレスのロジックレベルを感知して出力するバンクアドレスバッファを備えることを特徴とする請求項１記載の半導体メモリ装置。
6. 前記不揮発性の強誘電体キャパシタにプログラムされたコードに従い、前記カラムアドレスバッファ、前記ローアドレスバッファ及び前記バンクアドレスバッファの出力経路を選択的にスイッチングし前記バンクアドレス、前記ローアドレス及び前記カラムアドレスを順次時分割制御するスイッチング制御部をさらに備えることを特徴とする請求項５記載の半導体メモリ装置。
7. 前記スイッチング制御部は、
   第１不揮発性強誘電体キャパシタにプログラムされたコードに従い発生する第１スイッチング制御信号の状態に従って前記カラムアドレスバッファ、及び前記ローアドレスバッファの出力経路を選択的に制御する第１スイッチング制御部；及び
   第２不揮発性強誘電体キャパシタにプログラムされたコードに従い発生する第２スイッチング制御信号の状態に従って前記ローアドレスバッファ、及び前記バンクアドレスバッファの出力経路を選択的に制御する第２スイッチング制御部を備えることを特徴とする請求項６記載の半導体メモリ装置。
8. 前記第１スイッチング制御部は、
   前記第１不揮発性強誘電体キャパシタを備え、前記第１スイッチング制御信号を発生する第１制御部；
   前記第１スイッチング制御信号の活性化時、前記カラムアドレスバッファの出力経路を選択する第１スイッチング部；及び
   前記第１スイッチング制御信号の非活性化時、前記ローアドレスバッファの出力経路を選択する第２スイッチング部を備えることを特徴とする請求項７記載の半導体メモリ装置。
9. 前記第２スイッチング制御部は、
   前記第２不揮発性強誘電体キャパシタを備え、前記第２スイッチング制御信号を発生する第２制御部；
   前記第２スイッチング制御信号の活性化時、前記バンクアドレスバッファの出力経路を選択する第３スイッチング部；及び
   前記第２スイッチング制御信号の非活性化時、前記ローアドレスバッファの出力経路を選択する第４スイッチング部を備えることを特徴とする請求項７記載の半導体メモリ装置。
10. 前記ローアドレス及び前記バンクアドレスの遷移を感知し、少なくともいずれか一つのアドレスが遷移する場合、アドレス遷移検出信号を活性化させるアドレス遷移検出部；
    バーストモード時、前記制御信号に同期して前記カラムアドレスをカウンティングするカラムバーストカウンタ；
    前記不揮発性強誘電体モードレジスタの制御に従い、前記チップ動作に必要な各種駆動制御信号等を選択的に発生する制御信号発生部；
    前記制御信号発生部から印加されるクロック信号に同期し、位相差を有する同一の波形のクロックを発生する遅延同期ロープ；
    前記クロックに同期し、データ出力を制御するためのデータストローブ信号を出力するデータストローブバッファ；
    前記基準電圧と入力されるデータを比較し、前記バンクアレイを出力するデータ入力バッファ；及び
    前記データストローブ信号に同期し、前記セルアレイに格納されたデータを出力するデータ出力バッファを備えることを特徴とする請求項１記載の半導体メモリ装置。
11. 前記入力バッファと入力ピンの間に備えられ、前記不揮発性強誘電体キャパシタにプログラムされたコードに従い前記入力ピンを介して入力される入力信号のターミネーション抵抗を選択的に制御するターミネーション抵抗調整部をさらに備えることを特徴とする請求項１記載の半導体メモリ装置。
12. 前記ターミネーション抵抗調整部は、
    前記不揮発性強誘電体キャパシタにセッティングされたデータに従い、前記ターミネーション抵抗を制御するための第１スイッチング駆動信号及び第２スイッチング駆動信号を選択的に出力する第１不揮発性強誘電体メモリレジスタ；
    前記第１スイッチング駆動信号の状態に応じてスイッチングし、ターミネーション電圧を選択的に供給する第１ターミネーションスイッチング部；及び
    前記第２スイッチング駆動信号の状態に応じてスイッチングし、接地電圧を選択的に供給する第２ターミネーションスイッチング部を備えることを特徴とする請求項１１記載の半導体メモリ装置。
13. 前記ターミネーション抵抗調整部は、
    前記第１ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第１ターミネーション抵抗；及び
    前記第２ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第２ターミネーション抵抗をさらに備えることを特徴とする請求項１２記載の半導体メモリ装置。
14. 前記ターミネーション抵抗調整部は、
    前記不揮発性強誘電体キャパシタにセッティングされたデータに従い、前記ターミネーション抵抗を制御するための第３スイッチング駆動信号及び第４スイッチング駆動信号を選択的に出力する第２不揮発性強誘電体レジスタ；
    前記第３スイッチング駆動信号及び第１チップ駆動制御信号を論理演算する第１ターミネーション制御部；
    前記第１ターミネーション制御部の制御に従いスイッチングし、ターミネーション電圧を選択的に供給する第３ターミネーションスイッチング部；
    前記第４スイッチング駆動信号及び第２チップ駆動制御信号を論理演算する第２ターミネーション制御部；及び
    前記第２ターミネーション制御部の制御に従いスイッチングし、接地電圧を選択的に供給する第４ターミネーションスイッチング部を備えることを特徴とする請求項１１記載の半導体メモリ装置。
15. 前記ターミネーション抵抗調整部は、
    前記第３ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第３ターミネーション抵抗；及び
    前記第４ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第４ターミネーション抵抗をさらに備えることを特徴とする請求項１４記載の半導体メモリ装置。
16. 前記不揮発性強誘電体モードレジスタは、
    ライトイネーブル信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、及びリセット信号に従いプログラム命令をコーディングするための複数の多重命令信号を順次出力するプログラム命令処理部；
    前記複数の多重命令信号及びパワーアップ検出信号を論理演算し、ライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部；
    前記不揮発性強誘電体キャパシタを備え、前記ライト制御信号及び前記セルプレート信号に従い前記不揮発性強誘電体キャパシタにセッティングされた前記制御信号を出力するプログラムレジスタアレイ；及び
    パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１記載の半導体メモリ装置。
17. 入力されるアドレスをラッチし、バンク選択信号、ローアドレス及びカラムアドレスを順次出力するアドレスラッチ；
    不揮発性強誘電体キャパシタにチップ動作に関する各種パラメータ等をプログラムし、プログラムされたコードに従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及び
    前記セルアレイを複数備え、前記制御信号に同期して前記バンク選択信号、前記ローアドレス及び前記カラムアドレスに従い選択された一つのセルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする半導体メモリ装置。
18. 前記アドレスのロジックレベルは、低電圧トランジスタトランジスタロジックレベルであることを特徴とする請求項１７記載の半導体メモリ装置。
19. 前記アドレスラッチは、
    前記アドレスをラッチしてカラムアドレスストローブ信号の活性化時、前記カラムアドレスを出力するカラムアドレスラッチ；
    前記アドレスをラッチしてローアドレスストローブ信号の活性化時、前記ローアドレスを出力するローアドレスラッチ；及び
    前記アドレスをラッチして前記ローアドレスストローブ信号の活性化時、前記バンク選択信号及びバンクアドレスを出力するバンク選択部を備えることを特徴とする請求項１７記載の半導体メモリ装置。
20. 前記不揮発性強誘電体キャパシタにプログラムされたコードに従い前記アドレスの出力経路を選択的にスイッチングし、前記バンクアドレス、前記ローアドレス及び前記カラムアドレスを順次時分割制御するスイッチング制御部をさらに備えることを特徴とする請求項１７記載の半導体メモリ装置。
21. 前記スイッチング制御部は、
    第１不揮発性強誘電体キャパシタにプログラムされたコードに従い発生する第１スイッチング制御信号の状態に応じ、前記カラムアドレス及び前記ローアドレスの出力経路を選択的に制御する第１スイッチング制御部；及び
    第２不揮発性強誘電体キャパシタにプログラムされたコードに従い発生する第２スイッチング制御信号の状態に応じ、前記ローアドレス及び前記バンクアドレスの出力経路を選択的に制御する第１スイッチング制御部を備えることを特徴とする請求項２０記載の半導体メモリ装置。
22. 前記第１スイッチング制御部は、
    前記第１不揮発性強誘電体キャパシタを備え、前記第１スイッチング制御信号を発生する第１制御部；
    前記第１スイッチング制御信号の活性化時、前記カラムアドレスの出力経路を選択する第１スイッチング部；及び
    前記第２スイッチング制御信号の非活性化時、前記ローアドレスの出力経路を選択する第２スイッチング部を備えることを特徴とする請求項２１記載の半導体メモリ装置。
23. 前記第２スイッチング制御部は、
    前記第２不揮発性強誘電体キャパシタを備え、前記第２スイッチング制御信号を発生する第２制御部；
    前記第２スイッチング制御信号の活性化時、前記バンクアドレスの出力経路を選択する第３スイッチング部；及び
    前記第２スイッチング制御信号の非活性化時、前記ローアドレスの出力経路を選択する第４スイッチング部を備えることを特徴とする請求項２１記載の半導体メモリ装置。
24. 前記ローアドレス及び前記バンクアドレスの遷移を感知し、少なくともいずれか一つのアドレスが遷移する場合、アドレス遷移検出信号を活性化させるアドレス遷移検出部；
    バーストモード時、前記制御信号に同期して前記カラムアドレスをカウンティングするカラムバーストカウンタ；
    前記不揮発性強誘電体モードレジスタの制御に伴い、前記チップ動作に必要な各種駆動制御信号等を選択的に発生する制御信号発生部；及び
    前記セルアレイとのデータ入／出力を制御するデータ入／出力バッファを備えることを特徴とする請求項１７記載の半導体メモリ装置。
25. 前記アドレスラッチと入力ピンの間に備えられ、不揮発性強誘電体キャパシタにプログラムされたコードに従い、前記入力ピンを介し入力される入力信号のターミネーション抵抗を選択的に制御するターミネーション抵抗調整部をさらに備えることを特徴とする請求項１７記載の半導体メモリ装置。
26. 前記ターミネーション抵抗調整部は、
    前記不揮発性強誘電体キャパシタにセッティングされたデータに従い、前記ターミネーション抵抗を制御するための第１スイッチング駆動信号及び第２スイッチング駆動信号を選択的に出力する第１不揮発性強誘電体レジスタ；
    前記第１スイッチング駆動信号の状態に応じてスイッチングし、ターミネーション電圧を選択的に供給する第１ターミネーションスイッチング部；及び
    前記第２スイッチング駆動信号の状態に応じてスイッチングし、接地電圧を選択的に供給する第２ターミネーションスイッチング部を備えることを特徴とする請求項２５記載の半導体メモリ装置。
27. 前記ターミネーション抵抗調整部は、
    前記第１ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第１ターミネーション抵抗；及び
    前記第２ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第２ターミネーション抵抗をさらに備えることを特徴とする請求項２６記載の半導体メモリ装置。
28. 前記ターミネーション抵抗調整部は、
    前記不揮発性強誘電体キャパシタにセッティングされたデータに従い、前記ターミネーション抵抗を制御するための第３スイッチング駆動信号及び第４スイッチング駆動信号を選択的に出力する第２不揮発性強誘電体レジスタ；
    前記第３スイッチング駆動信号及び第１チップ駆動制御信号を論理演算する第１ターミネーション制御部；
    前記第１ターミネーション制御部の制御に従ってスイッチングし、ターミネーション電圧を選択的に供給する第３ターミネーションスイッチング部；
    前記第４スイッチング駆動信号及び第２チップ駆動制御信号を論理演算する第２ターミネーション制御部；及び
    前記第２ターミネーション制御部の制御に従ってスイッチングし、接地電圧を選択的に供給する第４ターミネーションスイッチング部を備えることを特徴とする請求項２５記載の半導体メモリ装置。
29. 前記ターミネーション抵抗調整部は
    前記第３ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第３ターミネーション抵抗；及び
    前記第４ターミネーションスイッチング部及び前記入力信号の供給ノードの間に備えられ、前記入力信号の伝達特性を制御する第４ターミネーション抵抗をさらに備えることを特徴とする請求項２８記載の半導体メモリ装置。
30. 前記不揮発性強誘電体モードレジスタは、
    ライトイネーブル信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、及びリセット信号に従いプログラム命令をコーディングするための複数の多重命令信号を順次出力するプログラム命令処理部；
    前記複数の多重命令信号及びパワーアップ検出信号を論理演算し、ライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部；
    前記不揮発性強誘電体キャパシタを備え、前記ライト制御信号及び前記セルプレート信号に従い前記不揮発性強誘電体キャパシタにセッティングされた前記制御信号を出力するプログラムレジスタアレイ；及び
    パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１７記載の半導体メモリ装置。
31. 不揮発性強誘電体メモリを備え、前記不揮発性強誘電体メモリにプログラムされたモードレジスタの値に従ってセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ；及び
    前記セルアレイを複数備え、前記制御信号に同期して選択された前記セルアレイのリード／ライト動作を制御するバンクアレイを備えることを特徴とする半導体メモリ装置。
    
    

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