SU1539831A1

SU1539831A1 - Устройство дл цифровой магнитной записи

Info

Publication number: SU1539831A1
Application number: SU884423701A
Authority: SU
Inventors: Юрий Степанович Герасимов
Original assignee: Военная академия им.Ф.Э.Дзержинского
Priority date: 1988-05-16
Filing date: 1988-05-16
Publication date: 1990-01-30

Abstract

Изобретение относитс к магнитной записи и позвол ет повысить плотность записи за счет перекодировани цифровой информации. Через триггер 8 в аппарат 9 поступает один из разр дов считанной из блока 6 ненулевой комбинации непосредственно, а позже - в последовательном коде остальные разр ды той же комбинации из регистра 3. Эта комбинаци и другие комбинации, полученные на промежуточном этапе преобразовани , используютс с помощью регистров 5 и 12 адреса столбцов при опросе блока 6 пам ти, адресами строк дл которой служат текуща комбинаци входной цифровой информации и промежуточные комбинации предшествующих опросов блока 6. Исход из соответствующего содержимого информации матриц латинского квадрата, хранимых в блоке 6 пам ти, обеспечиваетс устранение в записываемой цифровой информации регул рной повтор емости символов одного вида, что способствует повышению устойчивости записываемой комбинации в услови х помех и паразитных вли ний. 1 ил.

Description

Изобретение относится к технике магнитной записи, а именно к устройстЕ?ам для цифровой магнитной записи.

Целью изобретения является повышение плотности записи путем перекодирования цифровой информации цикловой синхронизации.

На чертеже приведена функциональная схема устройства для цифровой щ магнитной записи.

Устройство содержит задающий генератор 1, первый элемент 2 задержки, сдвигйющий регистр 3, входную шину 4, первый статический регистр 5, блокι5 6 памяти, входной элемент 7 задержки, триггер 8, аппарат 9 магнитной записи, первый 10 и второй 11 элементы И, второй статический регистр 12, третий элемент 13 задержки, распреде-20 литель 14 импульсов, первый 15 и второй 16 элементы ИЛИ.

Регистры 3 и 5 содержат по η разрядов каждый, а регистр 12 - плот разрядов, где пит- целые положитель- 25 ные числа.

В блоке 6 памяти размещены п-разрядные комбинации двоичных символов, объединенные в т+1 матриц латинского квадрата различного содержания. Об- jq щим свойством каждой из них является то, что в каждой строке и столбце комбинации образуют полный код. Блок 6 рассчитан на 2(п+ш) адресных входов. Распределитель 14 задает для всего устройства цикл магнитной записи, равный η тактам.

Устройство работает следующим образом.

В начальном состоянии триггер 8, (до регистры 3, 5 и 12 обнулены. Поскольку на управляющий вход блока Ь памяти постоянно подан сигнал на считывание (инвертированный нулевой сигнал с земли), а на шине 4 входной сигнал д$ отсутствует, то в блоке 6 переходные процессы не провоцируются и на его выходах, основных и дополнительных, устанавливаются постоянные сигналы, определяемые матрицами латинских квадратов.

На первом такте работы двоичный сигнал цифровой информации с шины 4 и двоичные сигналы с (п-1)-х разрядов регистра 3 образуют комбинациюχ_γ, которая для блока'6 является адресом $$ строки опроса первой матрицы латинского квадрата, адресом столбца которой является η-разрядная комбинация ζ(, двоичных символов в η первых разрядах регистра 12. Результат опроса первой матрицы, формируемый на η первых выходах блока 6, является адресом строки опроса второй матрицы латинского квадрата, адресом опроса столбца которой является комбинация ζ’ в п+1,... ..., 2п разрядах регистра 12. Результат ζ, опроса второй матрицы, формируемый на п+1,..., 2п выходах блока 6, является адресом строки опроса третьей матрицы, адресом опроса столбца которой является комбинация г³ _о в 2п+1,...,3п разрядах регистра 12 и т.д. Результат z опроса ш-й матрицы, формируемый на (ш-1 )(п-1),... ... ,mn выходах блока 6, является адресом строки опроса (т+1 )-й матрицы, адресом опроса столбца которой является комбинация z^H в η разрядах регистра 5. По тактовому сигналу на управляющие входы регистров 3, 5 и 12 с элемента и по спаду тактового сигнала на синхронизирующие входы этих же регистров с элемента 2 производится параллельная запись, причем комбинации ζ - в регистры 3 и 5 вместо комбинаций нулевых двоичных сигналов, комбинации ζ', , ζ*,,,,,ζ?- в регистр 12 вместо комбинаций ζ’, ζ^,.,.,ζθ соответственно. Одновременно по задержанному элементом 2 тактовому сигналу один из двоичных сигналов комбинации ζζ¹*,' записываемый в η-e разряды регистров 3 и 5, считывая через элементы 10 и 16 на счетный вход триггера 8, а с последнего - в аппарат 9 магнитной записи.

На втором такте работы устройства производится сдвиг информации в регистре 3 за счет отсутствия управляющего сигнала на управляющем входе, но присутствия тактового импульса на первом синхронизирующем входе с выхода элемента 15. В результате двоичный сигнал цифровой информации с шины 4 записывается в первый рязряд регистра 3, а вместо считанного на предыдущем такте двоичного сигнала комбинации ζ*⁺¹ в последний разряд регистра 3 записывается другой двоичный сигнал той же комбинации. По задержанному элементом 13 тактовому сигналу очередной двоичный сигнал комбинации ζ 7” считывается через элементы 11 и 1б на счетный вход триггера 8, а с последнего - в аппа· рат 9.

На третьем и последующих тактах, вплоть до (п+1)-го, работа устройства происходит по аналогии с работой на втором такте. На этом завершается первый цикл магнитной записи.

На (п+1)—м такте работы двоичный символ цифровой информации с шины 4 и двоичные сигналы цифровой информации, записанные на предыдущем цикле в (п-1)-й разряд регистра 3, образуют комбинацию х₂, которая для блока 6 является адресом строки опроса перзой матрицы, адресом опроса столбца которой является комбинация в η первых разрядах регистра 12. Результат ζ \ опроса первой матрицы является адресом строки опроса второй матрицы, адресом опроса столбца которой является комбинация ζ’, в η вторых разрядах регистра 12 и т.д. Наконец, результат ζ™ опроса m-й матрицы является адресом строки опроса (т+1)-й матрицы, адресом опроса t столбца которой является комбинация z?” в регистре 5. Производится режим параллельной записи для регистров 3, 5 комбинации ζ и для регистра 12 комбинаций ζ^, ζ’, ζ’,.,., ζ™.

Один из разрядов комбинации ζ™*¹ считывается на данном такте, а остальные - на следующих,’(п+2 )-м,.. ,.,ζ,-ίβ, на которых регистр 3 работает в режиме сдвига. После этого завершается второй цикл магнитной записи.

Остальные циклы магнитной записи происходят идентично описанным первому и второму циклам.

Для надежной работы устройства параметр элемента 13 задержки выбирают такой, чтобы аппарат 9 производил магнитную запись с той же частотой, которую задает генератор 1, но с временной задержкой по фазе. При этом задержку элемента 2 рассчитывают исхо-\ дя из необходимости проведения последовательно т+1 операций опроса блоком 6 памяти, задержку элемента 7 исходя из того, что она должна быть меньшей, чем длительность тактового импульса, задаваемого генератором 1.

При воспроизведении цифровой информации, зная заранее использованные при записи матрицы латинских квадратов, производят обратную про цедуру и тем самым однозначно восста на вливают исходную информацию.

Claims

5 Формула изобретения

Устройство для цифровой магнитной записи, содержащее задающий генератор, блок памяти, к адресным входам «0 которого подключены регистр сдвига, первый статический регистр и входная шина, подключенная к последовательному входу регистра сдвига, а к выходам - информационные входы регистра 15 сдвига и первого статического регистра, управляющие входы регистра сдвига и первого статического регистра подключены к выходу первого элемента задержки, выход второго элемента 20 задержки подключен к второму управляющему входу регистра сдвига, третий элемент задержки, два элемента И, триггер, подключенный выходом к аппарату магнитной записи, второй 25 статический регистр, подключенный выходами к адресным входам блока памяти, отличающееся тем$ что, с целью повышения плотности записи за счет перекодирования цикло30 вой синхронизации, в него введен распределитель импульсов, подключенный входом к задающему генератору, а выходами - к второму элементу задержки и первому элементу ИЛИ, выход которого подключен к третьему элементу ³ задержки и управляющему входу регистра сдвига, а выход третьего элемента задержки подключен к второму входу первого элемента И, подключенного 4Q выходом к одному из входов второго элемента ИЛИ, второй вход которого, подключен к выходу второго элемента И, а выход - к входу триггера, информационные входы второго статичес45 кого регистра подключены к дополнительным выходам блока памяти, а управляющие входы - к выходам первого и второго элементов задержки, выхоД второго элемента задержки, Подключен 5Q к одному входу второго элемента И, второй вход которого подключен к выходу блока памяти, а выход второму входу второго элемента ИЛИ, дополнительные выходы блока памяти подключены к его дополнительным адресным входам.