SU840874A1 - Устройство дл сопр жени цифровой вы-чиСлиТЕльНОй МАшиНы C пЕРифЕРийНыМи уСТРОй-СТВАМи - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в системах, в которых взаи .мосв зь устройств осуществл етс  через интерфейс И-41.

Известно устройство дл  сопр жен ЦВМ с периферийными устройствами, содержащее блок Прерываний, регистр инструкций, адресный регистр, блок состо ни , блок управлени  и сумматор 1 .

Однако такое устройство содер.жит схемы в соответствии с конкретными функци ми, что усложн ет устройство .

Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  сопр жени  ЦВМ с периферийными устройствами, содержащее блок усилителей гигналов св зи с ЦВМ, блок усилителей сигналов св зи с периферийными устройствами, блок дешифрации адреса, блок хранени  управл ющих слов, блок буферизации данных, блок управлени  обменом, блок задани  режимов имитации, блок управлени  режимами имитации, блок запоминани  состо ний периферийных .устройств, блок контрол  временных

интервалов, блок автономной проверки 2 .

Недостаток устройства состоит в том, что оно не позвол ет проводить параллельно-последовательный обмен, что сужает функциональные возможности устройства.

Цель изобретени  - расширение функциональных возможностей за счет

0 организации последовательно-парал- лельного обмена информации.

Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени  цифровой вычислительной машины

5 с периферийными устройствами, родержащее блок усилителей сигналов св зи с ЦВМ, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок

0 усилителей сигналов св зи с периферийными устройствами, группа входов-выходов которого соединена со второй группой входов-выходов устройства , блок дешифрации адреса, первый, второй, третий, четвертый выходы которого соединены, соотве тственно , с первыми входами блока управлени  обменом, блока хранени  управл ющих слов, блока буферизации

0 данных и блока .запоминани  состо ни; , причем вход блока дешифрации адреса соединен с первым выходом блока усилителей сигналов св зи с ЦВМ, второй выход которого соединен со вторыми входами блока буферизации данных и блока хранени  управл ющих слов, третий вход, первый и второй выходы последнего соединены , соответственно, с первым выходом вторым входом блока управлени  обме ном/первым входом блока усилителей .сигналов св зи с периферийными устр ствами,первый,второй выход,второй в которого соединен, соответственно, со вторым входом блока запоминани  состо ни , третьим входом, вторьо выходом блока управлени  обменом, четвертый вход, третий выход которого соединен, соответственно, с третьим выходом, первым входом бло ка усилителей сигналов св зи с ЦВМ, второй вход которого соединен с пер выми выходами блока буферизации данных и блока запоминани  состо - ни , введены сдвиговый регистр, дешифратор адресного маркера и регист циклического контрол , причем второй выход блока буферизации данных соединен .с первым входом сдвигового регистра, первый выход, которого сое динен со входом дешифратора адресного маркера и третьим входом блока буферизации данных, четвертый вход которого соединён с третьим входом блока запоминани  состо ни  и первы выходом блока управлени  обменом, п тый, шестой входы которого соединены , соответственно, с первым выходом , первым входом регистра циклического контрол  и вторым выходом сдвигового регистра, второй, третий входы последнего соединены, соответ ственно, с четвертым, п тым выходом блока управлени  обменом и вторьам входом регистра циклического контро л , второй выход которого соединен четвертым входом блока запоминани  состо ни  п тый вход которого соеди нен с первым выходом дешифратора ад ресного маркера,второй выход послед него соединен с седьмым входом блок управлени  обменом,четвертый вход сдвигового регистра соединен с третьим выходом блока усилителей сигналов св зи с периферийн1 1ми устр ствами, шестой выход блока управлени  обменом соединен с третьим входом регистра циклического контрол . 1, На фиг. 1 представлена структурна  схема устройства ) на фиг. 2схема блока управлени  обменом, вхо д щего в состав устройства. Устройство содержит блок 1 усилителей сигналов св зи с ЦВМ, блок 2усилителей сигналов св зи с периферийными устройствами, блок 3 дешифрации адреса, дешифратор 4 адрес ного маркёра, регистр 5 циклического контрол , блок б буферизации данных, сдвиговый регистр 7, блок 8 управлени  обменом, блок 9 хранени  управл ющих слов, блок 10 запоминани  состо ни , входы-выходы 11 и 12 устройства, выходы 13 и 14, вход 15, выход 16, вход 17 блока усилителей сигналов св зи с ЦВМ, выход 18, входы 19 и 20, выходы 21 и 22 блока усилителей св зи с периферийными устройствами, выходы 23-26 блока дешифрации адреса, выход 27 блока хранени  управл ющих слов, выходы 28 и 29 дешифратора адресного маркера, выходы 30 и 31 сдвигового регистра, выходы 32 и 33 регистра циклического контрол , выходы 34-37 блока управлени  обменом. Блок управлени  обменом включает в себ  элемент ИЛИ 38, одновибратор 39, счетчик 40 битов, элементы И 4143 , счетчик 44, коммутатор 45, одновибратор 46 , элемент НЕ 47, элементы И 48 и 49, элемент ИЛИ 50. Устройство работает следующим образом. Программный обмен информацией между оперативной пам тью ЦВМ и периферийными устройствами осуществл етс  под управлением программы. При работе в программном режиме используютс  п ть адресуемЕйх со стороны шины интерфейса И-41 регистров. Программным путем можно загружать и считывать информацию с адресуемых регистров. Обращение к любому из них производитс  следующим образом. Процессор выставл ет на линии адреса адрес регистра, на линии кода операции - код чтени , либо записи. Если ПРОИЗВОДИТСЯ запись, на линии данных выставл етс  загружаема  информаци . Блок 4дешифрует адрес и код операции, поступающие в него с выхода 13, и выставл ет соответствующий сигнал на выходах 24-26 обращени  к регистрам блоков 6, 9 и 10. При записи информации в соответствующие регистры блока 6 и блока 9 поступает с выхода 14 блока 1, при чтении информаци  из регистров блока 6 и блока 10 поступает.на группу вxoдQв-вьJxoдoв 12 по входу 15. Блок 3 сигнализирует блоку 8 6 выполнении операции по входу 23, влок 8 вырабатывает сигнал Строб по выходу 36 дл  стробировани  информации при записи и чтении регистров блоков 6, 9 и 10,после чего блок 8 вырабатывает ответный синхронизирующий сигнал, поступающий на группу входов-выходов 12 со входа 17, Процессор, прин в этот сигнал , заканчивает операцию. Если производитс  обращение к регистрам периферийного устройства, блок 3 дешифрирует адрес данного периферийного устройства, принимаемый с выходов 13, и сигналом с выхода 23 запускает блок 8. Блок 8 сигналом по выходу 36 стробирует данесени  в регистры блока 9 информации с выхода 14, после чего управл юща  информаци  по входу 20 через блок 2 передаетс  периферийным устройствам, а по выходу 27 блоку управлени  обменом 8.

Если выполн етс  команда Чтение , то периферийное устройство через блок 2 по выходу 18 выдает синхроимпульсы, а по выходу 21 - последовательные данные чтени . Блок 8 подсчитывает количество пришедших синхроимпульсов счетчиком битов и формирует по выходу 34 импульсы, которые осуществл ют по битовый сдвиг данных чтени  по выходу 21 блока 2 в сдвиговый регистр 7 и позвол ют вести насчет циклического остатка данных, поступсиощих с выход . 30 сдвигового регистра 7 в регистр

5циклического контрол .

Когда периферийное устройство передало 8 битов информации и на сдвиговом регистре 7 сформирован байт информации, то блок 8 по выходу 36 формирует сигнал Строб, который переписывает сформированный байт на сдвиговом регистре 7 по выходу 31 параллельным кодом в блок

6буферизации данных, а блок 10 запоминани  состо ни  записывает код состо ни  периферийного устройства 22 блока 2.

Дл  передачи сформированного байта с блока 6 на группу входов 12 по входу 15 блока 1 процессор выставл ет адрес данного регистра на линии адреса, на линии кода операций-код чтени . Блок 3 сигналом . на выходе 26 открывает выходные вентили выбранного регистра, и информаци  блока 6 пересылаетс  на группу входов-выходов 12 через вход 15блока 1.

Если информаци  на выходе 31 сдвигового регистра соответствуеткоду адресного маркера, то дешифратор 4 адресного маркера выдает признак адресного маркера по выходу 28 дл  запоминани  в блоке 10, а по выходу 29 сигнал поступает в блок8 управлени  обменом дл  приведени  счетчика 40 битов в исходное состо ние и формировани  сигнала Строб по выходу 36, который позвол ет переписать код адресного маркера со сдвигового регистра .7 по выходу 31 в блок 6 буферизации данных и запомнить признак адресного маркера в блоке 10 запоминани  состо ни  с выхода 2В дешифратора адресного маркера. Адресный маркер представл ет собой набор двоичных знаков длиной в один байт, который используетс  дл  идентификации начала пол идентификатора сектора информационных полей, дл  нахождени  заданных

информационных полей, дл  синхронизации начала передачи информации между процессором и периферийным устройством. Байты адресного маркера  вл ютс  особыми по сравнению с со всеми другими байтами данных. Существует четыре различных типа используемых адресных маркеров, которые используютс  дл  идентификации различных типов полей. ПроцесQ сор определ ет по вление признака адресного маркера выполнением операции , чтени  регистра блока 10 запоминани  состо ни , а тип адресного маркера - выполнением операции чтени  регистра блока 6 буфериза 5 ции данных.

Контроль правильности записанной и считанной с носител  информации осуществл етс  с помощью регистра 5 циклического контрол .

0 Поле идентификатора сектора.и информационные пол , записанные на носитель, содержат в конце полей по два байта кода циклического.контрол . При выполнении команды Чте5 ни с периферийного устройства данные чтени  с выхода 21 блока 2 в последовательном коде поступают в сдвиговый регистр 7, с выхода 30 которого данные в последовательном

Q коде поступают на вход регистра циклического контрол  5. Регистр циклического контрол  5 с помощью сигналов с выхода 34 блока 8 управлени  обменом по определенному алгоритму производит по-битный под5 счет циклического остатка последовательных данных чтени .

Когда поле считалось с носител , то его информационные разр ды совместно с двум  байтами циклического

0 контрол  определ  рт результат циклического остатка на регистре циклического контрол  5 равным О, признак которого по выходу 33 запоминаетс  в блоке 10 запоминани  состо ни  сигналом Строб с выхода 36 блока 8 управлени  обменом. Если результат циклического остатка не равен нулю, то это указывает на ошибку данных в пределах считаннол го пол  с носител . Процессор, анализиру  признак ошибки циклического контрол , может повторить команду Чтени  с периферийного устрой .атва заданного информационного пол , если обнаружена ошибка циклического контрол .

Приведение в исходное состо ние регистра 5 циклического контрол  осуществл етс  формированием единичного сигнала на выходе 37 блока 8 управлени  обменом. При выполн ении команды Чтени  периферийного устройства единичный сигнал на выходе 37 блока 8 формируетс  при обнаружении адресного маркера, а при

5 выполнении команды Запись - при.

записи кода адресного маркера на носитель.

Перед выполнением команды Запись на периферийное устройство процессор задает выполнение команды Чтение-дл  обнаружени  заданного идентификатора сектора, провер е по вление признака циклического контрол , отсчитывает 11 байтов информации. После чего в блок 9 хранени  управл ющих слов с выхода 14 блока 1 заноситс  управл юща  информаци , задающа  режим записи на периферийное устройство по выходу 27 и по входу 20 блока 2, а в блок 6 буферизации последовательно заноситс  шесть нулевых байтов, которые переписываютс  в сдвиговый регистр 7 единичным сигналом с выхода 35 блока 8 управлени  обменом.

Последовательные данные с выхода 30 сдвигового регистра, поступа  в блок 8 управлени  обменом, записываютс  на периферийное устройство, по входу 19 блока 2 с частотой, задаваемой процессором по выходу 16 блока 1, Когда записан полностью байт информации на периферийное устройство , блок 8 снова единич ным сигналом с выхода 35 блока 8 переписывает информацию в сдвиговый регистр 7 с блока б, и процесс записи на периферийное устройство повтор етс .

После записи шести нулевых байто на периферийное устройство процессор записывает код адресного маркера и данные информационного пол  в регистр блока б, который через сдвиговый регистр 7 и блок 8 управлени  обменом записываетс  на носитель по входу 19 блока 2.

После окончани  записи данных информационного пол  процессор измен ет содержимое управл ющей информации в регистре блока 9 хранени  управл ющих слов по выходу 27, залива  режим записи двух байтов циклического контрол , которые сформированы на регистре 5 циклического контрол  во врем  записи кода адресного маркера и байтов информационного пол  по выходу 32. Последовательна  информаци  с выхода 32 регистра 5 циклического контрол , поступа  в блок 8 управлени  обменом , записываетс  на периферийное устройство по входу 19 блока 2 с частотой, задаваемой процессором по выходу 16 блока 2.

Устройство дл  сопр жени  позвол ет расширить функциональные возможности путем организации последовательно-параллельного преобразовани  передаваемой информации, организации циклического контрол  записанной информации, обнаружени  служебной информации на носителе и осуществить пр мое цифровое управление периферийными устройствами и обработку непосредственно от микроЭВМ , в пам ти микрокоманд которой находитс  необходима  управл юща  микропрограмма.

Программно-аппаратный способ управлени  периферийными устройствами позвол ет строить экономичные устройства дл  сопр жени  (до 50 ИМС 155 Серии), исключить из известного устройства блок задани  режимов имитации, блок управлени  режимами имитации, блок контрол  временных интервалов и блок автономной проверки .

Claims (2)

1. Формула изобретени 

   Устройство дл  сопр жени  цифровой вычислительной машины (ЦВМ) с

   0 периферийными устройствами,содержащее блок усилителей сигналов св зи с ЦВМ, группа входов-выходов которого соединена с первой группой входоввыходов устройства, блок усилителей

   5 сигналов св зи с периферийными ус- . тройствами, группа входов-выходов которого соединена со второй группой входов-выходов устройства, блок дешифрации адреса, первый, второй, третий, четвертый выходы которого соединены, соответственно, с первыми входами блока управлени  обменом, блока хранени  управл ющих слов, блока буферизации данных и блока запоминани  состо ни , причем вход

   5 блока дешифрации адреса соединен с первым выходом блока усилителей сигналов св зи с ЦВМ, второй выход которого соединен со вторыми входами блока буферизации данных и блока

   0 хранени  управл ющих слов, третий вход, первый и второй выходы последнего соединены, соответственно, с первым выходом и вторым входом блока управлени  обменом, первым входом блока усилителей сигналов св зи с периферийными устройствами, первый, второй выход, второй вход которого соединен соответственно, со вторым входом блока запоминани  состо ни ,

   Q третьим входом, вторым выходом блока управлени  обменом, четвертый вход, третий выход которого соединены, соответственно, с третьим выходом, первым входом блока усилителей сигналов св зи с ЦВМ, второй вход которого соединен с первыми выходами бло-. ка буферизации данных и блока запоминани  состо ни , о т л и ч а ющ е е с   тем , что, с целью расширени  функциональных возможностей

   0 за счет организации последовательнопараллельного обмена информацией, оно содержит сдвиговый регистр, дешифратор адресного маркера и регистр циктшческого контрол , причем второй выход блока буферизации данных соединен с первым входом сдвигового регистра, первый выход которого соединен со входом дешифратора адресного маркера и третьим входом блока буферизации данных, четвертый вход которого соединен с третьим входом блока запоминани  состо ни  и первым выходом блока управлени  обменом, 1 тый, шестой входы которого соединены , соответственно, с первым выходом , первым входом регистра циклического контрол  и вторым выходом сдвигового регистра, второй, третий входы последнего соединены, соответственно с четвертым, п тым выходом блока управлени  обменом и вторым входом регистра циклического контрол второй выход которого соединен с чет вертым входом блока запоминани  состо ни , п тый вход которого соединен с первым выходом дешифратора адресного маркера, второй выход последнего соединен с седьмым входом блока управлени  обменом, четвертый вход сдвигового регистра соединен с третьим выходом блока усилителей сигналов св зи с периферийными устройствами , шестой выход блока управлени  обменом соединен с третьим входс 1 регистра циклического контрол . Источники информации, прин тые во внимание при экспертизе 1.Патент США 3815099, кл. 340-172.5, 1972.
2. 2.Авторское свидетельство СССР 561180, кл. G 06 F 3/04, 1977 (прототип).

   iг -

   11 г