DE3727846A1

DE3727846A1 - Assoziative operations-speichereinrichtung

Info

Publication number: DE3727846A1
Application number: DE19873727846
Authority: DE
Inventors: Plamen Krastev Dipl Ing Valkov; Ljudmil Georgiev Dipl Dakovski
Original assignee: Vmei Lenin
Current assignee: Vmei Lenin
Priority date: 1987-08-20
Filing date: 1987-08-20
Publication date: 1989-03-02
Also published as: GB2209081A; GB8720111D0; FR2624298A1; US4970684A

Description

Die Erfindung betrifft eine assoziative Operations-Speichereinrichtung für die Rechentechnik und Automation. Es ist eine assoziative Speichereinrichtung bekannt, an deren Speichermatrix die Ausgänge zweier Decodiergeräte für die Auswahl der Speicherzelle nach Reihen und Spalten angeschlossen sind, während ihre Eingänge mit den Ausgängen der Puffer für Adressensignale in Verbindung stehen. Die Eingangs-Informationsdaten sind an die Eingänge eines Speichers für Eingabe-Informationsdaten angeschlossen, dessen Ausgänge mit den Eingängen eines Maskenspeichers verbunden sind, dessen Ausgänge mit den Eingängen der Speichermatrix und mit einem Teil der Eingänge eines Komparators in Verbindung stehen. Die Ausgänge der Speichermatrix sind mit den restlichen Eingängen des Komparators verbunden, dessen Ausgänge mit einem Teil der Eingänge des Ausgabedatenspeichers in Verbindung stehen, dessen Ausgang mit dem Eingang des Ausgabepuffers verbunden ist. Der Außeneingang für Lesen/Aufzeichnung ist einer der Eingänge des Eingabe-Informationsdatenspeichers, der Außeneingang für die Auswahl einer Schaltung ist einer der Eingänge des Ausgabe-Datenspeichers und der Außeneingang für das Maskieren ist ein Teil der Eingänge des Maskenspeichers (Kreismer L.P. u. a.: "Assoziativnii Sapominajustie Ustroistva" Biblioteka po Avtomatika, Jg. 245, Energia, 1967).

Ein Nachteil der assoziativen Speichereinrichtung ist die große Anzahl äußerer Ausschlüsse wegen des Vorhandenseins von Eingängen zum Adressieren jeder Speicherzelle und die damit verbundene Unbequemlichkeit - die Adressen müssen in einer zusätzlichen äußeren Vorrichtung gespeichert werden. Wenn man die Begrenzung seitens der Anzahl der Herausführungen der Standardgehäuse für die Montage von integrierten Schaltungen in Betracht zieht, wirkt sich das Vorhandensein zusätzlicher Schienen für die Adressierung auf die Informationseingänge für das assoziative Suchen ungünstig aus, d. h. es wird die Stellenzahl (Kapazität) der assoziativen Bedingung begrenzt. Die Einrichtung weist begrenzte funktionelle Möglichkeiten auf - sie kann nur eine assoziative Funktion - "assoziatives Lesen JA/NEIN" realisieren.

Aufgabe der Erfindung ist es, eine assoziative Speichereinrichtung mit der Möglichkeit zum Erhöhen der Stellenzahl der assoziativen Bedingung zu schaffen, welche erweiterte funktionelle Möglichkeiten aufweist und vom Standpunkt des Benutzers eine erleichterte Arbeit mit der Einrichtung bietet.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst.

Bevorzugte Ausgestaltungen und Weiterbildungen der erfindungsgemäßen Speichervorrichtung sind Gegenstand der Patentansprüche 2 bis 7.

Nach einer weiteren bevorzugten Ausführungsform enthält jeder Komparator der ersten Gruppe ein zwölftes NOR-Element, dessen erster Eingang mit dem inversen Ausgang des Registers zur Bestimmung aller Zahlen kleiner als die vorgegebene Zahl, dessen zweiter Eingang mit dem Ausgang des Ein-/Ausgabespeichers und dessen dritter Eingang mit dem Ausgang für "eine größere Zahl" des vorhergehenden Komparators in Verbindung steht. Der Ausgang des zwölften NOR-Elements und der Ausgang für "eine kleinere Zahl" des vorhergehenden Komparators sind an den Eingang eines ersten ODER-Elements angeschlossen, welches ein Ausgang für "eine kleinere Zahl" des Komparators ist. Der inverse Ausgang des Ein-/Ausgabespeichers, der Ausgang des Registers zur Bestimmung aller Zahlen kleiner als die vorgegebene Zahl und der Ausgang für "eine kleinere Zahl" des vorhergehenden Komparators sind an die Eingänge eines dreizehnten NOR-Elements angeschlossen. Der Ausgang des dreizehnten NOR-Elements und der Ausgang für "eine größere Zahl" des vorhergehenden Komparators stehen in Verbindung mit den Eingängen eines zweiten ODER-Elements, dessen Ausgang ein Ausgang für "eine größere Zahl" des Komparators ist.

Jeder Komparator der zweiten Gruppe enthält ein vierzehntes NOR-Element, dessen erster Ausgang mit dem inversen Ausgang des Registers zur Bestimmung aller Zahlen größer als die vorgegebene Zahl, dessen zweiter Eingang mit dem Ausgang des Ein-/Ausgabespeichers und dessen dritter Eingang mit dem Ausgang für "eine größere Zahl" des vorhergehenden Komparators verbunden ist. Der Ausgang des vierzehnten NOR-Elements und der Ausgang für "eine kleinere Zahl" seines vorhergehenden Komparators sind an die Eingänge eines dritten ODER-Elements angeschlossen, welcher ein Ausgang für "eine kleinere Zahl" des Komparators ist. Der inverse Ausgang des Ein-/Ausgabespeichers, ein Ausgang des Registers zur Bestimmung aller Zahlen größer als die vorgegebene Zahl und der Ausgang für "eine kleinere Zahl" des vorhergehenden Komparators stehen in Verbindung mit den Eingängen eines fünfzehnten NOR-Elements. Der Ausgang des fünfzehnten NOR-Elements und der Ausgang für "eine größere Zahl" des vorhergehenden Komparators sind an die Eingänge eines vierten ODER-Elements angeschlossen, welcher ein Ausgang für "eine größere Zahl" des Komparators ist.

Ein Vorteil der erfindungsgemäßen Einrichtung besteht darin, daß keine Außensignale zum Adressieren jeder Speicherzelle von der Speichermatrix benutzt werden, was die Anzahl der äußeren Herausführungen vermindert und eine Erhöhung der Zahlenstellung der assoziativen Bedingung erlaubt, womit die Arbeit erleichtert wird. Es wurden vier neue assoziative Funktionen eingeführt: mehrdeutige Antwort, bei welcher alle Zahlen, die in der assoziativen Operations-Speichereinrichtung aufgezeichnet sind, gelesen werden, gleichbedeutend der vorgegebenen maskierten Eingabe-Information; alle Zahlen kleiner als die vorgegebene Zahl, bei welcher alle Zahlen gelesen werden, welche in der assoziativen Operations-Speichereinrichtung aufgezeichnet sind, welche kleiner von der gegebenen Eingabe-Information sind; alle Zahlen größer als die vorgegebene Zahl, bei welcher alle Zahlen gelesen werden, die in der assoziativen Operations-Speichereinrichtung aufgezeichnet sind, welche größer als die vorgegebene Eingabe- Information sind; alle Zahlen, die im Intervallbereich VON/BIS sind, bei welcher alle Zahlen gelesen werden, die in der assoziativen Operations-Speichereinrichtung aufgezeichnet sind, welche im vorgegebenen Intervall eingeschlossen oder sich außerhalb eines vorgegebenen Intervalls befinden. Damit die Herausführungen der Einrichtung wesentlich erhöht werden, werden zweiseitige Eingabe- Ausgabe-Informationsschienen benutzt.

Die Erfindung wird anhand der in der Zeichnung gezeigten Ausführungsbeispiele erläutert. Es zeigt

Fig. 1 ein Blockschaltbild einer assoziativen Operations-Speichereinrichtung,

Fig. 2 eine logische Realisierung der Funktion Maskieren eines beliebigen Bits der Eingabe-Information,

Fig. 3 eine logische und schaltbildtechnische Realisierung einer Speicherzelle der assoziativen Operations-Speichereinrichtung,

Fig. 4 eine logische Realisierung eines Bits des Registers für Besetzung,

Fig. 5 eine logische Realisierung eines Bits des Speichers für eine mehrdeutige Antwort,

Fig. 6 ein Blockschaltbild der Intervalleinheit,

Fig. 7 eine logische Realisierung eines Komparators des Registers zur Bestimmung aller Zahlen kleiner als die vorgegebene Zahl und

Fig. 8 eine logische Realisierung eines Komparators des Registers zur Bestimmung aller Zahlen größer als die vorgegebene Zahl.

Die erfindungsgemäße Einrichtung (Fig. 1) besteht aus einer Ein-/Ausgabeeinheit 1 mit N zweiseitigen Ein-/Ausgabe-Informationsschienen, welche mit den entsprechenden zweiseitigen Schienen eines Ein-/Ausgabespeichers 2 verbunden sind, dessen Ausgänge an einen Teil der Eingänge eines Maskierspeichers 3 angeschlossen sind. Die Ausgänge des Maskierspeichers 3 sind mit den Eingängen einer Speichermatrix 4 verbunden, welche Speicherzellen und Komparatoren zu denen enthält. Ein Teil der Ausgänge der Speichermatrix 4 ist mit Eingängen des Ein-/Ausgabespeichers 2 verbunden, ein weiteres Teil ihrer Ausgänge ist an die Eingänge eines Besetzungsspeichers 5 angeschlossen, dessen Ausgänge mit den Eingängen der Speichermatrix 4 verbunden sind. Die Ausgänge eines Speichers für eine mehrdeutige Antwort 6 sind mit Eingängen des Ein-/Ausgabespeichers 2, mit den Eingängen der Speichermatrix 4 und mit Eingängen einer Ausgabeeinheit 7 verbunden. Die restlichen Eingänge der Ausgabeeinheit 7 stehen in Verbindung mit den Ausgängen des Besetzungsspeichers 5, mit Ausgängen einer Steuereinheit 8 und mit Ausgängen einer Intervalleinheit 9. Die Ausgänge der Intervalleinheit 9 sind an Eingänge der Ein-/Ausgabeeinheit 1 angeschlossen, und die Ausgänge der Steuereinheit 8 stehen in Verbindung mit Eingängen der Ein-/Ausgabeeinheit 1, mit Eingängen des Ein-/Ausgabespeichers 2, mit Eingängen des Maskierspeichers 3, mit Eingängen des Speichers für eine mehrdeutige Antwort 6 und mit Eingängen der Intervalleinheit 9, die Eingänge der Steuereinheit 8 stehen in Verbindung mit den äußeren Eingängen der Vorrichtung für die Schlatungsauswahl , für Lesen/Aufzeichnung R/W, für die Löschung D, für das Maskieren M, für das allgemeine Nullstellen R, für eine mehrdeutige Antwort MA, für alle Zahlen kleiner als die vorgegebene Zahl <, für alle Zahlen größer als die vorgegebene Zahl < und mit einem Ausgang des Besetzungsspeichers 5. Die Ausgänge der Ein-/Ausgabeeinheit 1 und die Ausgänge des Ein-/Ausgabespeichers 2 sind an die Eingänge der Intervalleinheit 9 angeschlossen. Die Ausgänge der Speichermatrix 4 sind mit Eingängen des Speichers 6 für eine mehrdeutige Antwort verbunden. Der Ausgang der Ausgabeeinheit 7 ist der äußere Informationsausgang INF der Einrichtung.

Das Maskenregister 3 besteht aus einzelnen Bits (Fig. 2) mit einem Trigger 10, dessen Eingang mit dem Innentakt M für das Maskieren verbunden ist. Sein weiterer Eingang ist an den Ausgang eines UND-Elements 11 angeschlossen, dessen Eingänge mit dem entsprechenden Ausgang Ai des Ein-/Ausgabespeichers 2 und mit dem Ausgang des NOR-Elements 12 in Verbindung stehen. Die Eingänge des NOR-Elements 12 sind mit den Q-Ausgängen der Trigger aller Bits des Maskenregisters 3 verbunden. Der Ausgang Qi des Triggers 10 ist an einen Eingang einer Eingabeeinheit 13, an einen Eingang eines NOR-Elements 14 und an einen Eingang eines NOR-Elements 15 angeschlossen. Der eine Ausgang der Eingabeeinheit 13 ist an einen Eingang des NOR-Elements 14 angeschlossen, während der andere Ausgang an einen Eingang des NOR-Elements 15 angeschlossen ist. Der Ausgang A′i des NOR-Elements 14 und der Ausgang ′i des NOR-Elements 15 stehen in Verbindung mit Eingängen der Speichermatrix 4. Der Ausgang Ai des Ein-/Ausgabespeichers 2 ist an einen Eingang der Eingabeeinheit 13 angeschlossen.

Die Speichermatrix 4 besteht aus Speicherzellen (Fig. 3), in denen jeweils der Drain eines Transistors T 16 mit der Source eines Transistors T 17, mit der Source und dem Tor (Gate) eines Transistors T 18, mit dem Tor eines Transistors T 19 und mit dem Tor eines Transistors T 23 in Verbindung steht. Der Ausgang A′i des NOR-Elements 14 (Fig. 2) ist an den Drain des Transistors T 17 und an den Drain eines Transistors T 22 angeschlossen. Der Ausgang ′i des NOR-Elements 15 (Fig. 2) steht in Verbindung mit dem Drain eines Transistors T 20 und mit dem Drain des Transistors T 23. Die Schiene für einen Innentakt T _Ai zum Aufzeichnen ist mit den Toren der Transistoren T 17 und T 20 verbunden, der Drain des Transistors T 19 steht in Verbindung mit der Source des Transistors T 20, mit der Source und dem Tor des Transistors T 21, mit dem Tor des Transistors T 16 und mit dem Tor des Transistors T 22. Die Source des Transistors T 22 ist an die Source des Transistors T 23, an den Drain eines Transistors T 25 und an das Tor eines Transistors T 24 angeschlossen, dessen Drain ein Ausgang Z _AUSGi der Speicherzelle ist. Der Innentakt T _Li für das Lesen ist an das Tor des Transistors T 25 angeschlossen. Die Speisespannung V _CC der Schaltung ist mit den Drains der Transistoren T 18 und T 21 verbunden, und die allgemeine Masse V _SS der Schaltung ist an die Sourcen der Transistoren T 16, T 19, T 24 i, T 25 angeschlossen.

Der Besetzungsspeicher 5 besteht aus einzelnen Bits (Fig. 4), die einen Trigger 35 enthalten, dessen Eingang R₁ mit der Schiene für einen Innentakt R für das allgemeine Nullstellen verbunden ist. Ein weiterer Eingang S steht in Verbindung mit dem Ausgang eines NOR-Elements 32, während sein dritter Eingang R₂ mit dem Ausgang eines NOR- Elements 34 verbunden ist. Der eine Eingang des NOR-Elements 34 ist an die Schiene für den Innentakt _LÖSCH für das Löschen der Information angeschlossen, sein anderer Eingang ist mit dem Ausgang eines Inverters 33 verbunden, dessen Eingang mit dem Ausgang Z _AUSGi der Speicherzelle und mit dem Drain des Transistors T 28 in Verbindung steht. Das Tor des Transistors T 28 ist mit dem Ausgang des Inverters 30 verbunden und seine Source ist an den Drain des Transistors T 29 angeschlossen. Das Tor des Transistors T 29 ist mit dem Tor des Transistors T 26 und mit dem Ausgang Qi eines Triggers 35 verbunden. Der Ausgang Qi des Triggers 35 steht in Verbindung mit dem Tor des Transistors T 27 und mit einem Eingang des NOR-Elements 31, dessen zweiter Eingang an die Innentaktschiene _AUFZ für die Aufzeichnung angeschlossen, und dessen dritter Eingang mit der Innentaktschiene für die Aufzeichnungsfreigabe T _FAi verbunden ist. Die Innentaktschiene für die Aufzeichnungsfreigabe T _FAi ist an die Source des Transistors T 27 angeschlossen, dessen Drain mit der Source des Transistors T 26 verbunden ist und als Innentaktsignal T _FAi+1 für die Aufzeichnungsfreigabe zum nächsten Bit des Registers für Besetzung 5 bestimmt ist. Das Drain des Transistors T 26 ist mit der Speisespannung V _CC der Schaltung verbunden. Der Ausgang des NOR-Elements 39 ist als Aufzeichnungstakt T _Ai vorgesehen und ist mit dem Eingang eines Inverters 30 verbunden. Der Ausgang des Inverters 30 ist an einen Eingang eines NOR-Elements 32 angeschlossen, dessen zweiter Eingang mit dem Ausgang des Inverters 33 verbunden ist, wobei die Source des Transistors T 29 an der gemeinsamen Masse V _SS der Schaltung liegt.

Der Speicher 6 für eine mehrdeutige Antwort besteht aus einzelnen Bits (Fig. 5), die einen Trigger 36 enthalten, dessen Ausgang Qi an das Tor eines Transistors T 37 angeschlossen ist, während sein inverser Ausgang i mit dem Tor eines Transistors T 38 und mit einem Eingang eines NOR-Elements 39 in Verbindung steht. Der Ausgang des NOR-Elements 39 dient als Lesetakt T _LESi; sein zweiter Eingang ist mit der Schiene für einen Innentakt für die Lesefreigabe T _FLESi verbunden, welcher auch mit der Source des Transistors T 38 in Verbindung steht. Der Drain des Transistors T 38 ist mit der Source des Transistors T 37 verbunden, dessen Drain mit der Speisespannung V _CC der Schaltung in Verbindung steht. Die Source des Transistors T 37 ist für ein Innentaktsignal T _FLESi+1 zur Freigabe des Lesens zum nächsten Bit des Speichers 6 für eine mehrdeutige Antwort bestimmt. Der dritte Eingang des NOR-Elements 39 ist an den Innentakt für eine mehrdeutige Antwort _MA angeschlossen, welcher auch mit einem Eingang eines NOR-Elements 40 verbunden ist. Der Ausgang des NOR- Elements 40 ist mit einem Eingang S des Triggers 36 verbunden. Der Innentakt _M für das Maskieren ist an einen zweiten Eingang des NOR-Elements 40 angeschlossen, dessen dritter Eingang mit einem Ausgang des Inverters 41 und einem Eingang eines NOR-Elements 42 in Verbindung steht. Der Ausgang des NOR-Elements 42 ist an einen Eingang R₂ des Triggers 36 angeschlossen. Der Innentakt T _MA für mehrdeutige Antwort und der Innentakt T _M für das Maskieren sind an die Eingänge des NOR-Elements 42 angeschlossen, und der Innentakt R für das allgemeine Nullstellen ist mit einem Eingang R₁ des Triggers 36 verbunden. Der Eingang des Inverters 41 steht in Verbindung mit dem Ausgang Z _AUSGi der Speicherzelle.

Die Intervalleinheit 9 (Fig. 6) enthält ein Register 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl mit Komparatoren 44 und ein Register 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl mit Komparatoren 48. An die Ausgänge X _i und Y _i eines jeden Bits der beiden Register 43, 47 ist ein Eingang des entsprechenden Komparators 44 bzw. 48 angeschlossen. Die anderen zwei Eingänge der Komparatoren 44 und 48 stehen in Verbindung mit den Ausgängen AUSG _<i+1 und AUSG _<i+1 der vorhergehenden Komparatoren. Die Ausgänge A _i des Ein-/ Ausgabespeichers 2 sind an die Eingänge der entsprechenden Bits des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl, an die Eingänge der entsprechenden Bits des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl, an einen Eingang der Komparatoren 44 und an einen Eingang der Komparatoren 48 angeschlossen. Das Innentaktsignal T _A< für die Aufzeichnung steht in Verbindung mit dem Eingang des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl, das Innentaktsignal T _A< für die Aufzeichnung ist an den Eingang des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl angeschlossen. Der Ausgang "kleiner" AUSG _<0 des Komparators 44, der dem Nullbit des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entspricht und der Ausgang "größer" AUSG′ _<0 des Komparators 48 entsprechend dem Nullbit des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl stehen in Verbindung mit den Eingängen eines UND-Elements 52, dessen Ausgang T _{AUSG Y<A<X} als Innentaktsignal dient, das allen Zahlen in einem vorgegebenen Intervalbereich bestimmt. Der Ausgang für "größer" AUSG _<0 des Komparators 44, der dem Nullbit des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entspricht und der Ausgang für "kleiner" AUSG′ _<0 des Komparators 48, entsprechend dem Nullbit des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl, stehen in Verbindung mit den Eingängen eines UND-Elements 51, dessen Ausgang T _{AUSG Y<A<X} als Innentaktsignal zur Bestimmung aller Zahlen außerhalb des vorgegebenen Intervallbereichs dient. Der Ausgang "kleiner" AUSG _<0 des Komparators 44, der dem Nullbit des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entspricht, ist über einen Inverter 45 an einen Eingang eines NOR-Elements 46 angeschlossen. Das Innentaktsignal < für eine vorgegebene Bedingung für "kleiner" steht in Verbindung mit dem zweiten Eingang des NOR-Elements 46, dessen Ausgang als Innentaktsignal T _AUSG< für "kleiner" dient. Der Ausgang "größer" AUSG′ _<0 des Komparators 48 entspricht dem Nullbit des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl und ist über einen Inverter 49 an einen Eingang eines NOR-Elements 50 angeschlossen. Das Innentaktsignal < für eine vorgegebene Bedingung für "größer" steht in Verbindung mit dem zweiten Eingang des NOR-Elements 50, dessen Ausgang als Innentaktsignal T _AUSG< für "größer" dient.

Jeder Komparator 44 (Fig. 7) enthält ein NOR-Element 53, dessen erster Eingang an einen Ausgang _i des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl, dessen zweiter Eingang an einen Ausgang A _i des Ein-/Ausgabespeichers 2 und dessen dritter Eingang mit dem Ausgang für "größer" AUSG _<i+1 des vorhergehenden Komparators 44 angeschlossen ist. Der Ausgang des NOR-Elements 53 und der Ausgang "kleiner" AUSG _<i+1 des vorhergehenden Komparators 44 sind an die Eingänge eines ODER-Elements 54 angeschlossen, welches ein Ausgang "kleiner" AUSG _<i des Komparators 44 ist. Der Ausgang _i des Ein-/Ausgabespeichers 2, der Ausgang X _i des Registers 43 zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl und der Ausgang "kleiner" AUSG _<i+1 des vorhergehenden Komparators 44 stehen in Verbindung mit den Eingängen des NOR-Elements 55. Der Ausgang des NOR- Elements 55 und der Ausgang "größer" AUSG _<i+1 des vor hergehenden Komparators 44 stehen in Verbindung mit den Eingängen eines ODER-Elements 56, welches ein Ausgang "größer" AUSG _<i des Komparators 44 ist.

Jeder Komparator 48 (Fig. 8) enthält ein NOR-Element 57, dessen erster Eingang mit dem Ausgang _i des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl, dessen zweiter Eingang mit dem Ausgang A _i des Ein-/Ausgabespeichers 2 und dessen dritter Eingang mit dem Ausgang "größer" AUSG′ _<i+1 des vorhergehenden Komparators 48 verbunden ist. Der Ausgang des NOR- Elements 57 und der Ausgang "kleiner" AUSG′ _<i+1 des vorhergehenden Komparators 48 stehen in Verbindung mit einem ODER-Element 58, dessen Ausgang ein Ausgang "kleiner" AUSG _<i des Komparators 48 ist. Der Ausgang _i des Ein-/ Ausgabespeichers 2, der Ausgang Y _i des Registers 47 zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl und der Ausgang "kleiner" AUSG′ _<i+1 des vorhergehenden Komparators 48 stehen in Verbindung mit den Eingängen des NOR-Elements 59. Der Ausgang des NOR-Elements 59 und der Ausgang "größer" AUSG′ _<i+1 des vorhergehenden Komparators 48 stehen in Verbindung mit den Eingängen eines ODER-Elements 60, dessen Ausgang ein Ausgang "größer" AUSG′ _<i des Komparators 48 ist.

Die Wirkungsweise der erfindungsgemäßen assoziativen Operationsspeichereinrichtung ist die folgende: einer von beiden möglichen Zuständen am Wahleingang der Schaltung (Fig. 1) - logische "1" oder logische "0" - gibt den Zugriff zur Speichereinrichtung für die Arbeit mit ihr frei, während ihn der andere sperrt. Dieser Eingang wird zur Erweiterung des Umfangs der Speichereinrichtung mit zusätzlichen Einrichtungen dieses Typs benutzt. Der eine von beiden möglichen Zuständen des Eingangs Lesen/ Aufzeichnen R/W - logische "0" oder logische "1" - bestimmt die Ausführung der Funktionen "assoziatives Lesen JA/NEIN" oder der "Aufzeichnung einer neuen Information". Die logische "1" am Löscheingang D bestimmt die Funktion "Löschen einer Information nach einer vorgegebenen Bedingung". Die logische "1" am Eingang "allgemeines Nullstellen" R setzt die Einrichtung in die Ausgangsstellung. Der Eingang Maskieren M weist viele funktionale Bestimmungen auf: durch ihn kann man ein Maskieren der Eingabe-Information für eine beliebige Kombination ihrer Bits vornehmen; er nimmmt als Bedingung in einem Teil der Zyklen der Funktion "mehrdeutige Antwort" samt dem Eingang für mehrdeutige Antwort MA teil. Eine logische "1" am Eingang kleiner als<oder am Eingang größer als<bestimmt den Anfang einer der Funktionen "alle Zahlen kleiner als eine vorgegebene Zahl" oder "alle Zahlen größer als eine vorgegebene Zahl". Eine logische "1" an beiden Eingängen bestimmt die Funktion "alle Zahlen im Intervallbereich VON/BIS". Der Informationsausgang INF gibt eine Information über den Zustand oder den Abschluß der angeführten Funktionen. A _O bis A _N sind äußere Herausführungen der Einrichtung, welche für bestimmte Zyklen der einzelnen Funktionen als Eingänge für die assoziative N-stellige Bedingung wirken, und für andere - als Ausgänge für eine in der Einrichtung aufgezeichnete N-stellige Information.

Die Funktion "assoziatives Lesen JA/NEIN" ist eine Hauptfunktion für diesen Typ von Einrichtungen. Demzufolge stimmt diese Funktion der Einrichtung erfindungsgemäß nach den Möglichkeiten und der Wirkungsweise mit der Funktion "assoziatives Lesen JA/NEIN" der bekannten assoziativen Speichereinrichtung völlig überein.

Um eine oder mehrere Stellen der Eingangsinformation zu maskieren, ist ein separater Maskierzyklus notwendig. Es wird eine logische "1" denjenigen Eingängen A _i (Fig. 2) zugeführt, welche zu maskieren sind. Es wird ein Potential logische "1" auch dem äußeren Eingang M für das Maskieren zugeführt, welches Potential ständig aufrechterhalten werden muß, bis es notwendig ist, diese Eingänge zu maskieren. Am Anfang ist der Ausgang des N-Eingangs-NOR- Elements 12 eine logische "1" und die Zuführung eines Potentials logische "1" einer beliebigen Stelle der Ein gabe-Information setzt den Ausgang des UND-Elements 11 der entsprechenden Stelle auf eine logische "1", was den Trigger 10 rücksetzt, der Ausgang Q _i geht auf eine logische "1". Der Ausgang Q _i des Triggers 10 führt zwei Funktionen aus: das N-Eingangs-NOR-Element 12 wird rückgestellt, womit das UND-Element 11 aller Stellen der Ausgabe-Information blockiert wird. Eine zweite Maskierung wird verboten; er setzt ferner den Ausgang A′ _i und den inversen Ausgang ′ _i auf "0". Die logische "0" dieser beiden Ausgänge wird von der Speicherzelle und dem in ihr integrierten Komparator als der Eingabe-Information gleichbedeutende Information aufgenommen.

Die Speicherzelle (Fig. 3) ist auf der Basis einer Stan dard-Sechstransistor-Speicherzelle nach Art der statischen Operations-Speichervorrichtungen gebildet, welche aus den Transistoren T 16 bis T 21 und dem mit ihr integrierten Komparator besteht, dessen logisches Äquivalent durch zwei Schalttransistoren T 22 und T 23 und ein vereinigendes N-Eingangs-NOR-Element erreicht wird und mittels des Transistors T 24 _i auf die einzelnen Stellen verteilt ist. Bei Vorhandensein einer gleichbedeutenden Information, d. h. daß das Potential von einem gemeinsamen Punkt A und vom Eingang A′ _i beispielsweise eine logische "1" ist, ist der Transistor T 22 gesperrt, während der Transistor T 23 offen ist. Das Potential logische "0" am Eingang ′ _i wird durch ihn zu einem gemeinsamen Punkt C übertragen. Wenn eine Gleichbedeutung für alle Bits vorhanden ist, wird der Ausgang des N-Eingangs-NOR-Elements, gebildet von den entsprechenden Transistoren T 24 _i, eine logische "1", was eine Bedingung dafür ist, daß der Eingang der Ausgabeeinheit 7 ebenso eine logische "1" wird. Bei der Funktion "assoziatives Lesen JA/NEIN" ist das eine Indikation für ein Vorhandensein der Information im Speicher, gleich mit der Eingabe-Information. Eine neue Information wird in der Speicherzelle aufgezeichnet, wenn ein Potential "1" dem äußeren Eingang R/W zugeführt wird, wobei die Steuereinheit 8 einen Takt T _AUFZ erzeugt. Die Eingabe-Information wird den Eingängen der Ein-/Ausgabeeinheit 1 zugeführt und über den Ein-/Ausgabespeicher 2 den Eingängen A′ _i und ′ _i der Speicherzelle übermittelt. Die Transistoren T 17 und T 20 werden geöffnet und ein gemeinsamer Punkt A nimmt die Information von A′ _i auf und ein gemeinsamer Punkt B die Information von ′ _i. Das Lesen der Information von der Speicherzelle ist eine Variante der Funktion "mehrdeutige Antwort", wobei eine Realisierung dieser Funktion für eine Eingabe-Information erforderlich ist, von der alle Bits maskiert sind. Es wird ein Takt T _LESi erzeugt, der den Transistor T 25 öffnet. Wenn das Potential des gemeinsamen Punkts A eine logische "1" ist, und das des gemeinsamen Punktes B eine logische "0", wird ′ _i bis auf das Potential "0" durch den geöffneten Transistor T 23 entladen, A′ _i behält sein Potential "1". Für diesen Zweck werden A′ _i und ′ _i auf das Potential "1" aufgeladen, bevor die Funktion Lesen realisiert wird.

Der Besetzungsspeicher 5 führt folgende Funktionen aus: jedes Bit registriert die Aufzeichnung einer N-stelligen Eingabe-Information; jedes Bit sichert einen Aufzeichnungstakt T _Ai für eine N-stellige Eingabe-Information; jedes vorhergehende Bit sichert die Freigabe der Aufzeichnung T _FAi. Beim ursprünglichen Nullstellen der Schaltung ist der Ausgang Qi des Triggers 35 (Fig. 4) für alle Bits des Besetzungsspeichers 5 eine logische "0", was einen nichtausgefüllten Speicher bedeutet, unabhängig vom Zustand der Speicherzellen. Außerdem wird durch eine logische "0" am Ausgang Qi, die dem NOR-Element 31 zugeführt wird, die Erzeugung eines Aufzeichnungstakts T _Ai freigegeben, der den Transistor T 27 versperrt und die Verbreitung des Takts T _FAi zum nächsten Bit blockiert, wobei die "1" am Ausgang Qi den Transistor T 26 öffnet und der Takt T _FAi+1 eine logische "1" wird, d. h. daß die Erzeugung des Aufzeichnungstakts T _Ai+1 verboten wird. Um eine Information im Speicher aufzuzeichnen, muß ein Potential logische "1" dem Außeneingang R/W zugeführt werden, wobei die Steuereinheit 8 einen Aufzeichnungstakt _AUFZ mit dem Potential "0" erzeugt. Falls das Bit T _FAi ebenso eine logische "0" ist, wird T _Ai erzeugt und die Eingabe-Information wird in der Speicherzelle aufgezeichnet. Nach Beenden der Aufzeichnung werden Verhältnisse geschaffen, welche mit denen bei der Funktion "assoziatives Lesen JA/ NEIN" gleich sind, bei welchen der Ausgang Z _AUSGi eine logische "1" wird. So wird durch den Aufzeichnungstakt T _Ai mittels des Inverters 30 und der Indikation für eine vollendete Aufzeichnung durch eine "1" das Signal Z _AUSGi über den Inverter 33 freigegeben, so daß sich am Ausgang des NOR-Elements 32 eine logische "1" einstellt, wodurch der Trigger 35 umgekehrt wird. Dieser neue Zustand des Triggers 35 bestimmt ein Verbot für die Erzeugung eines neuen Takts T _Ai, wobei die "1" am Ausgang Qi das NOR-Element 31 blockiert und gleichzeitig die Freigabe für eine Aufzeichnung T _FAi durch den geöffneten Schalttransistor T 27 dem nächsten Bit übertragen wird.

Die aufeinanderfolgende Verbindung der Transistoren T 28 und T 29 an Z _AUSGi sichert die logische "0" von Z _AUSGi aller Speicherzellen, in denen immer noch keine Aufzeichnung von Information verwirklicht ist, was nullgestellten Speicherzellen gleichbedeutend ist.

Der Zyklus "Löschen der Information aus der Speicherzelle" wird verwirklicht, indem der Ein-/Ausgabeeinheit 1 N- stellige Eingabe-Information (sie kann auch maskiert sein) zugeführt wird, die zu löschen ist. An den Außeneingang D der Einrichtung wird eine logische "1" zugeführt. Die Steuereinheit 8 erzeugt einen Löschtakt T _LÖSCH, wobei ihr inverses Signal _LÖSCH, samt dem inversen Signal von Z _AUSGi auf das NOR-Element 34 wirkt und Ausgangssignal "1" wird. Das ist eine Bedingung, daß sich der Trigger 35 in die Ausgangsstellung rückstellt, was einer gelöschten Information gleichbedeutend ist. Ähnlich ist die Wirkung des Außentakts R für ein allgemeines Nullstellen, doch seine Wirkung ist allgemein für alle Bits des Besetzungsspeichers 5.

Die Funktion "mehrdeutige Antwort" wird in einigen Subzyklen verwirklicht; da die assoziative Operations- Speichereinrichtung so organisiert ist, daß sie keine Verdoppelung der aufgezeichneten Information zuläßt, wird im Zyklus "mehrdeutige Antwort" immer mit einer bis zu einem gegebenen Niveau maskierten Eingabe-Information gearbeitet. Im ersten Zyklus wird am Eingang der Ein-/ Ausgabeeinheit 1 eine maskierte Eingabe-Information zugeführt, für welche die entsprechende mehrdeutige Aufzeichnung im Speicher gesucht wird. An die Außeneingänge M und MA wird das Potential "1" zugeführt. Bei diesen Verhältnissen erzeugt die Steuereinheit 8 die Takte T _M und T _MA mit dem Potential "1" und die Takte _M und _MA mit dem Potential "0". Wenn die Eingabe-Information auch im Speicher enthalten ist, ist Z _AUSGi eine "1" und über den Inverter 41 wird freigegeben, daß sich am Ausgang des NOR-Elements 40 eine "1" einstellt, was den Trigger 36 umkehrt. Der Ausgang Qi geht auf "1". Dieses Potential am Ausgang Qi öffnet die Transistoren T 37, während T 38 durch die logische "0" am Ausgang i gesperrt ist. Der Takt T _{FLES i+1} für die Freigabe des Lesens zum nächsten Bit wird "1" und verbietet das Lesen. Damit endet der erste Zyklus, wobei alle Trigger 36 aller Bits den Speicher für eine "mehrdeutige Antwort" 6, dessen entsprechende Speicherzellen die Eingabe-Information enthalten, gegenüber ihrem Ausgangszustand umkehren. Die folgenden Subzyklen weisen so eine Anzahl auf, wieviel Mal die maskierte Eingabe-Information im Speicher enthalten ist. Während dieser Subzyklen wird eine "0" dem Außeneingang M und eine "1" dem Außeneingang MA zugeführt, welcher am Ende jedes Subzyklus das Potential "0" annimmt. Dies schafft zu Beginn jedes Subzyklus die Bedingung, einen Lesetakt T _LESi vom Ausgang des NOR-Elements 39 zu erzeugen, und daß die in der Speichermatrix 4 aufgezeichnete volle, nicht maskierte Information gelesen wird, die der vorgegebenen Eingabe-Information gleichbedeutend ist. Am Ende des Subzyklus wird der Takt T _MA "0", und weil die Information von der Speichermatrix 4 gelesen wird, ist dies eine Bedingung, ähnlich der Funktion "assoziatives Lesen JA/NEIN" und Z _AUSGi ist "1". Über den Inverter 41 wird eine Bedingung erhalten, daß der Ausgang des NOR-Elements 42 auf "1" liegt und daß der Trigger 36 in die Ausgangsstellung umkehrt, wobei der Ausgang Qi das Potential "0" annimmt. Auf diese Weise wird das Öffnen des Transistors T 38 und das Sperren des Transistors T 37 verwirklicht, wobei die Freigabe des Lesens T _FLESi dem nächsten Bit für den nächsten Subzyklus übertragen wird.

Die Intervalleinheit 9 (Fig. 6) enthält zwei Register und eine Logik, welche drei Funktionen verwirklichen: alle Zahlen kleiner als eine vorgegebene Zahl, was das Lesen der Information bedeutet, die im Speicher aufgezeichnet ist, welche kleiner als eine vorgegebene Eingabe-Information ist; alle Zahlen größer als eine vorgegebene Zahl, was das Lesen der im Speicher aufgezeichneten Information bedeutet, die größer als eine vorgegebene Eingabe-Information ist; alle Zahlen im Intervallbereich VON/BIS, was das Lesen einer im Speicher aufgezeichneten Information bedeutet, welche sich im oder außerhalb eines vorgegebenen Intervallbereichs befindet, welcher durch zwei Einga be-Informationen bestimmt wird. Es sind einige Subzyklen notwendig:

Bei der Funktion "alle Zahlen kleiner als eine vorgegebene Zahl" im ersten Subzyklus wird am Eingang der Ein-/Ausgabeeinheit 1 die Eingabe-Information eingegeben, der gegenüber die Bedingung erfüllt sein muß. An den Außeneingang "kleiner"<wird eine "1" zugeführt und die Steuereinheit 8 erzeugt einen Aufzeichnungstakt T _A<, bei dem die Eingabe-Information im Register 43 für die Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl aufgezeichnet wird. Im nächsten Subzyklus wird aufeinanderfolgend die Information gelesen, welche in der Speichermatrix 4 aufgezeichnet ist, wobei diese über den Ein-/ Ausgabespeicher 2 der Intervalleinheit 9 an den Eingängen A₀ bis A _N zugeführt wird. Die Information von der Speichermatrix 4 wird Bit für Bit über die Komparatoren 44 mit der Eingabe-Information verglichen, die im Register 43 aufgezeichnet ist. Wenn die Bedingung der Funktion erfüllt ist, erzeugt das NOR-Element 46 einen Takt T _AUSG<, welcher auf die Ein-/Ausgabeeinheit 1 wirkt. Diese Information vom Speicher wird an den Ausgängen der Ein-/Ausgabeeinheit angezeigt. Die Anzahl dieser Subzyklen ist gleich der Anzahl der mit Informationen gefüllten Speicherzellen der Speichermatrix 4, die gleich N ist.

Bei der Funktion "alle Zahlen größer als eine vorgegebene Zahl" wird im ersten Subzyklus dem Eingang der Ein-/Ausgabeeinheit 1 die Eingabe-Information zugeführt, der gegenüber die Bedingung der Funktion erfüllt sein muß. Dem Außeneingang für "größer"<wird eine "1" zugeführt und die Steuereinheit 8 erzeugt einen Takt T _A<, bei welchem die Eingabe-Information im Register 47 zur Bestimmung "aller Zahlen größer als eine vorgegebene Zahl" aufgezeichnet wird. In den nächsten Subzyklen wird die In formation der Reihe nach gelesen und in der Speichermatrix 4 aufgezeichnet, wobei über den Ein-/Ausgabespeicher 2 diese der Intervalleinheit 9 an den Eingängen A₀ bis A _N zugeführt wird. Die Information von der Speichermatrix 4 wird über Komparatoren 48 Bit für Bit mit der Eingabe- Information verglichen, welche im Register 47 zur Bestimmung "aller Zahlen größer als eine vorgegebene Zahl" aufgezeichnet ist. Wenn die Bedingung der Funktion erfüllt ist, erzeugt das NOR-Element 50 einen Takt T _AUSG<, welcher auf die Einheit für Ein-/Ausgabe-Informationsdaten 1 wirkt. Diese Information vom Speicher wird an den Ausgängen der Ein-/Ausgabeeinheit 1 angezeigt. Die Anzahl dieser Subzyklen ist gleich der Anzahl der mit Information gefüllten Speicherzellen der Speichermatrix 4, die maximal gleich N ist.

Bei der Funktion "alle Zahlen im Intervallbereich VON/ BIS" wird im ersten Subzyklus dem Eingang der Ein-/Ausgabeieinheit 1 die Eingabe-Information zugeführt, welche das Intervall von oben begrenzt, während dem Außeneingang "kleiner"<das Potential "1" zugeführt wird. Die Eingabe- Information wird im Register 43 zur Bestimmung "aller Zahlen kleiner als eine vorgegebene Zahl" aufgezeichnet. Im zweiten Subzyklus wird dem Eingang der Ein-/Ausgabeeinheit 1 die Eingabe-Information zugeführt, welche das Intervall von unten begrenzt, während dem Außeneingang "größer"<das Potential "1" zugeführt wird. Die Eingabe- Information wird im Register 47 zur Bestimmung "aller Zahlen größer als eine vorgegebene Zahl" aufgezeichnet. Vom dritten Subzyklus bis zum Ende der Funktion wird den Außeneingängen für "kleiner"<und "größer"<das Potential "1" zugeführt und es beginnt ein aufeinanderfolgendes Lesen der in der Speichermatrix 4 aufgezeichneten Information, wobei diese über den Ein-/Ausgabespeicher 2 der Intervalleinheit 9 an den Eingängen A₀ bis A _N zugeführt wird. Die Information von der Speichermatrix 4 wird über die Komparatoren 44 und die Komparatoren 48 gleichzeitig mit der Eingabe-Information, die das Intervall bestimmt, Bit für Bit verglichen. Wenn die im Speicher aufgezeichnete Information der Bedingung der Funktion entspricht, wird am Ausgang des UND-Elements 51 oder des UND-Elements 52 ein Takt T _{AUSG Y<A<X} oder T _{AUSG Y<A<X} erzeugt, der auf die Ein-/Ausgabeeinheit 1 wirkt. Diese Information wird am Ausgang der Ein-/Ausgabeeinheit 1 angezeigt. Die Anzahl dieser Subzyklen ist gleich der Anzahl der mit Informationen gefüllten Speicherzellen der Speichermatrix 4, die maximal gleich N ist.

Claims

1. Assoziative Operations-Speichereinrichtung, mit einer Ein-/Ausgabeeinheit (1) für Informationsdaten mit N zweiseitigen Ein-/Ausgabe-Informationsschienen, welche an die entsprechenden zweiseitigen Schienen eines Speichers (2) für Ein-/Ausgabe-Informationsdaten angeschlossen sind, dessen Ausgänge mit einem Teil der Eingänge eines Maskenregisters (3) verbunden sind, dessen Ausgänge an einen Teil der Eingänge einer Speichermatrix (4) angeschlossen sind, welche Speicherzellen und Komparatoren zu denen enthält, dadurch gekennzeichnet, daß ein Teil der Ausgänge der Speichermatrix (4) mit Eingängen des Speichers (2) für Ein-/Ausgabe-Informationsdaten verbunden ist und ein weiterer Teil ihrer Ausgänge mit Eingängen eines Besetzungsspeichers (5) in Verbindung stehen, dessen Ausgänge an die Eingänge der Speichermatrix (4) angeschlossen sind, und die Ausgänge eines Speichers (6) für mehrdeutige Antworten mit den Eingängen des Ein-/Ausgabespeichers (2), mit den Eingängen der Speichermatrix (4) und den Eingängen einer Ausgabeeinheit (7) verbunden sind, wobei die restlichen Eingänge der Ausgabeeinheit (7) mit Ausgängen des Besetzungsspeichers (5), mit Ausgängen einer Steuereinheit (8) und mit Ausgängen einer Intervalleinheit (9) in Verbindung stehen, deren Ausgänge an die Ausgänge der Ein-/Ausgabeeinheit (1) angeschlossen sind, daß die Ausgänge der Steuereinheit (8) in Verbindung stehen mit Eingängen der Ein-/ Ausgabe-Einheit (1), mit Eingängen des Ein-/Ausgabespeichers (2), mit Eingängen des Maskenregisters (3), mit Eingängen des Besetzungsspeichers (5), mit Eingängen des Speichers (6) für eine mehrdeutige Antwort und mit Eingängen der Intervalleinheit (9), und daß die Eingänge der Steuereinheit (8) an die äußeren Eingänge der Einrichtung wie folgt angeschlossen sind: für die Auswahl einer Schaltung , für Lesen/Aufzeichnung (R/W), für Löschen (D), für allgemeines Nullstellen (R), für Maskieren (M), für eine mehrdeutige Antwort (MA), für alle Zahlen kleiner als eine vorgegebene Zahl (<), für alle Zahlen größer als eine vorgegebene Zahl (<) und an den Ausgang des Besetzungsspeichers (5), wobei die Ausgänge der Ein-/Ausgabe- Einheit (1) und Ausgänge des Ein-/Ausgabespeichers (2) mit Eingängen der Intervalleinheit (9) verbunden sind und Ausgänge der Speichermatrix (4) in Verbindung mit Eingängen des Registers (6) für eine mehrdeutige Antwort stehen, wobei der Ausgang der Ausgabeeinheit (7) ein äußerer Informationsausgang (INF) der Einrichtung ist.

2. Operations-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Maskierspeicher (3) aus einzelnen Bits besteht, die einen ersten Trigger (10) enthalten, dessen erster Eingang mit einem Innentakt (M) für das Maskieren, und dessen zweiter Eingang an den Ausgang eines ersten UND-Elements (11) angeschlossen ist, dessen Eingänge mit den entsprechenden Ausgängen (A _i) des Ein-/Ausgabespeichers (2) und mit dem Ausgang eines ersten NOR-Elements (12) in Verbindung stehen, dessen Eingänge an die Q-Ausgänge der Trigger aller Bits des Maskierspeichers (3) angeschlossen sind, wobei ein Ausgang (Qi) des ersten Triggers (10) mit einem Eingang einer Eingabeeinheit (13), mit einem Eingang eines zweiten NOR-Elements (14) und mit einem Eingang eines dritten NOR-Elements (15) verbunden ist, wobei der eine Ausgang der Eingabeeinheit (13) an einen Eingang eines zweiten NOR-Elements (14) angeschlossen und der andere Ausgang mit einem Eingang des dritten NOR-Elements (15) verbunden ist, wobei der Ausgang des zweiten NOR-Elements (14) und der Ausgang des dritten NOR-Elements (15) an die Eingänge der Speichermatrix (4) angeschlossen sind, und ein Ausgang (A _i) des Ein-/Ausgabespeichers (2) mit einem Eingang der Eingabeeinheit (13) in Verbindung steht.

3. Operations-Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speichermatrix (4) aus Speicherzellen besteht, in denen jeweils der Drain eines ersten Transistors (T 16) mit der Source eines zweiten Transistors (T 17), mit der Source und dem Tor eines dritten Transistors (T 18), mit dem Tor eines vierten Transistors (T 19) und mit dem Tor eines fünften Transistors (T 23) in Verbindung steht, wobei ein Ausgang (A′ _i) des zweiten NOR-Elements (14) an den Drain des zweiten Transistors (T 17) und an den Drain eines sechsten Transistors (T 22) angeschlossen ist, und ein Ausgang (′ _i) des dritten NOR- Elements (15) in Verbindung mit dem Drain eines siebten Transistors (T 20) und mit dem Drain des fünften Transistors (T 23) steht, wobei ein Innentakt (T _Ai) für die Aufzeichnung mit den Toren des zweiten und des siebten Transistors (T 17, (T 20) verbunden ist und der Drain des vierten Transistors (T 19) in Verbindung steht mit der Source des siebten Transistors (T 20), mit der Source und dem Tor eines achten Transistors (T 21), mit dem Tor des ersten Transistors (T 16) und mit dem Tor des sechsten Transistors (T 22), wobei die Source des sechsten Transistors (T 22) an die Source des fünften Transistors (T 23), an den Drain eines neunten Transistors (T 25) und an das Tor eines zehnten Transistors (T 24 _i) angeschlossen ist, dessen Drain ein Ausgang (Z _AUSGi) der Speicherzelle ist und der Innentakt für das Lesen (T _LESi) mit dem Tor des neunten Transistors (T 25) verbunden ist, wobei die Speisespannung (V _CC) der Schaltung mit den Drains des dritten und des achten Transistors (T 18, (T 21) verbunden und die Source des ersten, des vierten, des neunten und des zehnten Transistors (T 16, (T 19, (T 24 _i, (T 25) an der gemeinsamen Masse (V _SS) der Schaltung liegen.

4. Operations-Speichereinrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Besetzungsspeicher (5) aus einzelnen Bits besteht, welche einen zweiten Trigger (35) enthalten, dessen Eingang mit einem Innentakt (R) für ein allgemeines Nullstellen verbunden ist, daß ein weiterer Eingang in Verbindung steht mit dem Ausgang eines vierten NOR-Elements (32) und sein dritter Eingang mit dem Ausgang eines fünften NOR-Elements (34) verbunden ist, dessen Eingang an den Innentakt ( _LÖSCH) zum Löschen der Information angeschlossen ist und dessen anderer Eingang in Verbindung mit dem Ausgang eines ersten Inverters (33) steht, dessen Eingang mit dem Ausgang (Z _AUSGi) der Speicherzelle und mit dem Drain eines elften Transistors (T 28) verbunden ist, wobei das Tor des elften Transistors (T 28) mit dem Ausgang eines zweiten Inverters (30) verbunden ist, und seine Source in Verbindung mit dem Drain des zwölften Transistors (T 29) steht, dessen Tor an das Tor eines dreizehnten Transistors (T 26) und an einen Ausgang (i) des zweiten Triggers (35) angeschlossen ist, dessen anderer Ausgang (Qi) mit dem Tor des vierzehnten Transistors (T 27) und mit einem Eingang eines sechsten NOR-Elements (31) verbunden ist, dessen zweiter Eingang mit einem Innentakt ( _AUFZ) der Aufzeichnung in Verbindung steht, während sein dritter Eingang an den Innentakt (T _FAi) für die Freigabe einer Aufzeichnung angeschlossen ist, welcher auch mit der Source des vierzehnten Transistors (T 27) in Verbindung steht, desen Drain an die Source des dreizehnten Transistors (T 26) und an den Innentakt (T _FAi+1) für die Freigabe einer Aufzeichnung zum nächsten Bit des Besetzungsspeichers (5) angeschlossen ist, wobei der Drain des dreizehnten Transistors (T 26) mit der Speisespannung (V _CC) der Schaltung verbunden ist, und der Ausgang des sechsten NOR-Elements (31) ein Takt (T _AUFZi) für die Aufzeichnung ist und an einen Eingang des zweiten Inverters (30) angeschlossen ist, dessen Ausgang mit einem Eingang des vierten NOR-Elements (32) verbunden ist, dessen anderer Eingang mit dem Ausgang des ersten Inverters (33) in Verbindung steht, wobei die Source des zwölften Transistors (T 29) an der gemeinsamen Masse (V _SS) der Schaltung liegt.

5. Operations-Speichereinrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher (6) für eine mehrdeutige Antwort aus einzelnen Bits besteht, welche einen dritten Trigger (36) enthalten, dessen Ausgang (Qi) an das Tor eines fünfzehnten Transistors (T 37) angeschlossen ist, und dessen inverser Ausgang (i) mit dem Tor eines sechzehnten Transistors (T 38) und mit einem Eingang eines siebten NOR-Elements (39) in Verbindung steht, dessen Ausgang ein Takt (T _LESi) für das Lesen ist, wobei der zweite Eingang des siebten NOR-Elements (39) mit einem Innentakt (T _FLESi) für die Freigabe des Aufzeichnungslesens in Verbindung steht, welcher auch an die Source des sechzehnten Transistors (T 38) angeschlossen ist, dessen Drain für einen Innentakt (T _FLESi+1) für die Freigabe des Lesens zum nächsten Bit des Speichers (6) für eine mehrdeutige Antwort bestimmt und mit der Source des fünfzehnten Transistors (T 37) verbunden ist, dessen Drain mit der Speisespannung (V _CC) der Schaltung in Verbindung steht, wobei der dritte Eingang des siebten NOR-Elements (39) an die Schiene für den inversen Innentakt für eine mehrdeutige Antwort ( _MA) angeschlossen ist, welche mit einem Eingang des achten NOR-Elements (40) in Verbindung steht, dessen Ausgang mit einem Eingang des dritten Triggers (36) verbunden ist, und daß der inverse Innentakt ( _M) für das Maskieren an den Eingang des achten NOR-Elements (40) angeschlossen ist, dessen anderer Eingang mit dem Ausgang des dritten Inverters (41) und mit einem Eingang eines neunten NOR-Elements (42) in Verbindung steht, dessen Ausgang an einen Eingang des dritten Triggers (36) angeschlossen ist, wobei der Innentakt (T _MA) für eine mehrdeutige Antwort und der Innentakt (T _M) für das Maskieren mit den Eingängen des neunten NOR-Elements (42) verbunden sind, und die Innentaktschiene (R) für ein allgemeines Nullstellen in Verbindung mit einem Eingang des dritten Triggers (36) steht, wobei ein Eingang des dritten Inverters (41) mit dem Ausgang (Z _AUSGi) der Speicherzelle verbunden ist.

6. Operations-Speichereinrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Intervalleinheit (9) ein Register (43) für die Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl und ein Register (47) für die Bestimmung aller Zahlen größer als eine vorgegebene Zahl mit einer ersten bzw. zweiten Gruppe von Komparatoren (44, 48) enthält, wobei an die Ausgänge eines jeden Bits der Register (43, 47) ein Eingang eines Komparators der entsprechenden Gruppe angeschlossen ist, wobei die weiteren zwei Eingänge jedes Komparators (44, 48) der ersten und der zweiten Gruppe mit den Ausgängen ihrer vorhergehenden Komparatoren (AUSG _<i+1, AUSG _<i+1) verbunden sind, wobei die Ausgänge (A _i) des Ein-/Ausgabespeichers (2) an die Eingänge der entsprechenden Bits der Register (43, 47) und an die Eingänge der entsprechenden Komparatoren (44, 48) beider Gruppen angeschlossen sind, wobei an die beiden Register (43, 47) die entsprechenden Innentaktsignale (T _{AUFZ <}, T _{AUFZ <}) für die Aufzeichnung angeschlossen sind und der Ausgang für "eine kleinere Zahl" (AUSG < 0) des Komparators (44) der ersten Gruppe, dem Nullbit des Registers (43) zur Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entsprechend und der Ausgang für "eine größere Zahl" (AUSG′ < 0) des Komparators (48) der zweiten Gruppe, dem Nullbit des Registers (47) für die Bestimmung aller Zahlen größer als die vorgegebene Zahl in Verbindung mit den Eingängen eines zweiten UND-Elements (52) stehen, dessen Ausgang ein Innentaktsignal für die Bestimmung aller Zahlen innerhalb des vorgegebenen Intervallbereichs (T _{AUSG
Y <A <X}) ist und der Ausgang für eine größere Zahl (AUSG <0) des Komparators (44) der ersten Gruppe dem Nullbit des Registers (43) für die Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entsprechend und der Ausgang für "eine kleinere Zahl" (AUSG′ < 0) des Komparators (48) der zweiten Gruppe, dem Nullbit des Registers (47) zur Bestimmung aller Zahlen größer als eine vorgegebene Zahl entsprechend in Verbindung mit den Eingängen eines dritten UND-Elements (51) stehen, dessen Ausgang (T _{AUSG Y < A <X}) ein Innentaktsignal für die Bestimmung aller Zahlen außerhalb des vorgegebenen Intervallbereichs ist, wobei der Ausgang für "eine kleinere Zahl" (AUSG < 0) des Komparators (44) der ersten Gruppe, dem Nullbit des Registers (43) für die Bestimmung aller Zahlen kleiner als eine vorgegebene Zahl entsprechend, über einen vierten Inverter (45) und ein inverses Innentaktsignal ( <) für eine vorgegebene Bedingung für "eine kleinere Zahl" an die Eingänge eines zehnten NOR-Elements (46) angeschlossen sind, dessen Ausgang ein Innentaktsignal (T _{AUSG <}) für "eine kleinere Zahl" ist, und der Ausgang für "eine größere Zahl" (AUSG′ < 0) des Komparators (48) der zweiten Gruppe, dem Nullbit des Registers (47) für die Bestimmung aller Zahlen größer als eine vorgegebene Zahl entsprechend über einen fünften Inverter (49) und das inverse Innentaktsignal ( <) für eine vorgegebene Bedingung für "eine größere Zahl" an die Eingänge eines elften NOR-Elements (50) angeschlossen sind, dessen Ausgang für ein Innentaktsignal für "eine größere Zahl" (T _{AUSG <}) bestimmt ist.

7. Operations-Speichereinrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder Komparator (44, 48) ein Dreieingangs-NOR-Element (53, 57) enthält, dessen Ausgang an einen Eingang eines Zweieingangs-ODER-Elements (54, 58) und über einen seiner Eingänge an einen Eingang eines Zweieingangs-ODER-Elements (56, 60) angeschlossen ist, dessen anderer Eingang mit dem Ausgang eines Dreieingangs-NOR-Elements (55, 59) verbunden ist, dessen einer Eingang mit dem zweiten Eingang des anderen ODER-Elements (54, 58) in Verbindung steht.