JPS62211749A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明はメモリアクセス制御装置に関し、特に、電子
計ｔＩｉ機などにおいて、入力データの持つ情報に従っ
て、アドレス操作およびデータ操作が可能なｉ能メモリ
に係るアクセス制御装置に関する。

［従来の肢術］ 従来より、アドレス指定型の汎用メモリを用いて、アド
レスのオフセット値の加減算やビットシフトなどのアド
レス操作や、四則演算や論理演算などのデータ操作など
の機能を付加する場合、集中制御方式がとられている。

すなわち、いわゆるＣＰＵがアドレス操作やデータ操作
にかかる処理の確定を逐一監視し、その確定結果に基づ
いて、メモリアクセスを制御する方式に従っていた。そ
れゆえに、ＣＰＵは前記各操作結果に対応するメモリア
クセス制御様式をプログラムとして、何らかの記憶手段
に記憶しておく必要があった。

［発明が解決しようとする問題点］ 上述の従来のアクセス制御方式では、アドレス操作やデ
ータ操作が完了し、その結果に基づいて次のメモリアク
セスが始まるまでの間、前記ＣＰＵに付随する記憶手段
へのアクセス時間分だけ余分な時間を必要とする。これ
は、アドレス操作やデータ操作の機能を有するいわゆる
機能メモリとしてのスルーブツトが低くなるという欠点
がある。

それゆえに、この発明の主たる目的は、データの各種操
作や自立的なメモリアクセスを高いスルーブツトで実現
できるようなメモリアクセス制御装置を提供することで
ある。

［問題点を解決するための手段コ この発明にかかるメモリアクセス制御装置では、アドレ
ス情報と参照または更新を表わす識別子を含む命令情報
と、更新データまたは転送データを１語から構成された
パケット情報として伝送する。

アドレス情報は識別子または命令に従って、あるいは既
に読出されて処理を施された更新データに従ってアドレ
ス操作が行なわれ、アドレス操作手段の処理が完了し次
第、識別子または命令に従ってメモリアクセスを開始す
る。メモリアクセスが書込モードであれば、更新データ
を書込み、読出モードであればメモリデータをデータ操
作手段に読出し、命令に従ってそのデータ処理を行なう
。

上述のアドレス操作手段とメモリアクセス制御手段とデ
ータ操作手段はパケット情報を伝送する伝送路とともに
転送制御手段によってそれぞれの処理の起動と終了を行
なう。

［作用］ この発明によるメモリアクセス制御装置では、パケット
情報が入力されると、その入力情報に基づいて、メモリ
アクセス制御やアドレスおよびデータ操作が分散制御さ
れ、それらのそれぞれの手段は相関を保ちつつ自立的制
御または処理を行なうことができる。したがって、機能
メモリとしてのスルーブツトは、上述の各手段の処理時
間とメモリアクセス時間の総和だけで定まり、各手段の
処理速度をパケットデータの転送速度に等しいか、それ
よりも速くすれば、高いスループットが得られる。

［発明の実施例］ 第１図はこの発明の一実施例によるメモリアクセス制御
装置の一例を示す概略ブロック図である。

まず、第１図を参照して構成について説明する。

データレジスタ１００はレジスタとＣ素子とからなる伝
送路（図示せず）から伝送されてきた入力パケットをラ
ッチするものであって、このデータレジスタ１００への
パケットのラッチは転送制御回路１１１および１１２に
よって行なわれる。データレジスタ１００に入力される
パケットは更新データと更新を表わす識別子を含む命令
情報とアドレス情報とが１語から構成されている。

データレジスタ１００にラッチされた更新データはデー
タ操作部６００に与えられ、識別子を含む命令情報とア
ドレス情報はアドレス操作部４００に与えられる。アド
レス操作部４００は命令情報に基づいて、アドレス情報
を操作し、アドレス指定型汎用メモリ３００のアドレス
を制御する。

アドレス指定型汎用メモリ３００はメモリアクセス制御
部５００によって制御され、アドレス指定型汎用メモリ
３００から読出されたデータはデータ操作部６００に与
えられる。データ操作部６００は入力側のデータレジス
タ１００から与えられた更新データまたはアドレス指定
型汎用メモリ３００から読出されたデータを操作し、参
照データとアドレス情報と識別子を含む命令情報とを１
語構成のパケットとして出力側のデータレジスタ２００
に与える。

データレジスタ２００は転送制御回路２１１および２１
２によってデータの転送が制御される。

なお、転送制御回路１１１，１１２．７０ないし７６お
よび２１１．２１２はそれぞれ同一の論理遅延回路で構
成され、たとえばＣ素子として公知の非同期遅延線素子
を用いることができる。

次に、第１図に示したメモリアクセス制御装置の具体的
な動作について説明する。転送＄り御回路１１１．１１
２，２１１，２１２Ｊ５よび転送制御回路７０ないし７
６は、送信許可信号が先般から帰されるのに応じて、送
信信号を先般へ送出する。

したがって、初期状態ですべての転送制御回路１１１．
１１２．７０ないし７６．２１１および２１２が受信可
能状態であって、後段に送信許可信号を帰しているとき
、データレジスタ１００および２００に有意なデータが
存在せず（以下、この状態を空き状態と称する）、また
アドレス操作部４００、メモリアクセス制御部５００お
よびデータ操作部６００はそれぞれ待機状態にある。

このとき、第１図のレジスタ１００にアドレス情報と参
照または更新を表わす識別子を含む命令情報と、更新デ
ータまたは転送データからなるパケットデータが入力さ
れたものとする。転送制御回路１１２は、パケットデー
タの受信し／ｊことを転送制御回路１１１に返すととも
に、アドレス操作部４００にも送信信号を与える。応じ
て、アドレス操作部４００は、データレジスタ１０ｏの
識別子と命令情報とに基づいて、アドレス情報を操作す
る。このアドレス操作としては、たとえばアドレスのオ
フセット値の加減算やビットシフトなどの任意の演算が
考えられる。アドレス操作の処理が完了すると、転送制
御回路７０に送信信号が送出される。

転送制御回路７０ないし７６は、アドレス指定型汎用メ
モリ３００の最小アクセス時間に等しい遅延時間となる
ように最小段数が設定される。第１図に示した例では、
転送制御回路７１に送信信号が伝播した時点において、
メモリアクセス制御部５００の処理が起動され、転送制
御回路７５に送信信号が伝搬し、その先般の転送制御回
路７６への信号の授受を完了した時点で、メモリアクセ
ス制御部５００の処理が完了する。メモリアクセス制御
部５００の処理完了までに、転送制御回路７６は、受理
した送信信号を転送制御回路２１１とデータ操作部６０
０へ送出する。データ操作部６００は前述の転送制御回
路７６からの送信信号によって、メモリ３００からの読
出データの演算操作を起動し、転送制御回路２１２が送
信信号を先般へ送出するまでにその操作を完了する。

データ操作部６００では、メモリ３００からの読出デー
タに対して、四則演算や論理演算を施したり、該読出デ
ータの一部に含まれる情報に従って演算処理を施したり
、該情報に従って再度必要な回数だけメモリアクセスを
繰返したり、前述の読出データと転送データとの比較を
行ない、再度必要な回数だけメモリアクセスを繰返した
りなどの任意の操作が考えられる。このようなデータ操
作により、処理データは出力データレジスタ２００に転
送されるとともに、再アクセスの必要があれば、そのた
めの制御信号を発生してアドレス操作部４００を起動し
、かつ入力データレジスタ１００の入力パケットがアド
レス操作部４００へ転送されるのを禁止する。

なお、入力パケット中のデータが、メモリ３００への書
込データである場合でも、該入力パケットを保存したま
ま出力したり、データ操作を施して処理データを出力し
たり、あるいは書込完了後に消去することが可能である
。パケットを消去するには、入力パケット中の識別子を
含む命令に基づいて、転送制御回路７６の出力である送
信信号を禁止するゲート回路を付加することにより実現
できる。

第２図は第１図に示したアドレス操作部とメモリとデー
タ操作部の具体的な回路図である。この第２図は、メモ
リ３００の読出データ中に含まれるコピーカウントと称
されるデータ値に従って、入力データを保持した状態で
、アドレスを更新して、カウント値に等しい回数だけメ
モリ参照を繰返し、順次異なる新規情１（アドレス情報
および識別子を含む命令）を自動的に生成し、出力レジ
スタ２００へ転送する機能（以下、コピー機能と称する
）を実現する。

このために、アドレス操作部４００はアドレスロード制
御部４１０とレジスタ／カウンタ４２０とを含み、デー
タ操作部６００はコピーカウント制御部６１０．コピー
制御部６２０．インバータ６２１、データレジスタ６３
０，６４０．読書制御部６５０およびデータセレクタ６
６０とによって構成される。

次に、具体的な動作について説明する。前述の第１図に
示したデータレジスタ１００にパケットが入力され、メ
モリ３００が現在アクセス中ではなく、したがって、コ
ピー中ではなり、シかもデータレジスタ６３０および６
４０が空き状態のとき（アドレスロード制御部４１０に
与えられるで７Ｔ丁、ＣＬｓ　６．ＷＥ倍信号Ｈ”レベ
ルであり、コピーフラグＣＰＹ、コピー実行うロック信
号ＣＰＫは゛Ｌ″レベルである。）、転送制御回路１１
２の送信信号の反転出力ＣＡによって、レジスタ／カウ
ンタ４２０のクロック信号ＯＲ２と転送制御回路７０へ
の送信信号ＣＬ＄Ｏが生成される。

レジスタ／カウンタ４２０に転送された入力情報のうち
、タグと称される識別子に従って、該入力パケット中の
データ部分がメモリ３００へ書込まれるか、あるいはそ
のまま保持されてレジスタ６４０へ転送されるかの判定
が、読書制御部６５０とメモリアクセス制御部５００に
よって行なわれる。そして、データセレクタ６６０およ
びメモリ３００への制御信号が読書制御部６５０とメモ
リアクセス制御部５００とによってそれぞれ生成される
。

転送制御回路７０への送信信号ＣＬ　ｓ　Ｏは、転送制
御回路７１．７２へ順次伝送されるとともに、メモリア
クセス制御部５００にも送出され、このメモリアクセス
制御部５００による処理の実行を起動させる。この第２
図に示した実施例では、転送制御回路７５から７６への
送信信号の授受が完了した時点で、メモリアクセス制御
部５００の実行が終了する。メモリ３００へのアクセス
が続出モードである場合、該メモリ３００からの読出デ
ータのうち、任意のビット幅を持つデータＤＣＮＴ＋　
　（ｉ−０，１，２，・・・）がコピーカウント値とし
て、コピーカウント制御部６１０に与えられ、コピー動
作を行なうか否かの判定が行なわれる。

コピーをしない場合には、コピーフラグＣＰＹが°Ｌ”
レベルとなり、コピー実行うロック信号ＣＰＫも“Ｌ”
レベルとなる。転送制御回路７６の送信信号ＣＬｓ６が
コピー制御部６２０に送出され、メモリ３００からの読
出データがコピーカウント制御部６１０にラッチされ、
さらに第１図に示した出力レジスタ２００およびその先
膜が空き状態であれば、出力レジスタ２００へのデータ
転送を行なう。出力レジスタ２００またはその先膜が詰
まり状態であれば、出力レジスタ２００への該データの
転送を行なわず、レジスタ８３０および６４０で保持さ
れる。やがて、出力レジスタ２００が空き状態に転じる
と、レジスタ６３０および６４０で保持されていたデー
タが自立的に転送される。

次に、コピー動作を実行する場合について説明する。コ
ピーカウント値を示すＤＣＮＴｉに従って、コピーカウ
ント制御部６１０はコピーフラグＣＰＹを“１」”レベ
ルにし、また転送制御回路７６からの送信信＠ＣＬ　ｓ
　ｅによってコピー実行うロック信号ＣＰＫを“′Ｈ”
レベルにして、コピー制御部６２０へ送出するとともに
、アドレスロード制御部４１０へも送出する。

応じて、コピー制御部６２０はデータセレクタ６６０を
介してカウンタ／レジスタ４２０から転送されたデータ
をデータレジスタ６４０にラッチするクロック信号を生
成するとともに、出力レジスタ２００の転送制御回路２
１１へ送信信号ＣＤを送出する。但し、出力レジスタ２
００の先膜が詰まり状態にあるときは、空き状態に転じ
るまで、出力レジスタ２００への転送が持たされる。ま
た、前記送信信号ＣＤは、コピー実行うロック信＠ＣＰ
Ｋをアドレスロード制御部４１０へ送出して遅延させた
信号によって作られる。他方、アドレスロード制御部４
１０は、コピー実行が起動され、レジスタ／カウンタ４
２０を所定の様式で更新するりＯツク信号ＯＲ２を生成
し、入力データレジスタ１００からのパケットデータの
転送を禁止するとともに、制御回路７０への送信信号Ｃ
ＬｓＯを自立的に生成し、再びメモリアクセスを実行で
きるようにする。

以上の動作をコピーカウント値が指定する回数だけ繰返
し実行する。なお、コピー動作を実行中に、出力データ
レジスタ２００およびその先膜が詰まり状態になると、
ＮＡＫＲ信号によってアドレスロード動作が停止され、
前記詰まり状態が空き状態に転じたとき、自立的にアド
レスロード動作を再開する。

コピーカウント制御部６１０（１５よびコピー！ＩＩ　
８部６２０に演暉処理部を付加すれば、ざらに高機能な
コピー機能を実現できる。

次に、アドレスロード制御部４１０．コピーカウント制
御部６１０およびコピー制御部６２０の具体例について
説明する。なお、読書制御部６５０については、ＷＪ軍
な組合わせ回路で実現できるので詳細な説明は省略する
。

第３図は第２図に示したコピーカウント制御部の具体的
な回路図である。まず、第３図を参照して構成について
説明する。コピーカウントｉｉｌ制御部６００は、Ｄタ
イプフリップ７０ツブ１０．１１と、プログラマブルバ
イナリダウンカウンタ１２と、インバータ１３．１４．
１５．１６および１７と、ＮＯＲゲート１８．１９と、
ＮΔＮＤゲート２０．２１．２２おにび２３と、ＯＲゲ
ート２４．２５および２６と、ＡＮＤゲート２７，２８
゜２９および３０とから構成される。

プログラマブルバイナリダウンカウンタ１２はＰＥ入力
端に゛°Ｌ′°レベル信号が与えられ、ＣＰ入力端にパ
ルス信号が与えられたとき、パルス信号の立ち上がりエ
ツジでＤタイプフリップ７０ツブ１０（７）出力ｒある
Ｑｏ、Ｑｌ、Ｑ２ｊ５よヒＱ３のデータが内部のカウン
タにセットされる。また、プログラマブルバイナリカウ
ンタ１２はＰＥ入力端にＨＩＴレベル信号が与えられて
いて、ＣＥＰ入力端にＬ°”レベル信号が与えられ、Ｃ
Ｐ入力端に“Ｈｉｔのパルス信号が与えられたとき、パ
ルス信号の立ち上がりエツジでカウンタがディクリメン
トされるという動作を実行する。このようなプログラマ
ブルバイナリダウンカウンタ１２は。

汎用のＩＣとして、たとえばフェアチャイルド社製７４
Ｆ１６９が前記仕様を満足している。Ｄタイプフリップ
７０ツブ１０の入力であるＤｏ、Ｄｌ、Ｄ２およびＤ３
には、メモリ続出データの一部である参照数（コと一カ
ウント数）ＤＣＮＴＯ。

ＤＣＮＴｌ、ＤＣＮＴ２およびＤＣＮＴ３がそれぞれ与
えられる。

ＥＸＥＣ信号は、実行状態では“１」”レベルとなるフ
ラグ信号であり、第２因に示したカウンタ／レジスタ４
２０より与えられる。ＣＬ！４．ＣＬｓ６およびＣＬｓ
６は、それぞれＣ素子７５の前後のＣ素子のＱｌ、Ｃ素
子７５のＱｌおよびＱ２の出力であり、ＣＬｓ４信号が
Ｃ素子７５からＣ素子７６へ伝搬して、ＣＬｓ６および
ＣＬ　ｓ　６信号が得られる。ＣＬｓ６信号はＩＣＬ！
６信号の反転信号である。Ｃ素子７０からＣ素子７６ヘ
パルス信号が伝搬するときの理延時間が、最小メモリア
クセス時間に等しいか、またはそれ以上となるように前
記Ｃ素子が構成される。

第４図は第３図に示したコピーカウント制御部の動作を
説明するためのタイムチャートである。

次に、第４図を参照して、第３図に示したコピーカウン
ト制御部６１０の動作について説明する。

初期状態において、リセット信号がＤタイプフリップ７
０ツブ１０に与えられたことによって、そのＱＯ，Ｑｌ
、Ｑ２およびＱ３出力は“Ｌ″レベルなる。それぞれの
信号はプログラマブルバイナリダウンカウンタ１２のＰ
Ｏ，Ｐｌ、Ｐ２およびＰ３入力端に与えられる。また、
ｉｔ　Ｌ″レベルリセット信号は、ＡＮＤゲート２９を
介してカウンタ１２のＰＥ入力端に与えられる。さらに
、このリセット信号はインバータ１３およびＯＲゲート
２４を介して、カウンタ１２のＣＰ入力端に与えられる
。カウンタ１２の入力であるＰＯ，Ｐｌ、Ｐ２．Ｐ３お
よびＰＥ入力端のデータが確定した後、ＣＰ入力端に入
力された信号がＨＩＩレベルに立ち上がるとき、カウン
タ１２のＱＯ，Ｑｌ、Ｑ２およびＱ３の出力はすべてＬ
”レベルとなり、ＮＯＲゲート１９に与えられる。

ＮＯＲゲート１９は入力がづべて゛′Ｌ″レベルのため
に、その出力が゛Ｈパレベルとなり、ＮＡＮＤゲート２
０に与えられる。ＮＡＮＤゲート２０のもう一方の入力
端には、Ｄタイプフリップ７０ツブ１０のＱＯ，Ｑｌ、
Ｑ２およびＱ３の出力がＮＯＲゲート１８を介して与え
られる。すなわちＤタイプフリップ７０ツブ１０はリセ
ットされているため、ＱＯ，Ｑｌ、Ｑ２およびＱ３出力
から“Ｈ′ルベルの信号が与えられる。したがって、Ｎ
ＡＮＤゲート２０の出力であるコピーフラグＣＰＹは第
４図（ｅ　）に示すように、′Ｌ”レベルとなる。

さらに、リセット信号はＡＮＤゲート２７を介してＤタ
イプフリップ７０ツブ１１に与えられ、Ｄタイプフリッ
プフロップ１１がリセットされる。

まｌζ、初期状態では、第４図（ｂ）、（ｃ）および（
ｄ　）に示すように、ＣＬＳ４信号、ＣＬｓ６信号はそ
れぞれＬ”レベルに設定され、ＣＬ１６信号はｉｔ　Ｈ
”ルベルに設定される。

この状態で、第４図（ａ）に示すような参照数データＤ
ＣＮＴＯ，ＤＣＮＴＩ、ＤＣＮＴ２およびＤＣＮＴ３が
Ｄタイプフリップフロップ１０に与えられ、同じように
ＥＸＥＣ信号がＡＮＤゲート２８に与えられ、しかる後
にＣＬ＄４のパルス信号がＡＮＤゲート２８に与えられ
たとき、Ｄタイプフリップフロップ１０はＣＰ信号の立
ち上がりエツジで参照数データをＱＯ，Ｑｌ、Ｑ２およ
びＱ３に出力して、ＮＯＲゲート１８に与えるとともに
、プログラマブルバイナリカウンタ１２にも与える。

このとき、たとえばプログラマブルバイナリカウンタ１
２の出力であるＱＯがＨ”レベルとなり、Ｑｌ、Ｑ２．
Ｑ３がＬ”レベルであったとすると、ＮＯＲゲート１８
の出力は゛Ｌ″レベルとなる。この信号はＯＲゲート２
６に与えられるとともに、インバータ１４にも与えられ
る。ＯＲゲート２６のもう一方の入力であるＣＬｓ６信
号は未だＣ素子１２３のＱ１出力が伝搬していなければ
Ｈ”レベルであり、ＯＲゲート２６の出力も１１　ＨＩ
Ｉレベルとなり、ＡＮＤゲート２９に与えられる。へＮ
ｏゲート２９のもう一方の入力端であるリセット信号は
、１１　Ｈ”レベルであるために、出力は゛Ｈ°ルベル
となり、カウンタ１２のＰＥ入力端に゛Ｈ″レベル信号
が与えられる。

一方、ＮＯＲゲート１８の出力はインバータ１４を介し
てＮＡＮＤゲート２２に“ＨＩＩレベル信号を与える。

しかる後に、Ｃ素子７５のＱ１出力がＣ素子７６に伝搬
したとすると、第４図（Ｃ）に示すように、ＣＬｇ６信
号の立ち上がりエツジでＤタイプフリップフロップ１１
のＱ出力は゛Ｈ″レベルとなり、Ｑ出力は“′Ｌ″レベ
ルとなる。ご出力の“Ｌ″レベル信号、ＡＮＤゲート２
７を介して再度Ｄタイプフリップ７０ツブ１０のＲ端子
に与えられる。すなわち、ご出力が“°Ｌ゛ルベルにな
ったことにより、フリップフロップ１０はリセットされ
、Ｑ出力はワンショットのパルス信号となる。

このパルス信号がＮＡＮＤゲート２２に与えられたとき
、もう一方の入力信号であるインバータ１４の出力はＨ
”レベルであるために、ＮＡＮＤゲート２２の出力は“
Ｌ”レベルのパルスを作ることになり、それをＮＡＮＯ
ゲート２１を介して“Ｈ″レベルパルスをＯＲゲート２
４に与える。ＯＲゲート２４のＨ１１のパルス信号はそ
のままカウンタ１２のＣＰ入力端に与えられる。他方、
Ｃ素子７６のＱ１出力が゛Ｈ″レベルに立ち上がるとと
もに、Ｑ２出力はＬ”レベルに立ち下がり、ＮＡＮＤゲ
ート２６およびＡＮＤゲート２９を介してカウンタ１２
の入力端ＰＥがＬ”レベルとなる。したがって、フリッ
プフロップ１０の出力ＱＯないしＱ３はカウンタ１２に
入力されるとともに、ＱＯないしＱ３に出力される。

ＮＯＲゲート１９はその入力となるＱＯが゛Ｈ°゛レベ
ルであり、Ｑｌ、Ｑ２およびＱ３がそれぞれ”Ｌ”レベ
ルであるため、その出力が“Ｌ”レベルとなる。この出
力はＮＡＮＤゲート２０に与えられるとともに、ＯＲゲ
ート２５にも与えられる。

ＯＲゲート２５のもう一方の入力であるインバータ１５
の出力はＥＸＥＣの反転信号であり、１１　Ｌ　ＩＴレ
ベルとなっているので、ＯＲゲート２５の出力であるＬ
Ｉ　Ｌ　Ｉ＋レベル信号が、カウンタ１２のＣＥＰ入力
端に与えられる。これでカウンタ１２はカウントダウン
モードとなり、またＮＯＲゲート１９の°゛Ｌ″Ｌ″レ
ベルはインバータ１７を介して反転され、ＮＡＮＤゲー
ト２３の一方の入力端に“Ｈ″レベル信号与えられる。

さらに、ＮＡＮＤゲート２２の一方の入力であるＤタイ
プフリップフロップ１１のＱ出力は“Ｌ　１１レベルに
戻っているため、ＮＡＮＤゲート２２の出力は゛Ｈ″レ
ベルであり、ＮＡＮＤゲート２１はＮＡＮＤゲート２３
のＨ１１レベルの出力、すなわらＮＡＮＤゲート２３の
他方の入力ＣＬＳ　４によって活性化されることになる
。ＮＡＮＤゲート２１　＃Ｊ：（ＦＯＲ’７”−ト２４
がＣＬ　Ｓ　４（７）　”Ｈ”レベルへの立ち上がりエ
ツジで活性化されて、カウンタ１２のＣＰ入力端に与え
られる度に、入力データＰＯないしＰ３によらずディク
リメントされることになる。このとき、ＮＡＮＤゲート
２０の出力はコピー動作中であることを示すコピーフラ
グＣＰＹをセットする。

第５図はコピー制御部の具体的な回路図の一例である。

第５図に示したコピー制御部６２０はレジスタ６２１と
、Ｄタイプフリップフロップ６２２と、ＡＮＤゲート６
２３．６２４および６２５と、ＯＲゲート６２６および
６２７とから構成される。

初期状態では、リセット信号がＡＮＤゲート６２４を介
してＤタイプフリップフロップ６２２のＲ入力端に与え
られる。それによって、Ｄタイプフリップフロップ６２
２のＱ出力は゛Ｌ″レベルに設定される。

この状態で、まず最初にコピーでない場合の動作につい
て説明する。萌述の第２図に示したアドレスロード制御
品４１０の出力信号であるＯＲ２が゛Ｈ″レベルとなり
、Ｄタイプフリップ７０ツブ６２２のＤ入力端に与えら
れる。しかる後に、ＣＬｓ６信号がｉ　Ｈｕレベルとな
り、ＡＮＤゲート６２３に与えられたときに、このＡＮ
Ｄゲート６２３のもう一方の入力であるコピーフラグＣ
ＰＹはコピー中である場合にのみ゛Ｌ′ルベルとなるが
、この場合は“ＨＩｔレベルになっている。よって、Ａ
ＮＤゲート６２３はＣＬＳ　６の“Ｈ”レベルにより能
動化され、１１　ＨＩＩレベル信号を出力し、Ｄタイプ
フリップ７０ツブ６２２のＣＰ入力端に与える。

Ｄタイプフリップ７０ツブ６２２のＲ入力端には、ＮＡ
Ｋ信号がＡＮＤゲート６２４を介して与えられている。

このＮＡＫ信号は先膜の制御回路からの送信禁止信号で
あり、先膜が空きの場合には、ＮＡＫ信号はｔ　ＨＩＩ
レベルであり、Ｃｔｇ６信号のＡＮＤゲート６２３を介
した信号によって、Ｄタイプフリップフロップ６２２の
Ｄ入力端に入力されたＨ１１レベル信号がＱ出力端に出
力され、その信号がＯＲゲート６２６および６２７に与
えられる。ＯＲゲート６２６のもう一方の入力端である
コピー実行うロック信号ＣＰＫは、コピーでない場合に
はＬ　１１レベルであるため、ＯＲゲート６２６はＤタ
イプフリップフロップ６２２のＱ出力である゛Ｈ″レベ
ル信号により能動化される。

そして、ＯＲゲート６２６は゛Ｈ″レベル信号を出力し
、レジスタ６２１に与えることにより、レジスタ６２１
はデータをラッチする。また、ＯＲゲート６２７のもう
一方の入力端に与えられているＣＰ２信号も、コピーで
ない場合には、１１　Ｌ　Ｉ＋レベルであり、ＯＲゲー
ト６２７はＤタイプフリップフロップ６２２のＱ出力で
あるＨＩＩレベル信号により能動化され、１１　ＨＩＩ
レベル信号をＣＤ信号として出力する。このＣＤ信号は
第１図に示した先膜の転送制御回路２１１に入力されて
伝搬していき、レジスタ６２１の出力データをラッチす
る信号となる。

次に、コピー動作について説明する。コピーフラグＣＰ
Ｙは、コピーの場合に゛Ｌ″レベルとなり、このコピー
フラグＣＰＹはＡＮＤゲート６２３および６２５に与え
られる。ＡＮＤゲート６２３はコピーフラグＣＰＹによ
り能動化されないため、Ｄタイプフリップフロップ６２
２のＣＰ入力端はＬ”レベルのままである。また、ＯＲ
ゲート６２５も同様にして、コピーフラグＣＰＹにより
出力ＮＡＫＲ信号を″Ｌ　１１レベルとし、データの流
入を禁止する。そして、しかる後にコピー実行うロック
信号ＣＰＫが’　Ｈ”レベルとなり、ＯＲゲート６２６
を介してレジスタ６２１に与えられ、データをラッチす
るとともに、ＣＰ２信号がＩＩ　Ｈ”レベルとなり、Ｏ
Ｒゲート６２７に入力されて、ＣＤ信号として出力され
る。ＣＤ信号は上述の説明と同様にして伝搬する。

第６図はメモリアクセス制御部の具体的な回路図である
。この第６図に示したメモリアクセス制御部５００はＤ
タイプフリップ７０ツブ５．０１および５０２とインバ
ータ５１０とＡＮＤゲート５２０とから構成される。

次に、第６図に示したメモリアクセス制御部５００の具
体的な動作について説明する。初期状態では、リセット
信号がＡＮＤゲート５２０を介してＤタイプフリップフ
ロップ５０１のＲ入力端およびＤタイプフリップ７０ツ
ブ５０２のＳ入力端に与えられる。それによって、Ｄタ
イプフリップ７０ツブ５０１の０出力であるＯＥ倍信号
゛Ｈ″レベルとなり、Ｄタイプフリップ７０ツブ５０２
のＱ出力であるＷＥ倍信号１」″ルーベルに設定される
。

まず、読出制御について説明する。読出状態において、
Ｒ／Ｗ信号が゛Ｌ″レベルとなって、このＲ／Ｗ信号が
インバータ５１０を介してＤタイプフリップフロップ５
０１および５０２のＤ入力端に与えられる。しかる後に
、ＣＬｓＯのパルス信号がＤタイプフリップフロップ５
０１に与えられたとすると、このＤタイプフリップフロ
ップ５０１はＣＬＳＯの立ち上がりエツジで０出力であ
るＯＥ倍信号Ｌ　ＩＴレベルとなり、メモリの読出状態
となる。ＣＬｓＯのパルス信号がＣＬＳ２へ伝搬したと
しても、Ｒ，／　Ｗ信号が“Ｌ″レベルため、ＷＥ倍信
号°゛Ｈ″Ｈ″レベル変化せず、書込状態にはならない
。

次に、ＣＬｓ２のパルス信号がＣＬＳ５に伝搬したとす
ると、ＣＬｇ５はＡＮＤゲート５２０を介してＤタイプ
フリップフロップ５０１のπ入力端に与えられ、Ｄタイ
プフリップフロップ５０１をリセットすることにより、
ＯＥ倍信号゛Ｈ″ルベルどなる。このとき、ＣＬＳＯか
らＣＬｓ５の伝搬時間がメモリのアクセス時間よりも長
くなるように設定しなければならない。ＣＬＳ５信号は
Ｄタイプフリップフロップ５０２のＳ入力端にも与えら
れているが、Ｄタイプフリップフロップ５０２はセット
されるために、ＷＥ倍信号依然としてパ］」”レベルを
保持したままである。

次に、書込制御について説明する。書込状態において、
Ｒ／Ｗ信号が゛Ｈ″レベルになったとすると、ＯＬ、２
の立ち上がりエツジでＤタイプフリップフロップ５０２
のＱ出力であるＷＥ倍信号ｉｉ　Ｌ　ｕレベルとなり、
ＣＬｓ５が立ち下がり、ＡＮＤゲート５２０を介してＤ
タイプフリップフロップ５０２のＳ入力端に与えられ、
このＤタイプフリップ７０ツブ５０２をヒツトするまで
書込状態となる。このとき、ＣＬｓＯが立ち上がっても
、Ｒ／Ｗ信号がＨＩＴレベルのため、Ｄタイプフリップ
フロップ５０１のＱ出力であるＯＥ倍信号Ｉｆ　Ｈ”レ
ベルのまま変化せず、ＣＬｓ５によりＤタイプフリップ
フロップ５０１がリセットされたとしでも、Ｈ”レベル
を保持したままであり、読出状態にはならない。

第７図はアドレスロード制御部の具体的な回路図である
。この第７図に示したアドレスロード制御部４１０はＤ
タイプフリップフロップ４０１゜４０２と、制御回路４
１１．４１２と、ＡＮＤゲート４２０．４２１６よび４
２２と、ＮＯＲゲート４３０と、ＯＲゲート４４０と、
インバータ４５０とから構成される。

次に、この第７図に示したアドレスロード制御部４１０
の動作をコピー制御部６２０との関連で説明する。初期
状態において、リセット信号によってＤタイプフリップ
フロップ４０１および４０２をリセットして初期化し、
後段への許可信号ＡＫを“ＨＩＴレベルに設定し、次段
への送信信号ＣＬｓＯおよびコピー制御部６２０へのク
ロック信号ＣＰ２を゛Ｌ″レベルにする。コピーフラグ
ＣＰＹはコピーが発生した場合にパトド°レベルとなり
、コピーが発生していない場合は゛′Ｌ″レベルとなる
。コピー実行うロック信号ＣＰＫはコビ−カウント制御
部６１０においてコピーの発生を検知した場合に生成さ
れる。

まず、コピーが発生していない場合は、コピーフラグＣ
ＰＹは゛Ｌ″レベルであり、第１図に示した入力側のデ
ータレジスタ１００が空き状態で新たなパケットを受取
ることが可能であれば、許可信号ＡＫが“’　Ｉ（”レ
ベルであり、先般への伝送信号σ慝は次段にＣＬ、Ｏと
して伝搬する。メモリ３００へ書込の場合には、書込信
号ＷＥによって許可信号ＡＫは゛Ｌ°ルベル信号を出力
し、データレジスタ１００中の入力パケットは許可信号
ＡＫがＨ”レベルになるまで保持される。

次に、コピーが発生していて、コピーを実行中にコピー
フラグＣＰＹが“ＨＩＩレベルとなり、メモリアクセス
制御部５００からコピー回数だけコピー実行うロック信
号ＣＰＫが発生し、その間、データレジスタ１００中の
入力パケットは許可信号ＡＫが°゛Ｈ″Ｈ″レベルまで
待たされている。

コピーが発生した場合、コピーカウント制御部６１０は
コピーフラグＣＰＹを゛Ｈ″レベルにし、コピー実行う
ロック信号ＣＰＫを発生する。アドレスロード制御部４
１０はコピー実行うロック信号ＣＰＫを制御回路４１１
．４１２の２段の遅延でコピー制御部６２０に出力する
。コピー制御部６２０はクロック信号ＣＰ２を受け、コ
ピー回数だけコピー実行うロック信号ＣＰＫをアドレス
ロード制御部４１０に出力する。出力側のデータレジス
タ２００が先般に読出されず、コピー実行中に詰まり状
態に陥った場合、コピー制御部６２０からの禁止信号Ｎ
ＡＫＲにより、コピー実行うロック信号ＣＰＫの伝搬が
ゲート４２１を介して待たされる。一連のコピー制御の
間、コピーフラグＣＰＹは゛Ｈ″レベルとなり、コピー
フラグＯＰＹはインバータ４５０．ＡＮＤゲート４２２
およびＤタイプフリップフロップ４０２を介して許可信
＠ＡＫを゛Ｌ″レベルのままにし、制御回路１１２の送
信信号の送出を待たせる。

［発明の効果］ 以上のように、この発明によれば、パケット情報が入力
されると、その入力情報に基づいてメモリアクセス制御
やアドレスおよびデータ操作のそれぞれを、相関を保ら
つつ自立的に制御または処理するようにしたので、１ｉ
１ｉ構成のパケット中に含まれる情報と、メモリから読
出された情報に基づいて、参照データの各種操作や自立
的なメモリアクセスが高いスルーブツトで実行でき、し
かも、入力側に適当な緩衝機構を付加するだけで、出力
側のパケットデータの滞溜に対しても自動的に復起可能
な機能メモリを実現できる。　　　。

【図面の簡単な説明】

第１図はこの充用の一実施例のメモリアクセス制御ｌ装
置の概略ブロック図である。第２図は第１図に示したア
ドレス操作部とメモリとデータ操作部の具体的な回路図
である。第３図は第２図に示したコピーカウント制御部
の具体的な回路図である。第４図は第３図に示したコピ
ーカウント制御部の動作を説明するためのタイムチャー
トである。 第５図はコピー制御部の具体的な回路図である。 第６図はメモリアクセス制御部の具体的な回路図である
。第７図はアドレスロード制御部の具体的な回路図であ
る。 図において、７０ないし７６．１１１，１１２゜２１１
．２１２は転送制御回路、１００は入力側データレジス
タ、２００は出力側データレジスタ、３００はメモリ、
４００はアドレス操作部、５００はメモリアクヒス制御
部、６００はデータ操作部、４１０はアドレスロード制
御部、４２０はレジスタ／カウンタ、６１０はコピーカ
ウント制御部、６２０はコピー制御部、６３０．６４０
はレジスタ、６５０は読書制御部、６６０はデータセレ
クタを示す。

Claims (1)

1. 【特許請求の範囲】 アドレス情報と、参照または更新を表わす識別子を含む
   命令情報と、更新データまたは転送データとが１語から
   構成されたパケット情報として表わされていて、前記パ
   ケット情報に基づいて、メモリをアクセスするメモリア
   クセス制御装置であって、 送信許可信号が与えられたことに応じて、前記パケット
   情報を伝送する伝送路と、 前記識別子を含む命令情報に基づいて、前記更新データ
   を書込みまたは参照データを読出すメモリと、 前記メモリの参照、更新信号を生成するメモリアクセス
   制御手段と、 前記識別子を含む命令に基づいて、前記メモリからの読
   出データを操作するとともに、参照データを操作して前
   記メモリに書込むデータ操作手段と、 前記データ操作手段が生成する制御信号または前記識別
   子を含む命令に基づいて、前記アドレス情報を操作する
   アドレス操作手段と、 前記アドレス操作手段、前記メモリアクセス制御手段お
   よび前記データ操作手段を前記伝送路とともに、それぞ
   れを制御して処理の起動および処理を完了させる転送制
   御手段とを備えた、メモリアクセス制御装置。