JPH04333992A - データ駆動形計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、巡回型パイプライン構
造を持ち、データ依存関係に従って並列に命令実行を行
うデータ駆動形（データフローとも呼ばれる）計算機に
関するものである。

【０００２】

【従来の技術】この種のデータ駆動形計算機としては、
図６に示すようなデータ駆動形マイクロプロセッサが既
に本出願人により提案されている（特願平３−４０９８
１号，平成３年２月１２日出願）。図７のプログラム（
データフローグラフ）を実行する場合について、その動
作を説明する。外部から入出力インタフェース部ＩＦを
経由して入力されたパケットは、図８に示されているよ
うに、行き先プロセッサ番号（ＰＥ＃）「１」、制御情
報（ＳＥＬ−ＣＯＤＥ）、命令コード（ＯＰＣ）「＋」
、行き先ノード番号＃１、左データ「Ｉ」を含んでいる
。制御情報ＳＥＬ−ＣＯＤＥのうち、ＰＡＩＲはマッチ
ングメモリで発火（対生成）処理をするか否か、ＩＭは
データメモリからオペランド（被演算データ）の読み出
しを行うか否か、Ｉ／Ｏ（Ｏは反転，以下バーＯと記す
）は演算終了後プロセッサ内で継続処理するか否か、Ｖ
ＥＣＴはベクトル演算対象データであるか否か、Ｌ／バ
ーＲは発火処理以前に左データ位置に格納されているデ
ータが２項演算の左データとなるデータであるか否か、
ＤＣＯＰＹは行き先ノードにコピーがあるか否か，すな
わちプログラムメモリ部ＰＭでコピーパケットを生成す
るか否かを示している。

【０００３】外部から入力されたパケット「Ｉ」は、入
出力インターフェース部ＩＦを経由してマッチングメモ
リ部ＭＭに到るが、図８（ａ）に示すように、ＳＥＬ−
ＣＯＤＥのＩＭフラッグが「１」であるため、２項演算
の相手のデータはデータメモリ部ＤＭから読み出すもの
と解釈されて何も処理されずにデータメモリ部ＤＭに送
られる。データメモリ部ＤＭにおいては、ＩＭフラグが
「１」であるため、パケットの右データ位置に格納され
ている値「ｎ」に相当するアドレスに記憶されているデ
ータが読み出され、「ｎ」の代わりに右データ位置に格
納される。

【０００４】データメモリ部ＤＭからは、演算部ＦＡＬ
Ｕとプログラムメモリ部ＰＭに同時にパケットが送出さ
れる。演算部ＦＡＬＵでは、命令コード「＋」に従って
２項演算が実行され、結果データがパケットの左データ
位置に格納される。

【０００５】一方、プログラムメモリ部ＰＭでは、パケ
ットの行き先ノード番号「＃１」に従ってプログラムメ
モリの読み出しが行われ、次の行き先ノード番号「＃２
」、次の命令コード「×」、次の制御情報などが読み出
されてパケット中の相当部分が更新される。なお、コピ
ーフラグＤＣＯＰＹが「１」で行き先ノード番号が複数
あれば、それぞれのノード番号に対してコピーによるパ
ケットの連続発生が行われる。

【０００６】演算部ＦＡＬＵ、およびプログラムメモリ
部ＰＭで更新されたこれらの情報は、コピー部ＫＣＯＰ
Ｙで連結併合され再び入出力インターフェース部ＩＦに
送られる。コピー部ＫＣＯＰＹでは、１つのノードの演
算結果に対して複数の行き先ノードが存在するような場
合に、演算結果データのコピーが行われ、プログラムメ
モリ部ＰＭで読み出された複数のタグ情報に付与されて
、同一の結果データをもつ複数のパケットが出力される
。

【０００７】この演算結果パケットが入出力インターフ
ェース部ＩＦを経由して再びマッチングメモリ部ＭＭに
到着したとき、すでにデータ「Ｊ」をもつパケット（図
８（ｂ）参照）がマッチングメモリ部ＭＭに到着して格
納されていれば、これら２つのパケットの行き先ノード
番号が何れも「＃２」であることから、発火処理が行わ
れ、２項演算のためのパケットが生成される。このとき
、対応するアドレスの内容の有効性を示すプレゼンスビ
ットを無効化する。一方、相手となるパケットが未到着
であれば、マッチングメモリ部ＭＭにおいて相手パケッ
トの待ち合わせを行う。マッチングメモリ部ＭＭで生成
された前記パケットは、ＩＭフラグが「０」であること
から、データメモリ部ＤＭを通過し、演算部ＦＡＬＵと
プログラムメモリ部ＰＭに送られる。演算部ＦＡＬＵで
は乗算が実行される。また、プログラムメモリ部ＰＭで
は、次のタグ情報が読み出され、図８（ｃ）に示すよう
なパケットに付与される。これらの情報は、コピー部Ｋ
ＣＯＰＹで連結併合された後インタフェース部ＩＦに送
られるが、図８（ｃ）に示されているようにＳＥＬ−Ｃ
ＯＤＥのＩ／バーＯフラグが「０」であることから外部
に出力される。

【０００８】以上説明したように、２つの入力を受け入
れたプログラム（データフローグラフ）は、所定の処理
を完了し、結果をパケットの形で出力する。

【０００９】

【発明が解決しようとする課題】この種のデータ駆動形
計算機は以上のように構成され、プログラムメモリ部Ｐ
Ｍでは、前述したように、タグ情報の更新の際に行き先
ノード番号が複数あれば、それぞれのノード番号に対し
てコピーによるパケットの連続発生を行う。また、パケ
ットはマッチングメモリ部ＭＭで待ち合わせを行ない、
待ち合わせの完了しないパケットはマッチングメモリ部
ＭＭに格納される。しかし、コピーパケットの大量発生
等により、マッチングメモリ部ＭＭの容量を超えて待ち
合わせの完了しないパケットが生じた時には、これらあ
ふれたパケットが巡回パイプライン上にスルーパケット
として出力されるので、パイプライン上のパケット数が
増大して、デッドロックを起こす問題点があった。

【００１０】これを解決するものとしては、マッチング
メモリ部と同様の発火機能を有するバッファメモリをチ
ップ外部に追加し、マッチングメモリ部であふれたパケ
ットは巡回パイプライン上に出力せずに、上記発火機能
を有するバッファメモリに退避させるようにしたものが
本出願人により既に提案されている。しかし、あふれた
パケットを外部に退避させることによって、プロセッサ
外部とのパケット送受信回数が増加し、処理性能の低下
を招く問題点があった。

【００１１】本発明は上記のような問題点を解決するた
めになされたもので、コピーパケットの大量発生による
パケットのあふれを抑止することができるデータ駆動形
計算機を実現することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係るデータ駆動
形計算機は、パケット形式のデータに付属しているタグ
情報の内、少なくとも行き先ノード番号が一致する２つ
のデータを検出して対生成を行い、対応するアドレスの
内容の有効性を示すプレゼンスビットを無効化するマッ
チングメモリ部と、データに付属している行き先ノード
番号を入力アドレスとしてメモリの内容を読み出し、読
み出した内容に基づいてタグ情報の内、少なくとも行き
先ノード番号と命令コードの更新を行うとともに、デー
タに付属しているコピーフラグに基づき行き先ノード番
号が複数あれば、それぞれのノード番号に対してコピー
によるパケットの連続発生を行うプログラムメモリ部と
を有する巡回型パイプライン構造のデータ駆動形計算機
において、パイプライン経路に各処理部での処理を禁止
して入力パケットをそのまま通過させるためのスルーフ
ラグを設けるとともに、マッチングメモリ部のメモリ空
き容量を検知し、メモリ空き容量が設定値以下で、かつ
パケットのコピーフラグがコピー生成を示すとき上記ス
ルーフラグをセットするコピー一時中止手段を備えたも
のである。

【００１３】

【作用】本発明においては、マッチングメモリ部でのメ
モリ空き容量が設定値以下で、かつパケットのコピーフ
ラグがコピー生成を示すときスルーフラグがセットされ
るので、このパケットに対するプログラムメモリ部での
コピー生成は一時中止され、パイプラインの各処理部を
スルーパケットとして巡回する。この間にマッチングメ
モリ部で他のパケットの対生成処理が行なわれて、メモ
リ空き容量が設定値以上になるとスルーフラグがリセッ
トされるので、当該パケットに対するプログラムメモリ
部でのコピー生成が行なわれる。従って、コピーパケッ
トの大量発生によるパケットのあふれを抑止することが
できる。

【００１４】

【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明におけるマッチングメモリ部ＭＭの一
実施例を示すブロック図である。前述したようにマッチ
ングメモリ部ＭＭでは、二項演算に必要な２つのオペラ
ンドの対を生成して出力する。つまり、入力パケットの
タグ情報から計算したメモリ上の待ち合わせアドレスに
先に到着したパケットのオペランドを格納しておき、同
一のタグ情報を有するパケットが到着した時に演算可能
な実行パケットを生成する。マッチングメモリ部ＭＭで
は、この待ち合わせメモリとしてハッシュメモリ等が用
いられ、そのアドレスの生成には、入力パケットのタグ
情報の行き先ノード番号等が用いられる。

【００１５】マッチングメモリ部ＭＭは、図示のように
６段のパイプラインステージに分割されている。各ステ
ージにおける従来からの処理は次のようになっている。 第一段：アドレスの生成 第二段：アドレス比較によるメモリの事前競合検知第三
段：■アドレスのプリデコード ■メモリの事前競合回避 第四段：メモリの読み出し 第五段：■メモリ読み出し結果と入力パケットのタグ情
報の比較 ■右オペランドの選択（入力パケット／メモリ読み出し
データ） ■第六段の処理の決定（メモリへの書き込み／メモリ読
み出し結果と対生成） 第六段：■第五段での決定結果によるメモリ書き込みの
実行（対生成の場合にもプレゼンスビットＰＢへの“０
”書き込みが行なわれる。 ■左右オペランドの交換

【００１６】図１に示すように、マッチングメモリ部Ｍ
Ｍは、待ち合わせメモリ１、各パイプライン段間に設け
られたデータラッチｄ１〜ｄ６及び自己同期型のデータ
転送制御回路（Ｃ素子）ｃ１〜ｃ６、アドレス生成器２
、アドレス比較器３、プリデコーダ４、タグ比較器５、
ＰＢ（プレゼンスビット）セット／リセット制御回路６
、セレクタ７、コピーペンディング回路８、オペランド
交換器９、遅延回路１０及びその他の論理回路で構成さ
れている。ここで、ＰＢセット／リセット制御回路６、
コピーペンディング回路８及び遅延回路１０は、本実施
例を実現するための構成要素であり、他は従来と同様な
ものである。入力データは、左の入力部よりパケット形
式で入力される。各データ転送制御回路ｃ１〜ｃ６は、
隣接する回路間でやり取りされるデータ転送制御信号に
基づき、対応するデータラッチｄ１〜ｄ６にラッチ制御
信号を出力する。ラッチされる内容には、アドレス、タ
グ、データ等があり、アドレスは、待ち合わせメモリ１
をアクセスするためのアドレスで、入力パケットのタグ
情報に含まれる行き先ノード番号等により生成される。 タグは入力パケットのタグ情報が、データはオペランド
情報がそれぞれ入力される。なお、データの上側の経路
には左オぺランドが、下側の経路には右オペランドがそ
れぞれ入力される。入力されたデータは、左から右へと
データラッチｄ１〜ｄ６間をデータ転送制御回路ｃ１〜
ｃ６により順次転送されつつ処理が施されていく。デー
タラッチとデータラッチに挟まれた部分が各パイプライ
ンステージの１段分に相当し、データラッチ間を転送さ
れる間にそのステージでの処理が実行される。

【００１７】ＰＢセット／リセット制御回路６は、比較
器５で入力パケットのタグとメモリ読み出しデータのタ
グを比較した結果ＥＱ（一致のとき“１”、不一致のと
き“０”）とメモリ読み出しデータに含まれるプレゼン
スビットＰＢとに基づき、図２に示す真偽値表に従って
新プレゼンスビットＰＢとカウンタイネーブル信号を出
力する。プレゼンスビットＰＢは、データが有意のとき
“１”，有意でないとき“０”となり、カウンタイネー
ブル信号は、カウント許可のとき“１”，カウント禁止
のとき“０”となる。これらの信号及び比較結果ＥＱを
インバータ１１を介して反転したタグ不一致フラグはデ
ータラッチｄ５に一旦ラッチされる。

【００１８】一方、本願のコピー一時中止手段に相当す
るコピーペンディング回路８は、初期値設定可能なアッ
プ／ダウンカウンタ８ａとＡＮＤゲート８ｂとＯＲゲー
ト８ｃとにより構成され、アップ／ダウンカウンタ８ａ
のカウンタイネーブル端子とＵＰ／バーＤＯＷＮ端子に
は前述したカウンタイネーブル信号と新プレゼンスビッ
トＰＢが入力され、カウンタイネーブル信号が“１”の
ときカウント動作を行ない、新ＰＢが“１”のときカウ
ントアップ、“０”のときカウントダウンする。また、
初期設定時には、メモリ空き容量の設定値に基づく初期
値がデータパスを介して設定される。カウント動作は、
データ転送制御回路ｃ５からのラッチ制御信号を遅延回
路１０で一定量遅延したタイミング信号Ｔ１に従って行
なわれ、メモリ空き容量が設定値以下になると、キャリ
ーアウト端子が“１”となり、このキャリーアウト信号
がＡＮＤゲート８ｂの一端に入力される。ＡＮＤゲート
８ｂの他端には、入力パケットに含まれ当該パケットが
プログラムメモリ部ＰＭでコピー生成を行なうとき“１
”となるコピーフラグＤＣＯＰＹが入力されており、各
入力が“１”のとき，すなわちメモリ空き容量が設定値
以下で、かつパケットのコピーフラグＤＣＯＰＹがコピ
ー生成を示すとき、このＡＮＤゲート８ｂの出力が“１
”となり、この出力はＯＲゲート８ｃの一端に入力され
る。ＯＲゲート８ｃの他端には前述したタグ不一致フラ
グが入力されている。１２は、プロセッサ内の各処理部
での処理を禁止して入力パケットを素通りさせるために
、パイプライン経路に新たに設けられた１ビットのスル
ーフラグであり、前記ＯＲゲート８ｃの出力が書き込ま
れることにより、メモリ空き容量が設定値以下で、かつ
パケットのコピーフラグＤＣＯＰＹがコピー生成を示す
とき、及びタグ不一致フラグがセットされているとき当
該スルーフラグ１２がセットされる。

【００１９】図３は、本プロセッサにおけるパイプライ
ン構成の各処理部を示す概念図である。図において、３
１は処理部、３２は入力パケットのタグ情報をデコード
して入力パケットに対してここで処理を行うか否かを判
定するデコーダであり、処理を行う場合はその旨を示す
デコード結果を出力して処理部３１を起動し、処理を行
わない場合は処理部３１での処理を禁止して入力パケッ
トをスルーさせる。これらの処理部３１，デコーダ３２
はパイプライン構成として従来より備えられているもの
である。一方、３３は本実施例で処理部３１，デコーダ
３２間に設けられたＡＮＤゲートであり、一方の入力端
にはデコーダ３２からのデコード結果が入力され、他方
の反転入力端には入力パケットに付加されているスルー
フラグが入力されおり、スルーフラグが“１”にセット
されているときは、ＡＮＤゲート３３が開かず、デコー
ダ３２のデコード結果如何にかかわらず、処理部３１で
の処理が禁止され、入力パケットは何の処理も施されず
に素通りする。

【００２０】次に、図４，図５に示すフローチャートに
基づき本実施例の動作について説明する。図４はマッチ
ングメモリ部ＭＭにおけるプレゼンスビットＰＢの操作
，すなわちＰＢセット／リセット制御回路６に関する動
作を示すフローチャートであり、前述したように、プレ
ゼンスビットＰＢは、マッチングメモリ部ＭＭに有意な
データが存在するとき“１”，有意なデータが存在しな
いとき“０”となり、比較結果ＥＱは、入力パケットと
メモリ読み出しデータのタグ情報が一致したとき“１”
となる。まず、初期設定時、マスターリセットによりメ
モリ１の全アドレスのプレゼンスビットＰＢが“０”に
リセットされる（ステップ４１）。パケットが投入され
ると（ステップ４２）、そのタグ情報から生成されるア
ドレスのメモリ内容が読み出され、比較器５により入力
パケットと読み出しデータのタグ部が比較され（ステッ
プ４３）、比較結果ＥＱが出力される。次に、読み出し
データのプレゼンスビットＰＢが“１”か否かを判定し
（ステップ４４）、“１”でなければメモリ１の対応す
るアドレスに有意なデータがなく発火処理できないので
、入力パケットをメモリ１に書き込むとともに、当該ア
ドレスのプレゼンスビットＰＢに“１”を書き込み、カ
ウンタイネーブル信号を“１”としてカウンタをカウン
トアップし（ステップ４５）、ステップ４２に戻る。一
方、ステップ４４でプレゼンスビットＰＢが“１”であ
れば、比較結果ＥＱが“１”か否かを判定し（ステップ
４６）、“１”でそれぞれのタグ情報が一致していれば
、当該アドレスのプレゼンスビットＰＢに“０”を書き
込むとともにカウンタイネーブルを“１”としてカウン
タをカウントダウンし（ステップ４７）、オペランド対
を生成してマッチングメモリ部ＭＭより出力する（ステ
ップ４８）。一方、ステップ４６で比較結果ＥＱが“０
”でそれぞれのタグ情報が不一致であれば、入力パケッ
トをそのまま出力するとともに、カウンタイネーブルを
“０”とし、タグ不一致フラグを“１”としてスルーフ
ラグ１２をセットし（ステップ４９）、終了する。

【００２１】図５はマッチングメモリ部ＭＭにおけるコ
ピーペンディング回路８の動作を示すフローチャートで
ある。まず、初期設定時、コピーペンディング回路８に
備えられたアップ／ダウンカウンタ８ａにメモリ空き容
量の設定値に応じた初期値を設定する（ステップ５１）
。マッチングメモリ部ＭＭにパケットが入力され、メモ
リ読み出しが行なわれると（ステップ５２）、ＰＢセッ
ト／リセット制御回路６からの新ＰＢが“１”か否かを
判定し（ステップ５３）、“１”であればアップ／ダウ
ンカウンタ８ａを「ＵＰ」に設定し（ステップ５４）、
カウントアップを行なう（ステップ５５）。また、ステ
ップ５３で新ＰＢが“０”であれば、アップ／ダウンカ
ウンタ８ａを「ＤＡＷＮ」に設定し（ステップ５６）、
カウントダウンを行なう。このようにしてカウントアッ
プまたはカウントダウンを行なった後、カウンタのキャ
リーアウトが“１”になったか否かを判定し（ステップ
５８）、“１”であれば更にコピーフラグＤＣＯＰＹが
“１”であるか否かを判定し（ステップ５９）、“１”
であればスルーフラグ１２を“１”にセットする（ステ
ップ６０）。一方、ステップ５８でカウンタのキャリー
アウトが“１”でないとき、またはステップ５９でコピ
ーフラグＤＣＯＰＹが“１”でないときは、スルーフラ
グ１２を“０”にリセットする。

【００２２】すなわち、コピーペンディング回路８は、
カウンタイネーブル信号，新ＰＢの値に従って、Ｔ１の
立ち上がりをタイミングとしてカウントし、カウントし
た結果，キャリーアウト信号が“１”のときスルーフラ
グ１２を“１”にセットする。なお、ＰＢ＝“１”，Ｅ
Ｑ＝“０”の場合は、マッチングメモリ部ＭＭに有意な
データが存在したが、タグが不一致になったときであり
、このときもスルーフラグ１２を“１”にセットする。 スルーフラグ１２が“１”となったパケットは、プログ
ラムメモリ部ＰＭを含む各処理部をスルーする。従って
、プログラムメモリ部ＰＭでは、コピーフラグＤＣＯＰ
Ｙ＝“１”で本来コピーパケットを生成するパケットで
あっても、スルーフラグ＝“１”のパケットはコピーパ
ケットを生成しない。このパケットのスルーフラグが“
０”となるのは、マッチングメモリ部ＭＭでの発火処理
によりメモリ空き容量が設定値以上となって余裕ができ
たときであり、このとき初めてプログラムメモリＰＭで
のコピー生成が行なわれる。これにより、コピーパケッ
トの大量発生によるパケットのあふれが抑止され、あふ
れパケットが生じることによるデッドロックを回避する
ことができる。また、外部にあふれパケットを退避させ
るのに比べて処理性能が向上する。

【００２３】

【発明の効果】以上のように、本発明によれば、パイプ
ライン経路に各処理部での処理を禁止して入力データを
そのまま通過させるためのスルーフラグを設けるととも
に、マッチングメモリ部のメモリ空き容量を検知し、メ
モリ空き容量が設定値以下で、かつパケットのコピーフ
ラグがコピー生成を示すとき上記スルーフラグをセット
するコピー一時中止手段を備えたので、コピーパケット
の大量発生によるパケットのあふれが抑止され、あふれ
パケットが生じることによるデッドロックを回避でき、
また、外部にあふれパケットを退避させるより処理性能
が向上する効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるマッチングメモリ部
の構成を示すブロック図である。

【図２】図１におけるＰＢセット／リセット制御回路の
入出力の真偽値表を示す図である。

【図３】本実施例におけるパイプライン構成の各処理部
を示す概念図である

【図４】本実施例におけるのプレゼンスビットの操作を
示すフローチャートである。

【図５】本実施例におけるコピーペンディング回路の動
作を示すフローチャートである。

【図６】データ駆動形計算機の全体構成例を示すブロッ
ク図である。

【図７】データ駆動形計算機で実行するプログラム（デ
ータフローグラフ）の一例を示す図である。

【図８】データ駆動形計算機で図７に示すプログラムを
実行した場合のパケットの変遷を示す図である。

【符号の説明】

１　　メモリ ６　　ＰＢセット／リセット制御回路 ８　　コピーペンディング回路（コピー一時中止手段）
１２　　スルーフラグ ＭＭ　　マッチングメモリ部 ＰＭ　　プログラムメモリ部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　パケット形式のデータに付属している
   タグ情報の内、少なくとも行き先ノード番号が一致する
   ２つのデータを検出して対生成を行い、対応するアドレ
   スの内容の有効性を示すプレゼンスビットを無効化する
   マッチングメモリ部と、データに付属している行き先ノ
   ード番号を入力アドレスとしてメモリの内容を読み出し
   、読み出した内容に基づいてタグ情報の内、少なくとも
   行き先ノード番号と命令コードの更新を行うとともに、
   データに付属しているコピーフラグに基づき行き先ノー
   ド番号が複数あれば、それぞれのノード番号に対してコ
   ピーによるパケットの連続発生を行うプログラムメモリ
   部とを有する巡回型パイプライン構造のデータ駆動形計
   算機において、パイプライン経路に各処理部での処理を
   禁止して入力データをそのまま通過させるためのスルー
   フラグを設けるとともに、マッチングメモリ部のメモリ
   空き容量を検知し、メモリ空き容量が設定値以下で、か
   つパケットのコピーフラグがコピー生成を示すとき上記
   スルーフラグをセットするコピー一時中止手段を備えた
   ことを特徴とするデータ駆動形計算機。