JPH04270437A - メモリ装置及び転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に備えられ
るメモリ装置及び転送制御装置に関し、特にメモリ装置
の連続読み出し時の処理速度の高速化を図る技術及びハ
ンドシェイクによるデータ転送制御技術に関する。

【０００２】

【従来の技術】この種のメモリ装置を備えた情報処理装
置として特開平２−１６５２８６号公報に開示された本
出願人によるデータ駆動形計算機がある。図２２は前記
公報に開示された従来のデータ駆動形計算機の構成を示
すブロック図である。このデータ駆動形計算機は外部と
のインタフェイスであるネットワークインタフェイス１
４、処理対象の各データから行先ノード番号が一致する
二つのデータを検出するマッチングメモリ１０、ノード
番号に基づいて演算命令のコードを取出す機能と演算処
理後のデータの次の行先ノード番号を指定するための二
つの機能を有するメモリ装置としてのプログラムメモリ
１１、命令コードに従って演算処理を実行する命令実行
部１２、行先ノード番号の更新処理のための加算器１３
等とこれらを接続するデータ経路とにて構成されている
。

【０００３】このような従来のデータ駆動形計算機によ
り、図２３のプログラム　（データフローグラフ）　を
実行する場合について動作を説明する。このデータフロ
ーグラフは、データＡとＢとをノード＃０において加算
し、この結果のデータＧと別のデータＣとをノード＃２
において乗算してその結果データＩを求め、他方ではデ
ータＤとＥとをノード＃１において加算し、この結果の
データＨと別のデータＦとをノード＃５において乗算し
てその結果データＪを求め・・・、データＷとＸとをノ
ード＃７０９６　において乗算し、この結果データＹと
先に求められているデータＩとをノード＃７０９７　に
おいて加算してその結果データＺを求め・・・というよ
うに構成されている。

【０００４】外部からネットワークインタフェイス１４
を経由して入力されたパケット１０１　は、行先ノード
番号＜０＞、データ［Ａ］及び命令コード「＋」を含ん
でいる。従来のデータ駆動形計算機においては、２サイ
クルのパイプライン処理が行われる。その初段はマッチ
ングメモリ１０におけるデータの待合わせである。外部
から入力されたパケット１０１　は、マッチングメモリ
１０に送られるが、この際、２項演算「＋」の相手のデ
ータ［Ｂ］を含むパケットが未到着の場合には、入力さ
れたパケット１０１　はマッチングメモリ１０内に一旦
格納され、データ［Ｂ］を含むパケットの到着を待つ。 また、既にもう一方のデータ［Ｂ］を含むパケットが到
着してマッチングメモリ１０内に格納されている場合に
は、これら二つのパケットの行先ノード番号＜０＞が一
致していることが検出され、入力パケット１０１　にデ
ータ［Ｂ］を付加したパケット１０２　（これをメイト
したパケットと呼ぶ）がマッチングメモリ１０から送出
される。

【０００５】パケット１０２　に含まれている情報の内
、行先ノード番号＜０＞（１０３　）はプログラムメモ
リ１１及び後述する加算器１３に送られ、残りのデータ
［Ａ］，［Ｂ］及び命令コード「＋」は、パケット１０
４　として命令実行部１２に送られる。命令実行部１２
では、命令コード「＋」に従ってデータ［Ａ］と［Ｂ］
との加算が行われ、加算結果データ［Ｇ］（１０７　）
が出力される。一方、命令実行部１２における処理と並
列して実行されるプログラムメモリ１１での処理につい
て、以下に説明する。 図２４は、従来のデータ駆動型計算機のプログラムメモ
リ１１のメモリ構成を示している。図２４において、各
ワードの最上位ビット”ＥＸＴ”　は後述する拡張アド
レスフラグである。

【０００６】その下位側のビット”ＣＯＰＹ”は連続読
み出しをするか否かを示すフラグであって、この”ＣＯ
ＰＹ”ビットが“１”であれば、演算結果の行先ノード
が複数個あり、これらの各行先ノードに関する命令コー
ドと行先ノード番号の情報とが次の番号以降に格納され
ていることを示している。この”ＣＯＰＹ”ビットに続
く下位側４ビットには、次のサイクルで実行すべき命令
コード（ＯＰＥＣＯＤＥ　）が格納されており、その更
に下位側の６ビットには、行先ノード番号が現在のノー
ド番号に対する相対番地（ＲＮＯＤＥ　）で格納されて
いる。上述の如き従来のデータ駆動型計算機の具体的な
動作を説明する。

【０００７】パケット１０１　がマッチングメモリ１０
において一致検出されてパケット１０２　が出力される
と、パケット１０２　のノード番号＜０＞（１０３　）
がプログラムメモリ１１に入力される。これにより、図
２４に示したメモリの第０番地がアクセスされて、命令
コード「＊」と、相対行先ノード番号＜２＞が読み出さ
れて、命令コードレジスタ（ＯＰＣ−ＲＥＧ　）１３１
　及び行先ノード番号レジスタ（ＤＥＳＴ−ＲＥＧ）１
３２　にそれぞれ書込まれる。命令コードは命令コード
レジスタ１３１　からそのまま出力される。一方、相対
行先ノード番号＜２＞は行先ノード番号レジスタ１３２
　から加算器１３に送られ、加算器１３において、先に
入力されている入力ノード番号＜０＞（１０３　）と加
算されて行先ノード番号の絶対値＜２＞（１０６　）が
得られる。

【０００８】このようにして得られた命令コード「＊」
，行先ノード番号＜２＞及び命令実行部１２から出力さ
れるデータ［Ｇ］にて構成されるパケット１０８　が再
びネットワークインタフェイス１４を経由してマッチン
グメモリ１０に供給され、このような処理の反復によっ
て、プログラムの全体が実行される。但しこの従来例で
は、相対行先ノード番号を格納するプログラムメモリ１
１のメモリのビット幅を６ビットに制限しているために
、実際の相対行先ノード番号の値が２５５　（＝２６　
−１）を越えた場合に桁溢れが発生する。例えば、図２
３のデータフローグラフにおけるノード＃２からノード
＃７０９７　への矢印に対応する相対行先ノード番号が
これに相当する。このような場合には、各ノード番号に
対応するプログラムメモリの最上位ビット”ＥＸＴ”　
を“１”とすることによって、溢れた桁を格納するため
の拡張アドレスビット領域として次の番地を用いること
が可能なように従来例では構成してある。

【０００９】図２３のノード＃２における処理に必要な
入力データ［Ｇ］と［Ｃ］とが揃い、マッチングメモリ
１０から行先ノード番号＜２＞，命令コード「＊」，デ
ータ［Ｇ］及び［Ｃ］にて構成されるパケットが出力さ
れた場合について説明する。上述の如く、命令コードと
データは命令実行部１２に送られて乗算が実行され、結
果データ［Ｉ］が出力される。これと並行して、行先ノ
ード番号＜２＞がプログラムメモリ１１に送出され、行
先ノード番号が読み出される。入力されたノード番号が
＜Ｎ＞であるときのプログラムメモリ１１の詳細な論理
動作を、図２５及び図２６のフローチャートに示す。こ
のフローチャート中において、「ＲＥＡＤ　Ｍ」はメモ
リのＭ番地を読み出す動作、ビット（６：０）等はビッ
ト６からビット０にて構成されているビット列、”ＥＸ
Ｔ”　，”ＣＯＰＹ”はプログラムメモリ内の拡張アド
レスフラグビットとコピーフラグビットとの値をそれぞ
れ表わしている。

【００１０】行先ノード番号＜２＞を有するパケットが
プログラムメモリ１１に入力されると、プログラムメモ
リ１１の第２番地の内容が読み出される（ステップＳ４
）。読み出された内容のうち、命令コード「＋」が命令
コードレジスタ１３１　に、また相対行先ノード番号＜
４＞が行先ノード番号レジスタ１３２　の下位６ビット
に、即ちビット（６：０）にそれぞれ書込まれる（ステ
ップＳ５，Ｓ６）。 次に図２６に移り、読み出されたワードの“ＥＸＴ　”
ビットは“０”なので（ステップＳ７）、命令コード及
び行先ノード番号レジスタの値＜４＞と入力されたノー
ド番号＜２＞との加算器１３による加算結果の＜６＞が
行先ノード番号として出力される（ステップＳ８）。こ
の際、読み出されたワードの”ＣＯＰＹ”ビットが“１
”なので、読み出しアドレス＜２＞をインクリメントす
ると共に（ステップ　Ｓ１０）、ループカウント＜Ｌ＞
と行先ノード番号レジタ１３２　の内容をクリアした後
（ステップＳ２，Ｓ３）、インクリメント後のアドレス
である第３番地を読み出す（ステップＳ４）。

【００１１】初回の読み出しの際と同様に、読み出した
ワード中の命令コード「＋」と相対行先ノード番号＜５
５＞（＝”１１０１１１”）とを、命令コードレジスタ
１３１　と行先ノード番号レジスタ１３２　の下位６ビ
ットにそれぞれ書込む（ステップＳ５，Ｓ６）。読み出
したワードの”ＥＸＴ”　ビットが“１”であるので（
ステップＳ７）、読み出しアドレスをインクリメントし
て（ステップ　Ｓ１１）、第４番地の内容を読み出し、
読み出したワードの下位１０ビットを、行先ノード番号
レジスタ１３２　のビット１５からビット６に書込む（
ステップ　Ｓ１３）。最後に読み出したワードのＥＸＴ
　ビットの値が“１”であるので（ステップＳ１５）、
現状の命令コード「＋」及び行先ノード番号レジスタ１
３２　の内容＜７０９５＞（＝”０００１　１０１１　
１０１１　０１１１”　）と入力したノード番号＃２と
の加算結果＜７０９７＞を出力する（ステップＳ８）。

【００１２】また、最後に読み出したワードのＣＯＰＹ
ビットの値は“０”なので（ステップＳ９）、ノード番
号＜２＞を有する入力パケットに対する一連の処理を終
了する。上述のように、行先ノード番号を相対行先ノー
ド番号で与えた場合において、相対行先ノード番号が所
定のビット幅を越えてオーバーフローしても、プログラ
ムメモリの次の番地を相対行先ノード番号の拡張アドレ
ス領域として用いることによって処理が完結される。

【００１３】

【発明が解決しようとする課題】しかしながら従来のメ
モリ装置ではメモリ内容を連続して読み出す場合、読み
出した内容（ＣＯＰＹフラグ）を判定して、その結果、
メモリ装置を連続して読み出すか否かということを決め
ていた。従ってメモリ内容を連続して読み出す際に、読
み出した内容を判定するステップ（図２６のＳ９）が必
要になり、メモリ装置を含む情報処理装置全体の処理速
度を低下させるという問題があった。本発明は斯かる事
情に鑑みなされたものであり、メモリ読み出しをするパ
ケット中に次のアドレスを読み出すか否かを示す第１の
フラグを設け、メモリ読み出しパケットが、第１ワード
を読み出すサイクル中に第１のフラグの判定を行い、第
２ワードを読み出すか否かを決定し、また、メモリにワ
ードを書き込む際に格納アドレスの次の次のアドレスを
連続して読み出すか否かを示す、第２のフラグを同時に
書き込み、第１ワードの読み出しと同時にこの第２のフ
ラグを読み出し、第２ワードが読み出されている間に、
この第２のフラグを判定し、第３ワードを読み出すか否
かを決定することにより、前述した判定ステップを削減
し、連続読み出し時の性能向上をはかり、それを含む全
体性能の向上をはかれるメモリ装置を提供することを目
的とする。また、ハンドシェイク制御によってデータ転
送を行う際に、誤動作がなく、制御も容易な転送制御装
置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係るメモリ装置
は入力データに読み出すべきアドレスの次アドレスを読
み出すか否かを示す第１のフラグを付加するとともに、
メモリの各アドレスに次々アドレスを読み出すか否かを
示す第２のフラグを格納しておき、２つのフラグにより
前記アドレス以降の連続読み出しを判定し、それにより
連続読み出しアドレスを生成するようにしたものである
。

【００１５】また、本発明に係る転送制御装置は、デー
タ転送をクロックによらず各転送制御回路間の転送要求
信号及び応答信号によるハンドシェイク制御によって行
うとともに、所定の連続動作を行う際に転送要求信号を
連続生成する転送制御回路に、他の転送制御回路と同様
の自己同期型転送制御回路を用い、その応答信号出力と
転送要求信号入力を遅延回路を介して接続したものであ
る。

【００１６】

【作用】本発明においては、読み出すべきアドレスに続
く次アドレスを読み出す場合、第１のフラグを立ててお
き、前記アドレスの読み出しと同時に次アドレスの読み
出しを判定し、次アドレスを生成する。そして次々アド
レスも読み出す必要があるときは、前記アドレスに格納
された第２のフラグを立てておき、前記アドレスの内容
を読み出し、次アドレスの内容を読み出すときに第２の
フラグを判定して次々アドレスを生成し、これを繰返し
てメモリの読み出しと連続読み出しの判定とを同一サイ
クルで実行し、メモリの連続読み出しをオーバヘッドな
く実行することができる。

【００１７】また、メモリ連続読み出し等の際に転送要
求信号を連続生成する転送制御回路にワンショットパル
ス回路を用いた場合には、転送先の線路がつまった時に
誤動作したり、制御が難しくなるが、他の転送制御回路
と同様の自己同期型転送制御回路を用い、その応答信号
出力と転送要求信号入力を遅延回路を介して接続するこ
とにより構成することで、転送制御装置が自己同期型転
送制御回路のみで構成されるので、転送先の線路がつま
っても誤動作を起こすことがなく、制御も容易となる。

【００１８】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係るメモリ装置をデータ
駆動形計算機のプログラムメモリに用いた場合のプログ
ラムメモリの構成を示すブロック図である。本実施例で
は１パイプラインステージでメモリ２６からの読み出し
または、メモリ２６への書き込みを実行する。パケット
は図の左端より入力され右端より出力される。図２はメ
モリ２６に入力されるパケットの内部構成を示す図であ
る。図において、ＤＣＯＰＹ　は入力パケットがメモリ
２６を読み出す動作をするパケットであるとき、ノード
番号で示されるメモリ２６のアドレスに続く次アドレス
を連続して読み出すか否かを示す第１のフラグである。 ＤＣＯＰＹ　＝“１”のとき、次アドレスの連続読み出
しを行い、ＤＣＯＰＹ　＝“０”のときには次アドレス
の連続読み出しを行わない。また、メモリ２６に書き込
む動作をするパケットであるときは、ＤＣＯＰＹ　＝“
０”とする。ＤＣＯＰＹに続いてメモリ２６のアドレス
を示すノード番号、命令の内容を示すオペレーションコ
ード（以下オペコードという）、演算データを示す左右
のオペランドがこの順に構成されている。

【００１９】図１において、入力されたパケットは転送
制御回路２９から出力されたラッチ信号Ｆ１の立ち上が
りエッジで一旦ラッチ２１にラッチされる。入力パケッ
トのうちオペコードはデコーダ２２に出力されてデコー
ドされる。デコーダ２２はオペコードに応じてメモリ２
６にリードライト信号Ｒ／バーＷを出力する。入力パケ
ットのうちオペランドはオペコードがメモリ２６への書
き込み命令を示している場合は書き込みデータとしてメ
モリ２６に与えられる。また入力パケットのうちノード
番号はメモリ２６のアクセスすべきアドレスとして連続
読み出しアドレス生成部２３及びセレクタ２４の一端に
出力される。連続読み出しアドレス生成部２３は、入力
パケットのノード番号を入力として、このアドレスをイ
ンクリメントすることによって連続読み出しアドレスを
生成し、セレクタ２４の他端に出力する。セレクタ２４
は後述する連続読み出し制御部２７からの連続読み出し
制御信号ＣＰに応じてラッチ２１から出力されたアドレ
ス又は連続読み出しアドレス生成部２３から出力された
アドレスを選択し、アドレスデコーダ２５に選択したア
ドレスを与える。アドレスデコーダ２５は選択されたア
ドレスをデコードしてメモリ２６をアクセスする。

【００２０】図３はメモリ２６の内部構成を示すエリア
マップである。図中ＡＮＮ　は入力パケットのノード番
号で示されるメモリ２６のアドレスの次の次のアドレス
（次々アドレス）を読み出すか否かを示す第２のフラグ
である。 即ちＡＡＮ　は３ワード以上連続してメモリ２６を読み
出すときに使われるフラグであって、ＡＡＮ　＝“１”
のときには、３ワード目も読み出し、ＡＮＮ　＝“０”
の時には、３ワード目は読み出さない。メモリ２６の読
み出し時にはＡＡＮ　に続くＤＣＯＰＹ　、オペコード
、行き先ノード番号が読み出されて、入力パケットのＤ
ＣＯＰＹ　、オペコード、ノード番号を更新する。なお
、この格納内容は図２３に示すデータフローグラフを実
行するプログラムである。

【００２１】連続読み出し判定手段である連続読み出し
制御部２７は入力パケットの第１のフラグであるＤＣＯ
ＰＹ　の値を、ラッチ制御信号Ｆ１の立ち上がりのタイ
ミングでラッチし、この値を転送制御回路２９へストッ
プ信号バーＳＴＯＰとして出力する。また、連続読み出
し制御部２７は上述のＤＣＯＰＹ　の値及びメモリ２６
から読み出した第２のフラグであるＡＡＮ　の値に応じ
て転送制御回路３０へスタート信号ＳＴＡＲＴ　を、ま
たセレクタ２４及び連続読み出しアドレス生成部２３へ
連続読み出し中であることを示す連続読み出し制御信号
ＣＰを出力する。

【００２２】ラッチ２１からラッチ２８へのデータ転送
は、クロックによらず、転送制御回路２９，３０，３１
間の転送要求信号及び応答信号によるハンドシェイク制
御によって行われる。このような転送制御回路の実施例
が本出願人らによる特開昭６３−２０４３５５　号公報
のデータ転送制御回路に開示されている。転送制御回路
２９は、メモリ連続読み出し時、新たなパケットがプロ
グラムメモリに入力されるのを禁止するための論理を転
送制御回路３１に加えたものである。転送制御回路３０
はメモリ連続読み出しの際、転送制御回路３１への転送
要求信号Ｓ２を作るためのワンショットパルス回路であ
る。ここで図１のプログラムメモリの処理時間は、転送
制御回路２９に転送要求信号Ｓ０が入力されて、ラッチ
制御信号Ｆ１によってラッチ２１の出力が確定してから
、転送制御回路２９の転送要求信号出力Ｓ１がＯＲゲー
ト３２、インバータを直列接続した遅延素子３３による
遅延の後、転送制御回路３１へ転送要求信号Ｓ４として
入力され、これを受けてラッチ２８へのラッチ制御信号
Ｆ２が発生しラッチ２８の出力が確定するまでの時間で
ある。

【００２３】次に各部の詳細構成をその動作と共に説明
する。図５は連続読み出しアドレス生成部２３の構成を
示すブロック図である。連続読み出しアドレス生成部２
３はセレクタ２３１　、インクリメンタ２３２　、ラッ
チ２３３　をこの順に接続した構成となっている。セレ
クタ２３１　にはラッチ２１から出力されたアドレスと
ラッチ２３３　からフィードバックされたアドレスとが
入力され、連続読み出し制御部２７から出力された連続
読み出し制御信号ＣＰの状態に応じ、入力されたアドレ
スを選択する。選択されたアドレスはインクリメント２
３２　で１インクリメントされ、ラッチ２３３　に転送
制御回路３１からのラッチ制御信号Ｆ２の立ち上がりエ
ッジでラッチされ、セレクタ２４に出力される。 図６及び図７は連続読み出し制御部２７の構成を示すブ
ロック図であり、図６は主たる部分の構成を、また図７
は連続読み出し制御部２７のリセット回路２７０　部分
の構成を夫々示している。

【００２４】図６，図７を用い、連続読み出し制御部２
７の構成及び動作を説明する。図中フリップフロップ　
（以下ＦＦという）２７１　，２７２　はＤＣＯＰＹ　
の値をラッチ制御信号Ｆ１の立ち上がりでセットする。 ＦＦ　２７３はフラグＡＡＮ　の値をラッチ制御信号Ｆ
２の立ち上がりでセットする。ＦＦ　２７４はラッチ制
御信号Ｆ２の立ち上がりでインバータ２７９　の出力の
値をセットする。ＦＦ　２７５は上述のＦＦ　２７４の
出力の値を遅延素子３３の中間ノードから出力された転
送要求信号Ｓ３の立ち下がりでセットする。またＦＦ　
２７６はＦＦ　２７３の出力の値を転送要求信号Ｓ２の
立ち上がりでセットする。このＦ１，Ｆ２，Ｓ２，Ｓ３
の各信号は図１中に示した信号に対応する。各ＦＦ　２
７１〜２７６　の出力端のマスターリセット信号ＲＳＴ
Ｂがかかった直後の値はＦＦ　２７６のみ“１”となり
、他は全て“０”となる。

【００２５】さて、今ＤＣＯＰＹ　＝“１”であり、メ
モリ２６を読み出した結果のＡＮＮ　の値が“０”であ
る場合を考える。この場合、２ワードが連続して読み出
される。Ｆ１，Ｆ２，Ｓ２，Ｓ３の各タイミング信号の
順序関係は（Ｆ１の立ち上がり）→（Ｆ２の立ち上がり
）→（Ｓ３の立ち下がり）→（Ｓ２の立ち上がり）であ
る（図１０参照）。ＤＣＯＰＹ　＝“１”がラッチ制御
信号Ｆ１の立ち上がりでＦＦ　２７１，２７２　にセッ
トされたときを動作の起点とする。この結果、ＦＦ　２
７１の出力は“０”→“１”となり、遅延回路２７７　
による遅延の後、ストップ信号バーＳＴＯＰが“１”→
“０”となり、転送制御回路２９への転送要求信号Ｓ０
の入力を禁止し、メモリ連続読み出し動作にはいる。一
方、この動作と並行してメモリの読み出し動作がラッチ
制御信号Ｆ１の立ち上がりで開始され、読み出された第
１ワードはラッチ制御信号Ｆ２の立ち上がりでラッチ２
８（図１）にラッチされる。この第１ワードの読み出し
と同時にメモリ２６により読み出されたＡＡＮ　の値“
０”が同じくラッチ制御信号Ｆ２の立ち上がりでＦＦ　
２７３にセットされる。

【００２６】さて、ラッチ制御信号Ｆ２はＦＦ　２７４
のトリガー信号としても使われている。ＦＦ　２７４は
連続読み出し制御信号ＣＰの元信号をつくるものである
。ここでＦＦ　２７４の動作を説明する。ＦＦ　２７４
の入力端にはインバータ２７９　の出力端が接続されて
いる。インバータ２７９　の入力端には、ＮＯＲ　ゲー
ト２７８　の出力端が接続されている。このＮＯＲ　ゲ
ート２７８　の第１の入力端にはＤＣＯＰＹ　の値をラ
ッチ制御信号Ｆ１の立ち上がりでセットするＦＦ　２７
２の出力端が接続され、第２の入力端にはＡＡＮ　の値
をラッチ制御信号Ｆ２の立ち上がりでセットするＦＦ　
２７３の出力端が接続されている。ラッチ制御信号Ｆ１
の立ち上がりでＦＦ　２７２にセットされたＤＣＯＰＹ
　の値“１”はラッチ制御信号Ｆ２の立ち上がりまでの
時間、ＮＯＲ　ゲート２７８　の支配入力となる。なぜ
ならＦＦ　２７３の出力には未だＡＡＮ　の値がセット
されておらず、その出力の値は“０”のままであるから
である。このためＦＦ　２７４にラッチ制御信号Ｆ２の
立ち上がりでセットされる値は、ラッチ制御信号Ｆ１の
立ち上がりでＦＦ　２７２にセットされたＤＣＯＰＹ　
の値“１”となる。この結果、ＦＦ　２７４の出力は“
０”→“１”に変化する。

【００２７】このＦＦ　２７４の出力の変化は転送要求
信号Ｓ３の立ち下がりをトリガーとしてＦＦ　２７５の
出力に伝わり、連続読み出し制御信号ＣＰの値が“０”
→“１”に変化し、連続読み出し動作であることを連続
読み出しアドレス生成部２３とセレクタ２４とに知らせ
る。ＦＦ　２７５を設けた理由は、メモリ読み出しデー
タのラッチホールド時間を保証するためである。すなわ
ち（Ｆ２の立ち上がり）→（Ｓ３の立ち下がり）の順序
関係は必ず保証されている。 このため連続読み出し制御信号ＣＰが“０”→“１”に
変化する時刻がラッチ制御信号Ｆ２の立ち上がりの直後
であって、第１ワードがラッチ２８（図１）にラッチさ
れる前に、第２ワードのメモリ読み出しが行われ、ラッ
チミスが起こることを防いでいる。ここまで述べてきた
ように、第１ワードのメモリ読み出しが完了し、ラッチ
２８にラッチ制御信号Ｆ２の立ち上がりでラッチされる
と、直ちに連続読み出し制御信号ＣＰの値が“０”→“
１”に変化し、第２ワードの読み出しが開始される。

【００２８】またスタート信号ＳＴＡＲＴ　は連続読み
出し制御信号ＣＰの値が“０”→“１”に変化するのに
合わせて“０”→“１”に変化し、転送制御回路３０に
ワンショットパルスの発生開始を知らせる。ＤＣＯＰＹ
　の値をセットしたＦＦ　２７２は第１ワードの読み出
しが完了した時点で、即ちラッチ制御信号Ｆ２の立ち上
がりでリセットされその出力は“０”となる。続いて第
２ワードが読み出され、ラッチ制御信号Ｆ２が立ち上が
るとＦＦ　２７４には“０”がセットされる。なぜなら
上述のように第１ワード読み出し完了直後にＦＦ２７２
　がリセットされ、かつ、読み出されたＡＡＮ　の値は
“０”であるから、ＮＯＲ　ゲート２７８　の第１，第
２の入力は第１ワード読み出し後、ともに“０”である
。したがってインバータ２７９　の出力は“０”となっ
ており、この値が第２ワード読み出し時にＦＦ　２７４
にセットされる。この結果、連続読み出し制御信号ＣＰ
は“０”となり、連続読み出しが終了する。

【００２９】また、ＦＦ　２７１はインバータ２７９　
の出力ノードＡ１の値が“０”のとき、ラッチ制御信号
Ｆ２の立ち上がりでリセットされる（後述）ので、今の
場合、第２ワードの読み出し終了後、リセットがかかり
ストップ信号バーＳＴＯＰが“０”→“１”となり、転
送制御回路２９への転送要求信号Ｓ０の受け付けを許可
する。スタート信号ＳＴＡＲＴ　は連続読み出し制御信
号ＣＰの値が“０”→“１”と変化することで“０”→
“１”と変化し、転送制御回路３０のトリガー信号にな
ることは以前に述べた。このスタート信号ＳＴＡＲＴ　
の“１”→“０”の変化はＦＦ　２７６の出力の値によ
って決められる。転送要求信号Ｓ２は転送制御回路３０
の出力であった。即ち第１ワードを読み出したときにＦ
Ｆ　２７３にセットしたＡＡＮ　の値“０”が、第２ワ
ードを読み出すためのワンショットパルスの転送要求信
号Ｓ２の立ち上がりでＦＦ　２７６にセットされ、この
結果スタート信号ＳＴＡＲＴ　が“１”→“０”となっ
て、ワンショットパルスの発生を禁止する。

【００３０】以上、述べてきたことをラッチ制御信号Ｆ
２の変化と連続読み出し制御信号ＣＰの変化とを対応さ
せてまとめると、以下のようになる。（第１ワードの読
み出し終了，Ｆ２＝“０”→“１”）→（連続読み出し
制御信号ＣＰ＝“０”→“１”）→（第２ワードの読み
出し終了，Ｆ２＝“０”→“１”）→（連続読み出し制
御信号ＣＰ＝“１”→“０”） 次にＤＣＯＰＹ　＝“１”、ＡＡＮ　＝“１”の場合に
ついて述べる。この場合は３ワード以上が連続して読み
出される。 第１ワード，第２ワードの読み出しについてはＤＣＯＰ
Ｙ　＝“１”、ＡＡＮ　＝“０”の場合と同様である。 ＤＣＯＰＹ　＝“１”、ＡＡＮ　＝“０”の場合、第２
ワードを読み出したときにラッチ制御信号Ｆ２の立ち上
がりでＦＦ　２７４にＡＡＮ　の値“０”がセットされ
た。このことによって連続読み出し制御信号ＣＰの値が
“１”→“０”となって、連続読み出しが２ワード分で
終了する動作となった。

【００３１】ところがＤＣＯＰＹ　＝“１”、ＡＡＮ　
＝“１”の場合には、第２ワード読み出し時にラッチ制
御信号Ｆ２の立ち上がりでＦＦ　２７４にセットされる
ＡＡＮ　の値は“１”である。したがって連続読み出し
制御信号ＣＰの値の変化“１”→“０”は起こらず、連
続読み出しが継続する。 連続読み出しが終了するときの動作はＤＣＯＰＹ　＝“
１”、ＡＮＮ　＝“０”のときと同様である。続いて図
７について説明する。図７は連続読み出し制御回路のう
ちＦＦ　２７１〜２７６　のセット又はリセットをする
ためのリセット回路２７０　部分である。図中ＦＦ　２
８３，２８４　，２８５　の入力Ａ１，Ａ２，Ａ３は図
６中のＡ１，Ａ２，Ａ３に対応する。この回路はＦＦ２
８３　と遅延素子２８６　との組み合せ、ＦＦ　２８４
と遅延素子２８７　との組み合せ、ＦＦ　２８５と遅延
素子２８８　との組み合せで構成される３つのワンショ
ットパルス回路と、マスターリセット信号ＲＳＴＢを入
れることによってＦＦ　２８３，２８４　，２８５　を
セット又はリセットするためのＮＯＲ　ゲート２９０　
，２９１　，２８２　及びインバータ２９３　，２９４
　，２９５　と、上記マスターリセット信号ＲＳＴＢを
信号線Ｒ１〜Ｒ４を介して図６のＦＦ　２７１〜２７６
　に伝え、これらのＦＦ　２７１〜２７６　をセット又
はリセットするためのＮＯＲ　ゲート２９６　〜２９９
　及びインバータ３００　〜３０３　からなる。

【００３２】Ａ１を入力とするワンショットパルス回路
はＡ１＝“０”のとき、信号線Ｒ１及びＲ４に負論理の
ワンショットパルスを発生し、ＦＦ　２７１をリセット
し、ＦＦ　２７６をセットする。Ａ２を入力するとワン
ショットパルス回路はＡ２＝“１”のとき、信号線Ｒ２
に負論理のワンショットパルスを発生し、ＦＦ　２７２
をリセットする。Ａ３を入力とするワンショットパルス
回路はＡ３＝“０”のとき、信号線Ｒ３に負論理のワン
ショットパルスを発生し、ＦＦ　２７５をリセットする
。

【００３３】図８は転送制御回路２９の構成を示すブロ
ック図である。転送制御回路２９に入力された前段の転
送制御回路　（図示せず）　からの転送要求信号Ｓ０は
３入力ＮＡＮＤゲート８０７　及び２つのＮＡＮＤゲー
トで構成されたＦＦ　８０６に与えられる。またストッ
プ信号バーＳＴＯＰはＮＡＮＤゲート８１１　の一端に
与えられ、その出力はインバータ８１２　を介してＮＡ
ＮＤゲート８０７　に与えられる。マスターリセット信
号ＲＳＴＢはＮＡＮＤゲート８１３の一端に与えられ、
その出力はインバータ８１４　を介して応答信号バーＡ
ＣＫ　として前段の転送制御回路　（図示せず）に出力
される。さらに次段の転送制御回路３１からの応答信号
ＡＩＢ　はＮＡＮＤゲート８０７　及び２つのＮＡＮＤ
ゲートからなるＦＦ　８０５に与えられる。ＮＡＮＤゲ
ート８０７　の出力はＦＦ　８０５，８０６及びＮＡＮ
Ｄゲート８１３　の他端に与えられる。

【００３４】ＦＦ　８０５のノード８０１　の出力はイ
ンバータ８１５　，８１６　を介してラッチ制御信号Ｆ
１及び転送要求信号Ｓ１として出力され、ＦＦ　８０５
のノード８０２　及びＦＦ　８０６のノード８０４　の
出力はＮＡＮＤゲート８０９　に与えられる。ＮＡＮＤ
ゲート８０９　の出力はインバータ８１０　を介してＮ
ＡＮＤゲート８１１　の他端に与えられ、インバータ８
１２　を介してＮＡＮＤゲート８０７　に与えられる。 図９は図８に示した転送制御回路２９の動作を示すため
のタイミングチャートである。図８においてマスターリ
セット信号ＲＳＴＢが“０”になることによって転送制
御回路２９は初期化される。マスタリセット信号ＲＳＴ
Ｂが“１”となった直後、ＦＦ８０５　，８０６　の出
力ノード８０１　，８０２　，８０３　，８０４　は夫
々“０”，“１”，“０”，“１”となっている。さて
図９に即して転送制御回路２９の動作を説明する。

【００３５】今、第１ワードのＤＣＯＰＹ　の値が“０
”、第２ワードのＤＣＯＰＹ　の値が“１”であったと
する。まず、第１ワードの転送要求信号Ｓ０が入力され
ると、ＮＡＮＤゲート８０７　の入力がすべて“１”と
なり、ＦＦ　８０５，８０６　がセットされる。この結
果、各出力ノードは８０１　＝“１”、８０２　＝“０
”、８０３　＝“１”、８０４　＝“０”となる。ノー
ド８０１　が“１”になることによってラッチ制御信号
Ｆ１が“０”→“１”となると共に遅延素子３３による
遅延時間の後、次段への転送要求信号Ｓ４が“０”→“
１”となって第１ワードを次段へ転送する。また、ＮＡ
ＮＤゲート８０７　の入力がすべて“１”となり、その
出力ノード８０８　が“０”になることによって応答信
号バーＡＣＫ　が“１”→“０”となって前段へ第１ワ
ードの転送が完了したことを知らせる。この結果転送要
求信号Ｓ０が“１”→“０”となり第１ワードの転送を
完了する。転送要求信号Ｓ０が“１”→“０”となるこ
とによってＦＦ　８０６はリッセットされる。この応答
信号バーＡＣＫ　はＦＦ　８０６、ＮＡＮＤゲート８０
９　、インバータ８１０　、ＮＡＮＤゲート８１１　、
インバータ８１２　、ＮＡＮＤゲート８０７　、ＮＡＮ
Ｄゲート８１３　、インバータ８１４　の遅延の後、再
び“１”となって、第２ワードの転送可能状態となる。 続いて次段へ転送要求信号Ｓ４が伝わり、次段からの応
答信号ＡＩＢ　が“１”→“０”に変化すると、ＦＦ　
８０５がリセットされる。

【００３６】さて、第１ワードの転送のときにはＤＣＯ
ＰＹ　の値が“０”であるので、連続読み出し制御部２
７より出力されるストップ信号バーＳＴＯＰは“１”の
ままである。 したがってＮＡＮＤゲート８１１　はインバータ８１０
　の出力が支配入力となる。続いて第２ワードが転送さ
れるときにはＤＣＯＰＹ　の値が“１”である。この値
はラッチ制御信号Ｆ１をタイミング信号として、連続読
み出し制御部２７のＦＦ　２７１にラッチされる。この
結果ストップ信号バーＳＴＯＰが“１”→“０”となり
、ＮＡＮＤゲート８１１　の支配入力となる。このため
、インバータ８１２　の値は“０”のままとなり、第３
ワードの転送要求信号Ｓ０がやってきてＳ０が“０”→
“１”となっても、ＮＡＮＤゲート８０７の入力条件が
そろわず、第３ワードの転送は禁止された状態となる。

【００３７】ここで、話を簡便にするために図４に示し
たデータ駆動形計算機のプログラムメモリ１１として本
発明のメモリ装置を用いた場合を例に説明する。図４は
、図２２と同等である。ただしネットワークインタフェ
イス１４を経由して入出力されるパケットは、図２のフ
ォーマットである。図４において、マッチングメモリ１
０、命令実行部１２における動作は図２２を使った従来
例に示したとおりである。従って、本発明に直接関わる
プログラムメモリ１１の動作についてのみ詳細に述べる
。今、図４に示されるプログラムメモリ１１には図２３
のデータフローグラフで示すプログラムがロードされて
いるとする。

【００３８】さて、図４において左右オペランドがマッ
チングメモリ１０でメイトしたパケット１１０２がプロ
グラムメモリ１１に入力されたときを起点とする。この
とき、ノード番号　（プログラムメモリ１１のアドレス
）　は“０”、ＤＣＯＰＹ　＝“０”である。従って、
１ワード読み出しであり、プログラムメモリ１１のアド
レス“０”を読み出して、入力パケットのＤＣＯＰＹ　
、オペコード、ノード番号を更新する。こうして新たに
得られたパケット１１０８はＤＣＯＰＹ　＝“１”、ノ
ード番号２、オペコード「＊」である。 続いて、このパケット１１０８が、再びマッチングメモ
リ１０で左右オペランドがメイトし、プログラムメモリ
１１に入力されたとする。

【００３９】前述のパケット１１０８がメイトしてプロ
グラムメモリ１１に入力されると、今度はＤＣＯＰＹ　
＝“１”であるので、アドレス３も読み出す。ここでは
、アドレス２を読み出した結果、ＡＡＮ　＝“０”であ
るのでアドレス４は連続して読み出さない。次に図１に
戻ってプログラムメモリ１１への入力パケットがＤＣＯ
ＰＹ　＝“１”であって、１ワード目を読み出した結果
、ＡＡＮ　＝“０”であったときの詳細な動作を説明す
る。連続読み出し制御部２７から出力された連続読み出
し制御信号ＣＰのリセット直後の値は、“０”であり、
セレクタ２４はラッチ２１から出力されたアドレスを選
択している。

【００４０】パケットがプログラムメモリ１１に入力さ
れラッチ２１の出力が確定したときを処理の起点とする
。入力パケットのノード番号がセレクタ２４を経由して
アドレスデコーダ２５に与えられ、メモリ２６を読み出
す。このメモリ読み出しと並行して連続読み出しアドレ
ス生成部２３では、入力パケットのノード番号をインク
リメントし次のメモリ読み出しアドレスを生成する。Ｄ
ＣＯＰＹ　の値“１”は、ラッチ制御信号Ｆ１のタイミ
ングでＦＦ　２７１（図６）にセットされ、この出力の
反転信号であるストップ信号バーＳＴＯＰが転送制御回
路２９へ出力され、転送要求信号Ｓ０の受付が禁止され
る。

【００４１】メモリ２６の読み出しが完了し、ラッチ２
８に読み出しデータがラッチ制御信号Ｆ２の立ち上がり
タイミングでラッチされる。連続読み出し制御部２７は
、ＤＣＯＰＹ　の値を転送要求信号Ｓ３の立ち下がりを
タイミングとしてＦＦ　２７５（図６）にセットし、こ
の出力を連続読み出し制御信号ＣＰとしてセレクタ２４
、連続読み出しアドレス生成部２３に出力する。この結
果、セレクタ２４は、連続読み出しアドレス生成部２３
の出力アドレスを選択し、アドレスデコーダ２５に出力
する。このようにしてプログラムメモリ１１から１ワー
ドの読み出しが完了すると、続いて２ワード目の読み出
しが直ちに開始される。上述のように入力パケットのＤ
ＣＯＰＹ　の値が“１”であって、１ワード目を読み出
した結果ＡＡＮ　の値が“０”のときは、２ワード連続
して読み出される。この様子をタイミングチャートで示
したものが図１０である。

【００４２】次にメモリを読み出した結果、ＡＡＮ　の
値が“１”であったときの動作を説明する。例として図
１１に示すようなデータフローグラフで表されるプログ
ラムを実行することを考える。このプログラムはデータ
ａとｂとを乗算し、その結果ｃを３パケットにコピーし
、それぞれデータｄ，ｅ，ｆと加算を行って結果ｇ，ｈ
，ｉ，ｊを得るものである。このプログラムをメモリ２
６にロードした状態を図１２に示す。図１２を参考にし
ながら図１を使って動作を示す。ここでは入力パケット
のＤＣＯＰＹ　によりアドレス１が、またアドレス０の
ＡＡＮ　によりアドレス２が連続読み出しされる。プロ
グラムメモリ１１への入力パケットがＤＣＯＰＹ　＝“
１”であって、１ワード目を読み出した結果、ＡＡＮ　
＝“０”であったときの動作を説明したときと同じくパ
ケットがプログラムメモリ１１に入力されラッチ２１の
出力が確定した時を処理の起点とする。入力パケットの
ノード番号がセレクタ２４を経由してアドレスデコーダ
２５に与えられ、メモリ２６を読み出す。このメモリ読
み出しと並行して連続読み出しアドレス生成部２３では
、入力パケットのノード番号をインクリメントし、次の
メモリ読み出しアドレスを生成する。

【００４３】ＤＣＯＰＹ　の値“１”は、ラッチ制御信
号Ｆ１のタイミングでＦＦ　２７１（図６）にセットさ
れ、この出力の反転信号であるストップ信号バーＳＴＯ
Ｐが転送制御回路２９へ出力され、転送要求信号Ｓ０の
受付が禁止される。メモリ２６の読み出しが完了し、ラ
ッチ２８に読み出しデータがラッチ制御信号Ｆ２をタイ
ミングとしてラッチされる。このとき、読み出されたＡ
ＡＮ　の値“１”は、同様にラッチ制御信号Ｆ２をタイ
ミング信号として、連続読み出し制御部２７のＦＦ　２
７３（図６）にセットされる。また、同じく入力パケッ
トのＤＣＯＰＹ　の値をセットしたＦＦ　２７２はラッ
チ制御信号Ｆ２をタイミング信号としてリセットされる
。

【００４４】連続読み出し制御部２７は、ＤＣＯＰＹ　
の値を転送要求信号Ｓ３の立ち下がりをタイミングとし
てＦＦ　２７５（図６）にセットし、この出力を連続読
み出し制御信号ＣＰとしてセレクタ２４、連続読み出し
アドレス生成部２３に出力する。この結果、セレクタ２
４は、連続読み出しアドレス生成部２３の出力アドレス
を選択し、アドレスデコーダ２５に出力する。このよう
にして、プログラムメモリ１１から１ワードの読み出し
が完了し、続いて２ワード目の読み出しが直ちに開始さ
れる。２ワード目の読み出しが完了し、ラッチ２８に２
ワード目がラッチ制御信号Ｆ２のタイミングでラッチさ
れ、読み出されたＡＡＮ　の値“０”がＦＦ２７３にセ
ットされると同時に１ワード目の読み出し時にＦＦ　２
７３にセットされたＡＡＮ　の値“１”が、ＦＦ２７４
にセットされる。続いて入力パケットのＤＣＯＰＹ　の
値“１”を１ワード目の転送要求信号Ｓ３の立ち下がり
をタイミングとしてＦＦ　２７５（図６）にセットした
のと同様にして今度は、ＦＦ　２７４にセットされたＡ
ＡＮ　の“１”を転送要求信号Ｓ３の立ち下がりをタイ
ミングとしてＦＦ　２７５（図６）にセットする。した
がって連続読み出し制御信号ＣＰの値は変化しない。同
様にして３ワード目の読み出しが完了すると、２ワード
目の読み出しが完了したときにＦＦ　２７３にセットさ
れていたＡＡＮ　の値“０”が、３ワード目の読み出し
が完了したときにラッチ制御信号Ｆ２をタイミング信号
にしてＦＦ　２８３（図７）にセットされ、ＦＦ　２７
１がリセット信号Ｒ１によってリセットされる。

【００４５】何故ならＦＦ　２７２の出力ノードＡ２の
値“１”は２ワード目の読み出しが完了したときにラッ
チ制御信号Ｆ２をタイミング信号としてＦＦ　２８４（
図７）にセットされ、この結果ＦＦ　２７２はリセット
信号Ｒ２によってリセットされ、その出力ノードＡ２は
“０”になっている。一方、２ワード目の読み出しが完
了したときにＦＦ　２７３にセットされたＡＡＮ　の値
は“０”であった。したがってＮＯＲ　ゲート２７８　
の入力は“０”，“０”となり、インバータ２７９　の
出力ノードＡ１は“０”となる。つまり、２ワード目の
読み出しが完了したときにＦＦ　２７３にセットされた
ＡＡＮ　の値“０”がインバータ２７９の出力ノードＡ
１に現れていると考えることができるからである。

【００４６】その結果、ストップ信号バーＳＴＯＰが“
１”に復帰し、転送要求信号Ｓ０の受付が許可される。 また、ＦＦ　２７６にセットされていたＡＡＮ　の値“
０”は、同時にラッチ制御信号Ｆ２をタイミング信号に
してＦＦ　２８５にセットされる。この結果ＦＦ　２７
５がリセットされ、連続読み出し制御信号ＣＰの値が“
０”となり、連続読み出しを終了する。上述のように入
力パケットのＤＣＯＰＹ　の値が“１”であって、１ワ
ード目を読み出した結果ＡＡＮ　の値が“１”のときは
、３ワード連続して読み出される。この様子をタイミン
グチャートで示したものが図１３である。

【００４７】図１４は、メモリの連続読み出し動作を従
来例と本発明とをパイプラインサイクル単位で模式的に
示し比較したものである。以上説明してきたように、本
発明によるとメモリと並行して次のアドレスを読み出す
かどうかの判定を行うので、従来例のメモリ読み出し結
果を使って次のアドレスを読み出すか否かを判定する方
式に比べ、データ判定サイクルを削減できる分だけ情報
処理装置の性能向上が期待できる。図１５は、本発明の
他の実施例のメモリ内容を示したものである。本実施例
では先に示した第１の実施例で示したメモリの内容にＳ
ＴＡＴＵＳ０　、１と名付けた第３，第４のフラグを加
えたものである。また行き先ノード番号は、相対アドレ
スで表されているとする。これらのフラグの用途は、通
常メモリに格納されている以外のデータの存在を示すも
のである。 （ＳＴＡＴＵＳ１　，ＳＴＡＴＵＳ０　）＝（１，０）
で拡張アドレスの存在を示し、（ＳＴＡＴＵＳ１　，Ｓ
ＴＡＴＵＳ０　）＝（１，１）で定数の存在を示す。

【００４８】本実施例では拡張アドレスと記したワード
には、行き先ノード番号が格納されているビット長では
納められないロングジャンプの行き先ノードがあるとき
、行き先ノード番号領域に格納できないビット分が格納
される。このように拡張アドレスが存在する場合には、
２ワード連続読み出しをした後、拡張アドレス部を、先
に読み出した行き先ノード番号に加算する。また、定数
データが存在するときには読み出した定数データを命令
実行部の出力であるオペランド部に格納し、先に読み出
されているＤＣＯＰＹ　、オペコード、行き先ノード番
号の値とバインドする処理を行う。

【００４９】以上の実施例では、連続的にメモリを読み
出す要因が拡張アドレスと定数とであったが、これらの
要因に限定されるものではなく、メモリの連続読み出し
が動的に決定されるメモリを備えた情報処理装置に広く
適用できるものである。また、前述した２つの実施例で
は一例としてデータ駆動形計算機について説明したが、
この種の情報処理装置に適用範囲が限定されるものでな
いことは言うまでもない。

【００５０】ところで、上記実施例では、メモリ連続読
み出しの際に転送要求信号を生成する転送制御回路，す
なわち図１において転送要求信号Ｓ２を生成する転送制
御回路３０をワンショットパルス回路で構成したものに
ついて示したが、この場合、転送先の線路がつまった時
に誤動作することがあり、また、他の転送制御回路が“
Ｃ素子”と呼ばれる自己同期型転送制御回路で構成され
ているのに比べ制御が難しくなる。

【００５１】図１６に図１の転送制御回路３０の他の実
施例を示し、図１７にそのタイミングチャートを示す。 図１６の３０ａは、図１の転送制御回路２９，３１とほ
ぼ同様な自己同期型転送制御回路（Ｃ素子）であり、Ｎ
ＡＮＤゲート８１１　の一端には、図８に示した転送制
御回路２９がストップ信号バーＳＴＯＰであったのに対
し、スタート信号ＳＴＡＲＴ　が与えられる。また、こ
の自己同期型転送制御回路３０ａ　の応答信号出力バー
ＡＯＵＴと転送要求信号入力ＳＩＮ　は遅延回路３０ｂ
　を介して接続されている。この遅延回路３０ｂ　は図
１の３３同様，インバータの直列接続により実現するこ
とができる。すなわち、本実施例の転送制御回路３０は
、転送要求信号，応答信号を交換することにより、デー
タの転送を制御する自己同期型転送制御回路３０ａ　の
転送要求信号入力ＳＩＮ　と応答信号出力バーＡＯＵＴ
を遅延回路３０ｂ　で接続したものであり、自己発振型
Ｃ素子と呼ぶことができ、スタート信号ＳＴＡＲＴを“
１”にすることにより、パケットの生成に必要な転送要
求信号の発生（以下、パケットの生成と呼ぶ）が開始さ
れ、適当なタイミングにスタート信号ＳＴＡＲＴ　を“
０”にすることにより停止する。

【００５２】以下に、図１７に示したタイミングチャー
トに基づいて本回路の動作を説明する。 ■初期状態 リセット信号ＲＳＴＢが立ち上がった直後の状態であり
、本実施例による自己発振型Ｃ素子によるパケットの生
成がまだ開始されていない状態である（タイミングチャ
ートの時刻ｔ１）。 ■パケットの連続生成 スタート信号ＳＴＡＲＴ　が“０”から“１”になると
、ＮＡＮＤゲート８１１　，インバータ８１２　により
信号線Ａの論理値“１”がＮＡＮＤゲート８０７　の入
力端に伝達される。これにより、ＮＡＮＤゲート８０７
　の３入力が全て“１”になるため、信号線Ｃに、ＦＦ
８０５→ＮＡＮＤゲート８０９　→インバータ８１０　
→ＮＡＮＤゲート８１１　→インバータ８１２　を信号
が伝搬するのに必要な遅延時間に相当する時間の“０”
のパルスが発生する。すなわち、ＮＡＮＤゲート８０７
　の出力端が“０”となることでＦＦ　８０５及びＦＦ
　８０６がセットされ、ＮＡＮＤゲート８０９　の入力
端に“０”が入力され、この信号が順にインバータ８１
０　，ＮＡＮＤゲート８１１，インバータ８１２　と伝
搬され、信号線Ｂに“０”が伝搬されることにより信号
線Ｃが“１”に復帰する。また、信号線Ｃに発生した“
０”パルスがＮＡＮＤゲート８１３　，インバータ８１
４　を伝搬して応答信号出力バーＡＯＵＴに伝搬される
。さらに、この“０”パルスは遅延回路３０ｂ　を伝搬
して遅延時間Ｔｂ後に転送要求信号ＳＩＮ　に伝搬され
、ＦＦ　８０６をリセットする。一方、ＦＦ　８０５が
セットされることにより転送要求信号Ｓ２が“１”とな
り、第１のパケットが生成される。しかる後（すなわち
、転送要求信号の１段当りの伝搬遅延時間の後に）、次
段の転送制御回路３１（図１）からの応答信号ＡＩＢ　
に“０”パルスが入力され、ＦＦ　８０５がリセットさ
れる。応答信号ＡＩＢ　の“０”パルスのアクティブ期
間が終了し“１”に復帰すると、ＮＡＮＤゲート８０７
の３入力が全て“１”となるため、その信号線Ｃに“０
”パルスが発生し、前述した過程と同様にして第２のパ
ケットの生成が開始される。以下同様に、スタート信号
ＳＴＡＲＴ　が“１”である限りパケットを連続生成す
る。 ■パケットの生成の停止 転送要求信号Ｓ２の立ち上がり時刻から応答信号ＡＩＢ
　が立ち下がるまでの期間（タイミングチャートでは時
刻ｔ２）にスタート信号ＳＴＡＲＴ　を“０”とすると
、ＮＡＮＤゲート８１１　により、信号線Ａが“１”に
なっても信号線Ｂに伝搬されないため、本回路の状態は
、再びスタート信号ＳＴＡＲＴ　が“１”になるまで初
期状態のままでとどまる（時刻ｔ３）。すなわち、パケ
ットの生成を停止する。

【００５３】以上のように、メモリ連続読み出しの際に
転送要求信号を生成する転送制御回路３０を、他の転送
制御回路２９，３１と同様の自己同期型転送制御回路（
Ｃ素子）３０ａ　を用い、その応答信号出力バーＡＯＵ
Ｔと転送要求信号入力ＳＩＮ　とを遅延回路３０ｂを介
して接続した自己発振型Ｃ素子とすることにより、転送
制御装置が自己同期型転送制御回路のみで構成されるの
で、転送先の線路がつまっても誤動作を起こすことがな
く、制御も容易となる。

【００５４】上記のような自己発振型Ｃ素子を用いた本
発明の他の実施例を説明する。図１８は本発明の他の実
施例を示したパケット生成機構のブロック図である。こ
の図は、外部より連続的，もしくは定期的に入力された
データに、予め設定した内容に従って行き先ノード番号
，世代番号等のタグ情報を付加して、データ駆動形プロ
セッサで用いるパケットデータを生成する機構の一例を
示している。図１８に基づいて本実施例を説明する。本
実施例は、自己発振型Ｃ素子３０ｃと、カウンタ１８０
０，１８０２，ＮＯＲゲート１８０１，比較器１８０３
，入力パケット数レジスタ１８０８により構成されるタ
グ情報生成部１８１と、データラッチ１８０４により構
成されている。

【００５５】本ブロックの外部からスタート信号ＳＴＡ
ＲＴをアクティブにすると、自己発振型Ｃ素子３０ｃは
スタート信号ＳＴＡＲＴが非アクティブ状態となるまで
転送要求信号を生成し、次段の自己同期型転送制御回路
（Ｃ素子）とハンドシェイクによりデータの転送を自己
同期的に制御することは、前述の通りである。まず、タ
グ情報生成部１８１について説明する。マスタリセット
信号によりカウンタ１８００，１８０２は初期化され、
その出力値はゼロとなる。スタート信号ＳＴＡＲＴがア
クティブとなると、自己発振型Ｃ素子３０ｃからのラッ
チ制御信号１８０９は転送要求信号が発生する度に立ち
上がる。ラッチ制御信号１８０９が立ち上がる度にカウ
ンタ１８０２の出力は１インクリメントされる。予め入
力パケット数レジスタ１８０８に設定した数までインク
リメントされると、比較器１８０３の２つの入力信号が
同一の値となるため一致信号１８１０が“１”となる。 これにより、一致信号１８１０が入力されているＮＯＲ
ゲート１８０１の出力信号が“１”となってカウンタ１
８０２はリセットされ、出力信号は再び“０”となる。 一方、一致信号１８１０が“１”となるとカウンタ１８
００は１インクリメントされる。カウンタ１８０２の出
力信号はデータラッチ１８０４のノード番号フィールド
に、カウンタ１８００の出力信号は世代番号フィールド
に、また、外部より入力されるデータ１８０７はデータ
フィールドに各々入力されている。従って、上記の動作
により、データラッチ１８０４の出力には、外部から連
続的に入力されたデータに予め設定した内容に従ってタ
グ情報が付加されたデータパケットが出力される。

【００５６】これを図１９，図２０を基に例をあげて説
明する。図１９は、本パケット生成機構に入力された時
系列データ群，データ０，データ１，・・・にタグ情報
を付加したパケットデータを生成する模様を模式的に説
明した図である。また、図２０は、上記時系列データ群
を用いたデータ処理を表わしたデータフローグラフであ
る。図２０のデータフローグラフでは、入力データ数が
３個であり、そのノード番号は＃０，＃１，＃２である
。図１８の入力パケット数レジスタ１８０８に値“２”
を設定すると、データラッチ１８０４のノード番号フィ
ールドにはラッチ制御信号１８０９が出力された回数（
最初を０回とする）を３で割った剰余が出力される。即
ち、転送要求信号が出力される度に、“０”，“１”，
“２”，“０”，“１”，・・・が出力される。また、
データラッチ１８０４の世代番号フィールドには、ラッ
チ制御信号１８０９が３回出力される度に１インクリメ
ントされた値が出力される。即ち、“０”，“０”，“
０”，“１”，“１”，“１”，・・・が出力される。 また、ラッチ制御信号１８０９が出力された時点におい
て外部から入力されていたデータがデータラッチ１８０
４にラッチされ、データラッチ１８０４のデータフィー
ルドに出力される（データ０，データ１，・・・）。従
って、図２０のデータフローグラフの入力ノード＃０〜
＃２には、世代番号０のデータとしてデータ０，データ
１，データ２が各々入力され、世代番号１のデータとし
てデータ３，データ４，データ５が各々入力される。以
下同様にデータの入力順にノード番号，世代番号が付加
されたデータパケットが入力される。

【００５７】更に、自己発振型Ｃ素子を用いた本発明の
他の実施例を説明する。図２１は、自己発振型Ｃ素子を
用いて構成したメモリ連続読み出し機構の例を示したブ
ロック図である。本実施例では、制御部（図示せず）か
ら生成されたベクトル演算開始信号２１１５により、予
め設定された回数分，予め設定されたアドレシングモー
ドにてメモリをアクセスし、メモリに格納されたデータ
を連続的に読み出し、このデータに、予め設定されたタ
グ情報を付加し、パケットデータとして出力する機構を
示している。

【００５８】図２１に基づき本実施例を説明する。図に
示されているように、本実施例は、自己発振型Ｃ素子３
０ｃ，自己同期型転送制御回路（Ｃ素子）２１１３，２
１１４で構成される転送制御部（転送制御装置）２１１
と、カウンタ２１０２，比較器２１０３，出力数レジス
タ２１０１，エッジトリガラッチ２１０４，インバータ
２１０５で構成される出力パケット数制御部２１２と、
アドレスステップレジスタ２１０６，加算器２１０７，
レジスタ２１０８で構成されたアドレス生成部２１３と
、アドレスラッチ２１０９，メモリ２１１１，タグレジ
スタ２１１０，データラッチ２１１２で構成されるメモ
リ読み出し部２１４により構成される。

【００５９】次に本実施例の動作について説明する。マ
スタリセット信号２１１６がアクティブ（“０”）にな
ると、エッジトリガラッチ２１０４がセットされるため
、インバータ２１０５の入力信号は“１”となり、従っ
て自己発振型Ｃ素子３０ｃに入力されているスタート信
号ＳＴＡＲＴは“０”となる。また、このときカウンタ
２１０２及びレジスタ２１０８が初期化される。マスタ
リセット信号２１１６が非アクティブ状態となると初期
化が完了し、自己発振型Ｃ素子３０ｃが初期状態，すな
わち、スタート信号ＳＴＡＲＴが“１”となるといつで
も転送要求信号を生成可能な状態となる。

【００６０】次に、データ転送開始から転送の停止の制
御機構について説明する。この状態でベクトル演算開始
信号２１１５に“１”のパルスが入力されると、エッジ
トリガラッチ２１０４がリセットされ、インバータ２１
０５の入力信号が“０”となるため、スタート信号ＳＴ
ＡＲＴが“１”となる。これにより、自己発振型Ｃ素子
３０ｃは転送要求信号の連続生成を開始し、自己同期型
転送制御回路２１１３，２１１４と共にデータの転送を
行う。自己発振型Ｃ素子３０ｃから出力されるラッチ制
御信号２１１８が立ち上がる度にカウンタ２１０２の出
力値は１インクリメントされる。ラッチ制御信号２１１
８がアクティブとなった時点で、カウンタ２１０２の値
が出力数レジスタ２１０１に予め設定してあった値に等
しくなると、カウンタ２１０２の値と出力数レジスタ２
１０１の値が入力されている比較器２１０３は一致信号
２１１９に“１”を出力する。ラッチ制御信号２１１８
が次にアクティブになると、エッジトリガラッチ２１０
４に一致信号２１１９に現われている論理値“１”が取
り込まれる。これにより、スタート信号ＳＴＡＲＴは“
０”となるので、カウンタ２１０２がリセットされると
共に自己発振型Ｃ素子３０ｃの動作が停止する。

【００６１】次に、アドレス生成部について説明する。 アドレスステップレジスタ２１０６に予め設定されてい
た値とレジスタ２１０８の値（最初にラッチ制御信号２
１１８がアクティブになった時点では値はゼロ）との加
算結果が加算器２１０７の出力信号２１２２に現われ、
ラッチ制御信号２１１８の立ち上がりをトリガーとして
レジスタ２１０８に取り込まれ、更に、自己同期型転送
制御回路（Ｃ素子）２１１３から出力されるラッチ制御
信号２１２０の立ち上がりでアドレスラッチ２１０９に
ラッチされる。これにより、本実施例では、アドレスと
して予め設定したステップ幅でアドレスが生成される。 アドレス生成部２１３にて生成されたアドレスを用いて
、自己同期型転送制御回路２１１３から出力されるラッ
チ制御信号２１２０の立ち上がりから自己同期型転送制
御回路２１１４から出力されるラッチ制御信号２１２１
が立ち上がるまでの時間内に、メモリ２１１１の読み出
しが行われ、読み出したデータがラッチ制御信号２１２
１の立ち上がりをトリガーとしてデータラッチ２１１２
にラッチされる。 この際、タグレジスタ２１１０に予め設定してあったタ
グの値もデータラッチ２１１２にラッチされ、パケット
データとして出力される。

【００６２】以上説明したように本実施例では、アドレ
ス生成部が提供するアドレッシングモードとして、生成
されるアドレスのステップ幅のみを提供した場合を説明
したが、ベースアドレス加算，モジュロー演算，ビット
リバース等のアドレッシングモードに対しても同様の効
果があることは明らかである。また、本実施例では、メ
モリの読み出しについて説明したが、メモリの書き込み
についても同様の効果がある。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
メモリ読み出しパケット中に、次アドレスを読み出すか
否かを示す第１のフラグを設けると共に、メモリの各ア
ドレスに次々アドレスを読み出すか否かを示す第２のフ
ラグを格納し、メモリの読み出しサイクル中にこれら第
１，第２のフラグの判定結果により連続読み出し制御信
号を出力して連続読み出しアドレスを生成し、それによ
りアドレスを連続的に読み出すようにしたので、従来の
ようにメモリから読み出したデータの内容を判定し、そ
の結果メモリを連続に読み出すか否かを決めていた方式
に比べ、読み出しデータ判定サイクルが入らない分だけ
処理の高速化が図られる。また、従来装置の処理の高速
化を図ろうとして、メモリの読み出し、書き込みステー
ジと読み出しデータの判定を行うステージとを別のパイ
プライン段に分けたとすると、読み出しデータの判定結
果をメモリ読み出しステージにフィードバックしなけれ
ばならず、判定結果によっては、パイプラインフラッシ
ュなどの制御が必要となり、非常に複雑になり、かつパ
イプラインフラッシュによるオーバヘッドのため処理の
高速化が思うようにできない。この点本発明では、連続
読み出しのための制御回路は従来の方法で実現するより
も簡単であり、メモリの読み出しと、連続読み出しの判
定とを並列に行うことによって処理の高速化が十分図ら
れるという効果がある。

【００６４】また、本願の他の発明によれば、メモリ連
続読み出し等の際に転送要求信号を生成する転送制御回
路にワンショットパルス回路を用いた場合には、転送先
の線路がつまった時に誤動作したり、制御が難しくなる
が、他の転送制御回路と同様の自己同期型転送制御回路
を用い、その応答信号出力と転送要求信号入力を遅延回
路を介して接続することにより構成することで、転送制
御装置が自己同期型転送制御回路のみで構成されるので
、転送先の線路がつまっても誤動作を起こすことがなく
、制御も容易となる効果がある。

【図面の簡単な説明】

【図１】本発明に係るメモリ装置の構成を示すブロック
図である。

【図２】入力パケットの構成図である。

【図３】メモリの格納内容を示す図である。

【図４】本発明のメモリ装置をプログラムメモリに用い
たデータ駆動形計算機のブロック図である。

【図５】連続読み出しアドレス生成部の構成例を示すブ
ロック図である。

【図６】連続読み出し制御部の構成例を示すブロック図
である。

【図７】連続読み出し制御部の構成例を示すブロック図
である。

【図８】転送制御回路の構成例を示すブロック図である
。

【図９】転送制御回路の転送手順を示すタイミングチャ
ートである。

【図１０】メモリ装置の読み出し動作を示すタイミング
チャートである。

【図１１】連続読み出しを行うプログラムの一例を示す
データフローグラフである。

【図１２】データフローグラフで示されたプログラムの
メモリでの格納内容を示す図である。

【図１３】メモリ装置の読み出し動作を示すタイミング
チャートである。

【図１４】本発明と従来例とを比較したタイミングチャ
ートである。

【図１５】本発明の他の実施例のメモリ装置のメモリの
格納内容を示す図である。

【図１６】本発明の他の実施例の転送制御回路の構成を
示すブロック図である。

【図１７】図１６の回路の動作を示すタイミングチャー
トである。

【図１８】本発明における自己発振型Ｃ素子を用いた他
の実施例を示したブロック図である。

【図１９】図１８で示したブロック図の機能を説明する
ための模式図である。

【図２０】図１８で示したブロック図の機能を説明する
ためのデータフローグラフを示す図である。

【図２１】本発明における自己発振型Ｃ素子を用いた他
の実施例を示したブロック図である。

【図２２】従来のデータ駆動形計算機の構成を示すブロ
ック図である。

【図２３】連続読み出しを行うプログラムの一例を示す
データフローグラフである。

【図２４】データフローグラフで示されたプログラムの
メモリでの格納内容を示す図である。

【図２５】従来のデータ駆動形計算機のプログラムメモ
リにおける処理手順を示すフローチャートである。

【図２６】従来のデータ駆動形計算機のプログラムメモ
リにおける処理手順を示すフローチャートである。

【符号の説明】

２３　　連続読み出しアドレス生成部 ２６　　メモリ ２７　　連続読み出し制御部 ２９，３０，３１　　転送制御回路 ３０ａ　　自己同期型転送制御回路 ３０ｂ　　遅延回路 ３０ｃ　　自己発振型Ｃ素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メモリを備え、読み出すべき前記メモ
   リのアドレスを示す情報及び前記アドレスの次のアドレ
   スを連続して読み出すか否かを示す第１のフラグを含む
   データを受けとり、受けとったデータが示すアドレスの
   内容を読み出すメモリ装置であって、次々アドレスを読
   み出すか否かを示す第２のフラグを各アドレスに格納し
   てあるメモリと、入力された第１のフラグ及び読み出さ
   れた第２のフラグにより、前記メモリの連続読み出しを
   行うか否かを前記メモリの読み出しサイクル中に判定す
   る連続読み出し判定手段と、この判定結果に従い、連続
   読み出しアドレスを生成する連続読み出しアドレス生成
   手段とを備えることを特徴とするメモリ装置。
2. 【請求項２】　　データ転送をクロックによらず各転送
   制御回路間の転送要求信号及び応答信号によるハンドシ
   ェイク制御によって行うとともに、所定の連続動作を行
   う際に転送要求信号を連続生成する転送制御回路に、他
   の転送制御回路と同様の自己同期型転送制御回路を用い
   、その応答信号出力と転送要求信号入力を遅延回路を介
   して接続したことを特徴とする転送制御装置。