JPS6353645A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパイプライン化された情報処理装置の改良に関
し、更に詳細には少ない金物量で汎用レジスタの更新制
御を行なうことができる情報処理装置に関するものであ
る。

〔従来の技術〕

第３図は従来例のブロック図であり、■は命令デコード
部、２−１〜２−Ｎは演算ユニット部、３−１〜３−Ｎ
ばバイブライン演算部、４は各ステージの実行部、５−
１〜５−Ｎはアドレス保持回路、６はアドレス保持回路
５−１〜５−Ｎから信号線１４−１〜１４−Ｎを介して
加えられる信号に基づいて信号線１５−１〜１５−Ｎを
介して加えられるアドレス（汎用レジスタ・バンク１０
の書込アドレス）の内の１つを選択してアドレスレジス
タ８に加えるセレクタ、７はアドレス保持回路５−１〜
５−Ｎから信号線１４−１〜１４−Ｎを介して加えられ
る信号に基づいてバイブライン演算部３−１〜３−Ｎか
ら信号線１６−１〜１６−Ｎを介して加えられる演算結
果の内の１つを選択してデータレジスタ９に加えるセレ
クタ、１０は汎用レジスタ・バンクである。尚、各演算
ユニソ＋一部２−１〜２−Ｎはそれぞれ受持つ演算の種
類が決まっており、また命令のオペレーション・コード
によって演算時間が決まるものである。

命令デコード部１は図示を省略した命令処理ユニット部
からの命令を受けると、先ず、この命令を演算ユニット
部２−１〜２−Ｎの内の何れの演算ユニット部に実行さ
せるかを解読すると共に、この命令の実行時間（マシン
サイクル数）及び命令の実行結果の格納先アドレスを解
読し、次いで、信号線１１を介してこの命令を実行させ
る演算ユニット部に命令を発行すると共に、この命令を
実行させる演算ユニット部内のアドレス保持回路に信号
線１．２．１３を介してこの命令の実行時間及び実行結
果の格納先アドレスを加える。

第４図は演算ユニット部２−１の内部に設けられたアド
レス保持回路５−１の構成を示すブロック図であり、２
１はデコーダ、２２−１〜２２−Ｎは有効性ビ・７１・
がセットされるレジスタ、２３−１〜２３−（Ｎ−１）
はオアゲート、２４−１〜２４−Ｎは命令の実行結果の
格納先アドレスがセットされるレジスタ、２５−１〜２
５−（Ｎ−１）は切換回路、２６−】〜２６−Ｎは信号
線である。尚、レジスタ２２−１〜２：？−Ｎ、２４−
１〜２４〜Ｎの段数は、演算ユニット部１−１が行なう
ことができる演算の内、最も演算時間がかかる演算を実
行した時のマシンサイクル数と同数にする必要がある。

また、切換回路２５−１〜２５−（Ｎ−１）は信号線２
６−１〜２６−（Ｎ−１）を介して加えられる信号が“
１”の場合は信号線１３を介して加えられる命令の実行
結果の格納先アドレスをレジスタ２４−１〜２４−（Ｎ
−１）に加え、“０”の場合はレジスタ２４−２〜２４
−Ｈにセットされている格納先アドレスをレジスタ２４
−１〜２４−（Ｎ−１）に加えるものである。

また、レジスタ２２−Ｎは信号線２６−Ｎを介して加え
られる信号が“１″となることにより有効性ビットがセ
ットされ、レジスタ２４−Ｎは信号綿２６−Ｎを介して
加えられる信号が“１″となることにより、信号線１３
を介して加えられる格納先アドレスがセットされるもの
である。また、他の演算ユニット部内のアドレス保持回
路もレジスタの段数以外はアドレス保持回路５−１と同
様の構成を有しているものである。

今、例えば、図示を省略した命令処理ユニット部から命
令デコード部１に、演算ユニット部２−１で実行すべき
命令であり、且つ命令の実行に３マシンサイクルを要し
、実行結果を汎用レジスタ・バンク１０のＡ番地に格納
する命令が加えられたとする。命令デコード部１は該命
令を解読すると、信号線１１を介して該命令を演算ユニ
ット部２−１に加え、信号線１２を介してアドレス保持
回路５−１内のデコーダ２１に該命令の実行時間を示す
データ（３マシンサイクル）を加え、信号線１３を介し
てアドレス保持回路５−１に実行結果の格納先アドレス
（Ａ番地）を加える。

デコーダ２１は信号線１２を介してｉマシンサイクル（
ｉは１からＮまでの整数）を示すデータが加えられると
信号線２６−１〜２６−Ｎの内の信号線２６−ｉのみを
１″とするものである。この場合、デコーダ２１には信
号線１２を介して命令デコード部１から３マシンサイク
ルを示すデータが加えられるものであるから、デコーダ
２１は信号線２６−３を１”とすることになる。信号線
２６−３が“１″とされることにより、レジスタ２２−
３にはオアゲ−１−２１３を介して“１”が、即ち有効
性ビットがセットされ、レジスタ２４−３には切換回路
２５−３を介して命令の実行結果の格納先アドレス（こ
の場合はＡ番地）がセットされる。そして、■マシンサ
イクル経過すると、レジスタ２４−３にセットされてい
た格納先アドレスは切換回路２５−２を介してレジスタ
２４−２にシフトされ、レジスタ２２−３にセットされ
ていた有効性ビットはオアゲート２３−２を介してレジ
スタ２２−２にシフトされる。

以下、同様にして、マシンサイクルが進む毎に、言い換
えればパイプライン演算部３−１でのパイプライン処理
と同期して格納先アドレス及び有効性ビットが下方ヘシ
フトされることになる。従って、演算ユニット部２−１
から命令の実行結果が出力されるタイミイグでレジスタ
２２−１から有効性ビットが出力され、レジスタ２４−
１から格納先アドレス（Ａ番地）が出力されることにな
る。

セレクタ６はアドレス保持回路５−１〜５−Ｈの内のア
ドレス保持回路５−ｉ（ｉは１からＮまでの整数）から
信号線１４−１を介して有効性ビットが加えられること
により、アドレス保持回路５−１から信号線１５−１を
介して加えられる格納先アドレスをアドレスレジスタ８
に加え、セレクタ７はアドレス保持回路５−４から信号
線１４−１を介して有効性ビットが加えられることによ
り、演算ユニット部２−１から信号線１６−１を介して
加えられる命令の実行結果をデータレジスタ９に加える
ものである。従って、上述した場合、アドレスレジスタ
８にはＡ番地がセットされ、データレジスタ９には演算
ユニット部２−１の演算結果がセットされることになる
ので、汎用レジスタ・バンク１０のＡ番地に演算ユニッ
ト部２−１から出力された命令の実行結果がセットされ
ることになる。

ここで、命令デコード部１から演算ユニット部２−１へ
３マシンサイクルの実行時間を要する命令が発行され、
その１マシンサイクル後に命令デコード部１から演算ユ
ニット部２−１へ２マシンサイクルの実行時間を要する
命令が発行されたとすると、アドレス保持回路５−１内
のレジスタ２２−２．２４−２及びセレクタ６．７に於
いて」二足２つの命令の格納先アドレス等の情報が衝突
してしまう。このような衝突を防止するため、命令デコ
ード部１内には第５図に示すようなバス・ビジィ・チェ
ック回路が設けられている。同図に於いて３１−１〜３
１−Ｎはレジスタ、３２−１〜３２−（Ｎ−１）は切換
回路、３３−１〜３３−Ｎはチェック回路、３４は信号
線である。

命令デコード部１は命令の実行にｉマシンサイクル（ｉ
は１からＮまでの整数）を要する命令を発行する場合、
レジスタ３１−１に有効性ビン１〜がセットされている
か否かをチェック回路３３−１によりチェックする。そ
して、レジスタ３１−１に有効性ビットがセットされて
いる場合は、命令の発行を１マシンサイクル遅らせ、セ
ットされていない場合はレジスタ３１−１に有効性ビッ
トをセットすると共に命令を発行する。尚、各レジスタ
３１−１〜３１〜Ｎにセソ１〜されているデータはマシ
ンサイクルが進む毎に下方にシフトされるものである。

従って、上述したようにすることにより、セレクタ６．
７及びアドレス保持回路のレジスタでの命令の衝突を防
止することが可能となる。

〔発明が解決しようとする問題点〕

ところで、格納先アドレス及び有効性ビットを命令の実
行終了時まで保持するアドレス保持回路内のレジスタの
段数は、前述したように、アドレス保持回路が収容され
ている演算ユニット部が行なうことができる演算の内、
最も演算時間のかかる演算を実行した時のマシンサイク
ル数と同数にする必要がある。例えば、演算ユニット部
が行なうことができる演算の内、演算時間が最長のもの
が１０マシンサイクルであれば必要とするレジスタの段
数は１０段となり、４０マシンサイクルであれば４０段
となる。尚、４０マシンサイクル程度の演算時間を必要
とする演算としては、浮動小数点除算等がある。このよ
うに、上述した従来例は、演算時間に比例してアドレス
保持回路内のレジスタの段数が増加するため、金物量が
多くなる問題があった。

本発明は前述の如き問題点を解決したものであり、その
目的は多くのマシンサイクルを必要とする命令を実行す
る場合に於いても、金物量の増加を防止できるようにす
ることにある。

〔問題点を解決するための手段〕

本発明は前述の如き問題点を解決するため、実行する命
令のオペレーション・コードによって命令の実行開始か
ら実行終了までの時間が決まるパイプライン演算部及び
、該パイプライン演算部で実行する各命令それぞれの実
行結果を格納する格納先アドレスを前記各命令それぞれ
の実行終了時まで保持し、前記各命令の実行終了により
実行が終了した命令に対応する格納先アドレスと選択信
号とを出力するアドレス保持回路をそれぞれ有する複数
個の演算ユニット部と、 前記演算ユニット部から出力される演算結果の内の１つ
を前記選択信号により選択する第１の選択手段と、 前記アドレス保持回路から出力される格納先アドレスの
内の１つを前記選択信号により選択する第２の選択手段
と、 前記第１の選択手段で選択された前記パイプライン演算
部の演算結果を前記第２の選択手段で選択された格納先
アドレスに格納する汎用レジスタ・バンクとを備えた情
報処理装置に於いて、前記アドレス保持回路は命令の実
行時間がセットされ、該命令の実行が開始されることに
よりカウントダウンを開始するカウンタと該命令の格納
先アドレスがセットされるレジスタとからなる組を複数
組有すると共に、 前記各カウンタ対応に設けられ、カウント値が所定値と
なることにより前記選択信号を生成する選択信号生成手
段と、 該選択信号生成手段で生成された選択信号に基づいて、
カウント値が前記所定値となったカウンタと組になって
いるレジスタにセットされている格納先アドレスを前記
第１の選択手段に出力する第３の選択手段とを有してい
る。

〔作　用〕

アドレス保持回路内に設げられているカウンタは命令の
実行時間を示す値がセットされ、また命令の実行開始に
よりカウントダウンが開始される。

従って、命令の実行終了時にはカウンタのカウント値は
所定値になる。選択信号生成手段は命令の実行時間を示
す値がセットされる各カウンタ対応に設けられており、
カウンタのカウント値が所定値となることにより、即ち
、命令の実行が終了することにより、第１．第２の選択
手段に対する選択信号を生成する。また、第３の選択手
段は選択信号生成手段で生成された選択信号に基づいて
、カウント値が所定値となったカウンタと組になってい
るレジスタにセットされている格納先アドレスを第１の
選択手段に出力する。従って、パイプライン演算部から
出力された命令の実行結果は汎用レジスタ・バンクの所
定のアドレスに格納されることになる。

（実施例〕 第１図は本発明の実施例のブロック図であり、１゛は命
令デコード部、２−１°〜２−Ｎ゛　は演算ユニット部
、４０−１〜４０−Ｎはアドレス保持回路、６０は信号
線であり、他の第３図と同一符号は同一部分を表してい
る。

命令デコード部１′は図示を省略した命令処理ユニット
部からの命令を受けると、この命令を演算ユニット部２
−１”〜ＩＮ″の内の何れの演算ユニット部に実行させ
るかを解読すると共に、この命令のオペレーション・コ
ードに基づいて命令の実行時間（マシンサイクル数）を
解読し、更に命令の実行結果の格納先アドレスを解読す
る。次いで、命令デコード部１゛は信号！［ａｌｌを介
してこの命令を実行させる演算ユニット部に命令を発行
すると共に、この命令を実行させる演算ユニ・／１・部
内のアドレス保持回路に信号線１２．１３を介してこの
命令の実行時間及び実行結果の格納先アドレスを加える
。また、これと同時に命令デコード部１゛は信号！６０
を介して命令を実行させる演算ユニット部に対して命令
を発行した旨を通知する。

第２図は演算ユニット部２−１゛内のアドレス保持回路
４０−１の構成例を示したブロック図であリ、４１−１
〜４１−Ｍは命令の実行時間がセットされるレジスタ、
４２−Ｉ〜イ２−Ｍは切換回路、４３−１〜４３−Ｍは
１マシンサイクル毎に減算動作を行なう減算器、４４−
１〜４４−Ｍはレジスタ４１−１〜４１−Ｍの内容が「
１」になったことを検出する検出回路、４５−１〜４５
−Ｍは命令の実行結果の格納先アドレスがセットされる
レジスタ、４６−１〜４６−Ｍは有効性ピッＩ・がセッ
トされるレジスタ、４７は制御回路、４８はオアゲート
、４９ばセレクタである。なお、レジスタ４１−１〜４
１−Ｍとレジスタ４５−１〜４５−Ｍとレジスタ４６−
１〜４６−Ｍとの個数は等しく、またレジスタ４１−ｊ
とレジスタ４５−ｊとレジスタ４６−ｊ（ｊは１からＭ
までの整数）とが１つの組になっているものである。ま
た、切換回路４２−１〜４２−Ｍは制御回路４７から信
号線５〇−Ｉ〜５０−Ｍを介して加えられる信号がパ１
”の場合は信号線１２を介して加えられる命令の実行時
間を示すデータをレジスタ４１−１〜４１−Ｍに加え、
“０”の場合は減算器４３−１〜４３−Ｍの出力をレジ
スタ４１−１〜４１Ｍに加えるものである。また、他の
演算ユニット部内のアドレス保持回路４０−２〜４０−
Ｍもアドレス保持回路４０−１と同様の構成を有するも
のである。

今、例えば、図示を省略した命令処理ユニット部から命
令デコード部１゛に、演算ユニット部２−１”で実行す
べき命令であり、且つ命令の実行に３マシンサイクルを
要し、命令の実行結果を汎用レジスタ・バンク１０のＡ
番地に格納する命令が加えられたとする。命令デコード
部１′は上記命令が加えられると、信号線１１を介して
演算ユニット部２−１゛　に命令を発行する。また、こ
れと同時に命令デコード部１”は演算ユニット部２−１
”内のアドレス保持回路４０−１に信号線１２を介して
該命令の実行時間（３マシンサイクル）を示すデータを
加え、信号線１３を介して該命令の実行結果の格納先ア
ドレス（Ａ番地）を加え、信号線６０を介して命令を発
行した旨を通知する。

アドレス保持回路４０−１内の制御回路４７は信号線６
０を介して命令が発行されたことを通知されると、レジ
スタ４６−１〜４６−Ｍの内から有効性ピッ】　５ １・がセットされていないものを捜し出し、有効性ビッ
トがセットされていないレジスタ４６−ｊと組になって
いるレジスタ４１−　ｊ、　４５−ｊにこの命令につい
ての演算時間を示すデータ及び格納先アドレスをセット
させる。今、例えば、レジスタ４６−Ｍに有効性ビット
がセットされていないとすると、制御回路４７は信号線
５０−１〜５０−Ｍの内の信号線５０−Ｍのみを“１”
とするものであり、これにより、レジスタ４１−Ｍには
信号線１２を介して加えられる命令の実行時間を示すデ
ータがセットされ、レジスタ４５−Ｍには信号線１３を
介して加えられる格納先アドレスがセットされ、レジス
タ４６〜Ｍには有効性ビットがセットされる。

命令デコード部１゛は発行した命令が実行されるタイミ
ングとなると、その旨を信号線６０を介して制御回路４
７に通知し、これにより制御回路４７は演算時間を示す
データ、格納先アドレス及び有効性ピッＩ・をレジスタ
４１−　Ｊ、４５−ｊ、４６−３にセットするために“
１″とした信号線５０−ｊを°“０”とする。信号線５
０−ｊが′０°′となると、減算器４３−ｊの出力が切
換回路４２−ｊを介してレジスタ４１−ｊに加えられる
ので、レジスタ４１−ｊにセットされている値はマシン
サイクルが進む毎に−１されることになる。従って、命
令の実行が終了したタイミングでレジスタ４１〜ｊの値
は「１」になる。

命令の実行が終了することにより、レジスタ４１−ｊの
値がｒｌＪになると、検出回路４４−ｊはその出カイ言
号を“１”とする。検出回路４４−ｊの出力信号は選択
信号としてセレクタ４９に加えられると共にオアゲート
４８．信号線１４−１を介してセレクタ６．７にも加え
られる。また、更に検出回路４４−ｊの出力信号はリセ
ット信号としてレジスタ４６−ｊにも加えられる。セレ
クタ４９は検出回路４４−ｊからの信号が１″となるこ
とにより、レジスタ４５−ｊにセットされている格納先
アドレスを選択するものであり、従って、検出回路４４
−ｊの出力信号が“１″となることにより、レジスタ４
５−ｊにセットされている格納先アドレスがセレクタ４
９．信号線１５−１を介してセレクタ６に加えられるこ
とになる。また、セレクタ６．７は前述したように、信
号線１４−１を介して加えられる信号が“１゛となるこ
とにより、それぞれ信号線１５−１を介して加えられる
格納先アドレス及び信号線１６−１を介して加えられる
命令の実行結果をアドレスレジスタ８及びデータレジス
タ９に加えるものであるから、レジスタ４５−ｊにセッ
トされていた格納先アドレス（Ａ番地）がアドレスレジ
スタ８にセットされ、演算ユニッＩ・部２−１”から信
号線１６−１を介して加えられる命令の実行結果がデー
タレジスタ９にセットされることになる。従って、演算
ユニット部２−１゛から出力される命令の実行結果が汎
用レジスタ・バンク１０のＡ番地にセットされることに
なる。

尚、命令の実行時間がセットされるレジスタ４１−ｊと
格納先アドレスがセットされるレジスタ４５−ｊと有効
性ビットがセットされるレジスタ４６−ｊとの組の数は
任意なものとすることができ、その組数によって同一演
算ユニット部に、先行命令が終了する前に、発行できる
後続命令の数が決まるものである。また、上述した実施
例に於いては説明しなかったが、命令デコード部１゛内
には従来例と同様に第５図に示すようなバス・ビジィ・
チェック回路が設けられており、２つ以上の命令の格納
先アドレス等を示す情報がセレクタ６．７で衝突しない
ようにしている。

〔発明の効果〕

以上説明したように、本発明は、命令の実行時間がセッ
トされるレジスタ４１−ｊ、減算器４３−ｊ等からなる
カウンタと、該命令の格納先アドレスがセットされるレ
ジスタ４５−ｊ等のレジスタとからなる組を複数組備え
たものであり、カウンタのカウント値が所定値となるこ
とにより、カウント値が所定値になったカウンタと組に
なっているレジスタにセットされている格納先アドレス
が書込アドレスとして汎用レジスタ・バンクに加えられ
るものであるから、従来例に比較してアドレス保持回路
の金物量を少ないものとすることができる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
に係るアドレス保持回路の構成例を示すブロック図、 第３図は従来例のブロック図、 第４図は従来例のアドレス保持回路の構成例を示すブロ
ック図及び、 第５図はバス・ビジィ・チェック回路の構成例を示すブ
ロック図である。 図に於いて、１．１゛・・・命令デコード部、２−１〜
２−Ｎ、２−１’　〜２−Ｎ゛　・・・演算ユニット部
、３−１〜３−Ｎ・・・バイブライン演算部、４・・・
各ステージの実行部、５−１〜５−Ｎ、４０−１〜４〇
−Ｎ・・・アドレス保持回路、６，７，４．９・・・セ
レクタ、８・・・アドレスレジスタ、９・・・データレ
ジスタ、１０・・・汎用レジスタ・バンク、４１−１〜
４１−Ｍ、　４５−１〜４５−Ｍ、　４６−１〜４６−
Ｍ・・・レジスタ、４２−１〜４２−Ｍ・・・切換回路
、４３−１〜４３−Ｍ・・・減算器、４７・・・制御回
路、４８・・・オアゲートである。

Claims (1)

1. 【特許請求の範囲】 実行する命令のオペレーション・コードによって命令の
   実行開始から実行終了までの時間が決まるパイプライン
   演算部及び、該パイプライン演算部で実行する各命令そ
   れぞれの実行結果を格納する格納先アドレスを前記各命
   令それぞれの実行終了時まで保持し、前記各命令の実行
   終了により実行が終了した命令に対応する格納先アドレ
   スと選択信号とを出力するアドレス保持回路をそれぞれ
   有する複数個の演算ユニット部と、 前記演算ユニット部から出力される演算結果の内の１つ
   を前記選択信号により選択する第１の選択手段と、 前記アドレス保持回路から出力される格納先アドレスの
   内の１つを前記選択信号により選択する第２の選択手段
   と、 前記第１の選択手段で選択された前記パイプライン演算
   部の演算結果を前記第２の選択手段で選択された格納先
   アドレスに格納する汎用レジスタ・バンクとを備えた情
   報処理装置に於いて、前記アドレス保持回路は命令の実
   行時間がセットされ、該命令の実行が開始されることに
   よりカウントダウンを開始するカウンタと該命令の格納
   先アドレスがセットされるレジスタとからなる組を複数
   組有すると共に、 前記各カウンタ対応に設けられ、カウント値が所定値と
   なることにより前記選択信号を生成する選択信号生成手
   段と、 該選択信号生成手段で生成された選択信号に基づいて、
   カウント値が前記所定値となったカウンタと組になって
   いるレジスタにセットされている格納先アドレスを前記
   第１の選択手段に出力する第３の選択手段とを備えたこ
   とを特徴とする情報処理装置。