JPH05150977A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH05150977A JPH05150977A JP3226231A JP22623191A JPH05150977A JP H05150977 A JPH05150977 A JP H05150977A JP 3226231 A JP3226231 A JP 3226231A JP 22623191 A JP22623191 A JP 22623191A JP H05150977 A JPH05150977 A JP H05150977A
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- Japan
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- instruction
- program
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Abstract
(57)【要約】
【目的】 安価であり、プログラミングの容易な信号
処理装置を提供する。 【構成】 固定長のプログラムを巡回型シフトレジス
タに記憶すると共に、この巡回型シフトレジスタから順
次マイクロ命令を取り出して実行するようにした。ま
た、分岐命令を実行して分岐する場合、上記マイクロ命
令の取り出しと同期してカウント動作するプログラムス
テップカウンタのカウント値が分岐先アドレスと一致す
るまでの期間、メモリ等に対するデータ書込を禁止する
ことにより、実効的に分岐を行うようにした。
処理装置を提供する。 【構成】 固定長のプログラムを巡回型シフトレジス
タに記憶すると共に、この巡回型シフトレジスタから順
次マイクロ命令を取り出して実行するようにした。ま
た、分岐命令を実行して分岐する場合、上記マイクロ命
令の取り出しと同期してカウント動作するプログラムス
テップカウンタのカウント値が分岐先アドレスと一致す
るまでの期間、メモリ等に対するデータ書込を禁止する
ことにより、実効的に分岐を行うようにした。
Description
【０００１】
【産業上の利用分野】この発明は信号遅延処理、残響付
与、波形発生などの各種楽音信号処理をリアルタイムに
実行するのに適した信号処理装置に関する。
与、波形発生などの各種楽音信号処理をリアルタイムに
実行するのに適した信号処理装置に関する。
【０００２】
【従来の技術】図５に従来の汎用ＤＳＰ（信号処理装
置）の構成例を示す。プログラムカウンタ１は、一定周
期のクロックに同期してカウント動作し、その出力をマ
イクロプログラムアドレスとして出力する。マイクロプ
ログラムＲＡＭ（ランダムアクセスメモリ）２は、一般
のマイクロコンピュータにおけるマイクロプログラムＲ
ＡＭと同様、実行すべきマイクロプログラムが格納さ
れ、マイクロプログラムアドレスによって指定される記
憶領域に格納された命令を出力する。プログラムデコー
ダ３は、マイクロプログラムＲＡＭ２から読み出された
マイクロ命令をデコードし、その結果得られる各種制御
信号を装置内の各部に供給する。演算処理部４は、プロ
グラムデコーダ３からの制御信号が与えられ、データＲ
ＡＭ５の記憶データあるいは外部からの入力データに対
し制御信号に従った演算処理を施すと共に、演算結果の
外部への出力、あるいはデータＲＡＭ５への書込等を行
う。上記構成において、マイクロプログラムＲＡＭ２か
らジャンプ命令が読み出されると、このジャンプ命令が
プログラムデコーダ３によってデコードされることによ
り、ジャンプ命令データＪＭＰとジャンプアドレスデー
タＪＭＰＡＤＲＳが出力される。この結果、ジャンプア
ドレスデータＪＭＰＡＤＲＳがプログラムカウンタ１に
ロードされ、プログラムの分岐が行われる。
置）の構成例を示す。プログラムカウンタ１は、一定周
期のクロックに同期してカウント動作し、その出力をマ
イクロプログラムアドレスとして出力する。マイクロプ
ログラムＲＡＭ（ランダムアクセスメモリ）２は、一般
のマイクロコンピュータにおけるマイクロプログラムＲ
ＡＭと同様、実行すべきマイクロプログラムが格納さ
れ、マイクロプログラムアドレスによって指定される記
憶領域に格納された命令を出力する。プログラムデコー
ダ３は、マイクロプログラムＲＡＭ２から読み出された
マイクロ命令をデコードし、その結果得られる各種制御
信号を装置内の各部に供給する。演算処理部４は、プロ
グラムデコーダ３からの制御信号が与えられ、データＲ
ＡＭ５の記憶データあるいは外部からの入力データに対
し制御信号に従った演算処理を施すと共に、演算結果の
外部への出力、あるいはデータＲＡＭ５への書込等を行
う。上記構成において、マイクロプログラムＲＡＭ２か
らジャンプ命令が読み出されると、このジャンプ命令が
プログラムデコーダ３によってデコードされることによ
り、ジャンプ命令データＪＭＰとジャンプアドレスデー
タＪＭＰＡＤＲＳが出力される。この結果、ジャンプア
ドレスデータＪＭＰＡＤＲＳがプログラムカウンタ１に
ロードされ、プログラムの分岐が行われる。
【０００３】
【発明が解決しようとする課題】ところで、上述した従
来の信号処理装置は、分岐先を自由にプログラムするこ
とができるのでプログラミングにおける融通性が良いと
いう利点を有するが、その反面、高速で複雑なマイクロ
プログラムＲＡＭのアクセス制御が必要であり、かつ、
マイクロプログラムＲＡＭとして高速なスタティックＲ
ＡＭが必要となり、高価なものになるという問題があっ
た。また、ジャンプ命令を使用したプログラムを作成し
た場合、プログラムがどのステップにジャンプした場合
においても所定の時間内、すなわち、サンプリング周期
内に１回のプログラムの実行が終了し得るか否かが分か
り難いという欠点があった。この発明は上述した事情に
鑑みてなされたものであり、高価なスタティックＲＡＭ
を必要とせず、かつ、プログラム作成段階においてプロ
グラムの実行時間を容易に把握し得るようにした信号処
理装置を提供することを目的とする。
来の信号処理装置は、分岐先を自由にプログラムするこ
とができるのでプログラミングにおける融通性が良いと
いう利点を有するが、その反面、高速で複雑なマイクロ
プログラムＲＡＭのアクセス制御が必要であり、かつ、
マイクロプログラムＲＡＭとして高速なスタティックＲ
ＡＭが必要となり、高価なものになるという問題があっ
た。また、ジャンプ命令を使用したプログラムを作成し
た場合、プログラムがどのステップにジャンプした場合
においても所定の時間内、すなわち、サンプリング周期
内に１回のプログラムの実行が終了し得るか否かが分か
り難いという欠点があった。この発明は上述した事情に
鑑みてなされたものであり、高価なスタティックＲＡＭ
を必要とせず、かつ、プログラム作成段階においてプロ
グラムの実行時間を容易に把握し得るようにした信号処
理装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は、所定個数の
一連のマイクロ命令を記憶すると共に各マイクロ命令を
巡回的に出力する巡回型シフトレジスタと、前記巡回型
シフトレジスタがマイクロ命令を出力するのに同期して
カウント動作し、該カウント値をその時点で出力されて
いるマイクロ命令のアドレスとして出力するプログラム
ステップカウンタと、前記巡回型シフトレジスタが出力
するマイクロ命令をデコードし、制御信号を出力するマ
イクロ命令実行手段と、演算命令に対応した前記制御信
号に従って演算処理を行う演算手段と、前記演算手段に
よる演算結果を含む各種データの記憶に使用される記憶
手段と、前記マイクロ命令実行手段が分岐命令をデコー
ドし、かつ、その場合に該分岐命令の分岐条件を満足し
ている場合に、前記プログラムステップカウンタが出力
するアドレスが該分岐命令に対応した分岐先アドレスに
一致するまでの期間、前記記憶手段に対するデータの書
込を指令する前記制御信号を無効にする分岐制御手段と
を具備することを特徴としている。
一連のマイクロ命令を記憶すると共に各マイクロ命令を
巡回的に出力する巡回型シフトレジスタと、前記巡回型
シフトレジスタがマイクロ命令を出力するのに同期して
カウント動作し、該カウント値をその時点で出力されて
いるマイクロ命令のアドレスとして出力するプログラム
ステップカウンタと、前記巡回型シフトレジスタが出力
するマイクロ命令をデコードし、制御信号を出力するマ
イクロ命令実行手段と、演算命令に対応した前記制御信
号に従って演算処理を行う演算手段と、前記演算手段に
よる演算結果を含む各種データの記憶に使用される記憶
手段と、前記マイクロ命令実行手段が分岐命令をデコー
ドし、かつ、その場合に該分岐命令の分岐条件を満足し
ている場合に、前記プログラムステップカウンタが出力
するアドレスが該分岐命令に対応した分岐先アドレスに
一致するまでの期間、前記記憶手段に対するデータの書
込を指令する前記制御信号を無効にする分岐制御手段と
を具備することを特徴としている。
【０００５】
【作用】上記構成によれば、巡回型シフトレジスタから
一連のマイクロ命令が順次出力され、それらのマイクロ
命令がマイクロ命令実行手段によって解釈実行される。
そして、マイクロ命令実行手段に対し、分岐命令が与え
られ、分岐条件が満足している場合には、プログラムス
テップカウンタが出力するアドレスが分岐命令における
分岐先アドレスと一致するまでの期間、記憶手段に対す
るデータの書き込みが禁止され、実効的に分岐が行われ
る。
一連のマイクロ命令が順次出力され、それらのマイクロ
命令がマイクロ命令実行手段によって解釈実行される。
そして、マイクロ命令実行手段に対し、分岐命令が与え
られ、分岐条件が満足している場合には、プログラムス
テップカウンタが出力するアドレスが分岐命令における
分岐先アドレスと一致するまでの期間、記憶手段に対す
るデータの書き込みが禁止され、実効的に分岐が行われ
る。
【０００６】
【実施例】以下、図面を参照し、この発明の一実施例を
説明する。図１はこの発明の一実施例によるＤＳＰの構
成を示すブロック図である。この図において、セレクタ
１１および２５６ステージのマイクロシフトレジスタ１
２は、固定長（本実施例の場合、２５６ステップ）のマ
イクロプログラムを記憶すると共に巡回的に繰り返し再
生する巡回型シフトレジスタを構成している。記憶すべ
きマイクロプログラムを構成する各マイクロ命令は、セ
レクタ１１の第１入力ポートに入力され、セレクタ１１
の第０入力ポートにはマイクロプログラムシフトレジス
タ１２から出力されるマイクロ命令が入力される。巡回
型シフトレジスタに対するマイクロプログラムの書込を
行う場合、セレクタ１１のセレクト端子Ｓに対し、所定
期間に亙ってマイクロ命令書込信号ＭＰＷＲＴが供給さ
れる。これにより、セレクタ１１によって第１入力ポー
トに供給されるマイクロ命令が選択され、マイクロプロ
グラムシフトレジスタ１２に入力される。セレクタ１１
から与えられるマイクロ命令は、クロックφに同期して
マイクロプログラムシフトレジスタ１２の第１ステージ
に書き込まれ、以後、クロックφに同期し、後続ステー
ジに順次シフトされる。マイクロ命令書込信号ＭＰＷＲ
Ｔの供給がなくなると、セレクタ１１はマイクロシフト
レジスタ１１から出力されるマイクロ命令を選択し、セ
レクタ１１およびマイクロプログラムシフトレジスタ１
２により、２５６ステップのマイクロ命令の巡回シフト
が行われる。プログラムステップカウンタ３１は、マイ
クロプログラムレジスタ１２と同様、クロックφによっ
て駆動されてカウント動作する。このプログラムステッ
プカウンタ３１のカウント値は、マイクロプログラムレ
ジスタ１２の最終ステージから出力されるマイクロ命令
のアドレスを示すようになっている。
説明する。図１はこの発明の一実施例によるＤＳＰの構
成を示すブロック図である。この図において、セレクタ
１１および２５６ステージのマイクロシフトレジスタ１
２は、固定長（本実施例の場合、２５６ステップ）のマ
イクロプログラムを記憶すると共に巡回的に繰り返し再
生する巡回型シフトレジスタを構成している。記憶すべ
きマイクロプログラムを構成する各マイクロ命令は、セ
レクタ１１の第１入力ポートに入力され、セレクタ１１
の第０入力ポートにはマイクロプログラムシフトレジス
タ１２から出力されるマイクロ命令が入力される。巡回
型シフトレジスタに対するマイクロプログラムの書込を
行う場合、セレクタ１１のセレクト端子Ｓに対し、所定
期間に亙ってマイクロ命令書込信号ＭＰＷＲＴが供給さ
れる。これにより、セレクタ１１によって第１入力ポー
トに供給されるマイクロ命令が選択され、マイクロプロ
グラムシフトレジスタ１２に入力される。セレクタ１１
から与えられるマイクロ命令は、クロックφに同期して
マイクロプログラムシフトレジスタ１２の第１ステージ
に書き込まれ、以後、クロックφに同期し、後続ステー
ジに順次シフトされる。マイクロ命令書込信号ＭＰＷＲ
Ｔの供給がなくなると、セレクタ１１はマイクロシフト
レジスタ１１から出力されるマイクロ命令を選択し、セ
レクタ１１およびマイクロプログラムシフトレジスタ１
２により、２５６ステップのマイクロ命令の巡回シフト
が行われる。プログラムステップカウンタ３１は、マイ
クロプログラムレジスタ１２と同様、クロックφによっ
て駆動されてカウント動作する。このプログラムステッ
プカウンタ３１のカウント値は、マイクロプログラムレ
ジスタ１２の最終ステージから出力されるマイクロ命令
のアドレスを示すようになっている。
【０００７】プログラムデコーダ３は、マイクロプログ
ラムシフトレジスタ１２が出力する実行すべきマイクロ
命令ＭＰＯＰをデコードし、第１オペレーションコード
ＯＰ１、第２オペレーションコードＯＰ２およびオペラ
ントコードＰＤＡＴＡを出力する。ここで、プログラム
デコーダ３の各出力情報について簡単に説明する。ま
ず、演算制御を行うためのマイクロ命令ＭＰＯＰが供給
された場合には、当該演算制御を行うための制御信号が
第１オペレーションコードＯＰ１として出力される。ま
た、後述するＡＬＵ４１の演算結果に基づく条件ジャン
プを指示するマイクロ命令が供給された場合には、第１
オペレーションコードＯＰ１の一部としてタイミング信
号ＣＬＯＡＤが出力される。一方、ジャンプ命令がマイ
クロ命令ＭＰＯＰとして供給された場合は、ジャンプ命
令信号ＪＭＰが第２オペレーションコードＯＰ２の一部
として出力される。また、後述するＡＬＵの演算結果を
データＲＡＭ５あるいは後述するテンポラリレジスタ４
２に書き込むことを指示するマイクロ命令が供給された
場合、第２オペレーションコードＯＰ２の一部として書
込信号ＷＲＴが出力される。第２オペレーションコード
ＯＰ２は、ＡＮＤゲート２１の一方の入力端に供給され
る。このＡＮＤゲート２１の他方の入力端には、インバ
ータ２７の出力信号が供給される。インバータ２７の出
力信号値が“１”である場合、その時の第２オペレーシ
ョンコードＯＰ２に基づいて書込信号ＷＲＴあるいはジ
ャンプ命令信号ＪＭＰ等の制御信号がＡＮＤゲート２１
から出力される。これらの制御信号のうち、書込信号Ｗ
ＲＴは演算処理部４へ供給され、ジャンプ命令信号ＪＭ
Ｐは、ＡＮＤゲート２３の一方の入力端へ供給される。
オペラントコードＰＤＡＴＡは、実行すべきマイクロ命
令が演算命令である場合には演算処理部４によって演算
用のオペラントとして使用される。また、実行すべきマ
イクロ命令がジャンプ命令である場合、オペラントコー
ドＰＤＡＴＡとして、ジャンプ条件を示すジャンプ条件
データＣＯＮＤおよび分岐先のアドレスを指定するジャ
ンプステップデータＪＭＰＳＴＥＰが出力される。
ラムシフトレジスタ１２が出力する実行すべきマイクロ
命令ＭＰＯＰをデコードし、第１オペレーションコード
ＯＰ１、第２オペレーションコードＯＰ２およびオペラ
ントコードＰＤＡＴＡを出力する。ここで、プログラム
デコーダ３の各出力情報について簡単に説明する。ま
ず、演算制御を行うためのマイクロ命令ＭＰＯＰが供給
された場合には、当該演算制御を行うための制御信号が
第１オペレーションコードＯＰ１として出力される。ま
た、後述するＡＬＵ４１の演算結果に基づく条件ジャン
プを指示するマイクロ命令が供給された場合には、第１
オペレーションコードＯＰ１の一部としてタイミング信
号ＣＬＯＡＤが出力される。一方、ジャンプ命令がマイ
クロ命令ＭＰＯＰとして供給された場合は、ジャンプ命
令信号ＪＭＰが第２オペレーションコードＯＰ２の一部
として出力される。また、後述するＡＬＵの演算結果を
データＲＡＭ５あるいは後述するテンポラリレジスタ４
２に書き込むことを指示するマイクロ命令が供給された
場合、第２オペレーションコードＯＰ２の一部として書
込信号ＷＲＴが出力される。第２オペレーションコード
ＯＰ２は、ＡＮＤゲート２１の一方の入力端に供給され
る。このＡＮＤゲート２１の他方の入力端には、インバ
ータ２７の出力信号が供給される。インバータ２７の出
力信号値が“１”である場合、その時の第２オペレーシ
ョンコードＯＰ２に基づいて書込信号ＷＲＴあるいはジ
ャンプ命令信号ＪＭＰ等の制御信号がＡＮＤゲート２１
から出力される。これらの制御信号のうち、書込信号Ｗ
ＲＴは演算処理部４へ供給され、ジャンプ命令信号ＪＭ
Ｐは、ＡＮＤゲート２３の一方の入力端へ供給される。
オペラントコードＰＤＡＴＡは、実行すべきマイクロ命
令が演算命令である場合には演算処理部４によって演算
用のオペラントとして使用される。また、実行すべきマ
イクロ命令がジャンプ命令である場合、オペラントコー
ドＰＤＡＴＡとして、ジャンプ条件を示すジャンプ条件
データＣＯＮＤおよび分岐先のアドレスを指定するジャ
ンプステップデータＪＭＰＳＴＥＰが出力される。
【０００８】演算処理部４は、演算を行うＡＬＵ（算術
演算ユニット）４１、ＡＬＵ４１の演算結果の一時記憶
に使用されるテンポラリレジスタ４２、および係数乗算
処理等に使用される係数を記憶する係数レジスタ４３を
有する。ＡＬＵ４１は、テンポラリレジスタ４２からの
読出データに対し、第１オペレーションコードＯＰ１に
よって指定される演算処理を施す。また、第１オペレー
ションコードＯＰ１によっては、係数レジスタ４３に格
納された係数データを使用した演算がＡＬＵ４１によっ
て行われる。ＡＬＵ４１はレジスタＲを有しており、Ａ
ＬＵ４１における演算結果はこのレジスタＲによって保
持される。また、ＡＬＵ４１は、演算結果を示すフラ
グ、より詳しくは、演算結果がゼロになったこと、演算
結果がオーバフローしたこと、演算結果の符号そのも
の、あるいは演算によってキャリが発生したこと等を表
わす一連のフラグをフラグデータＣＯＮＤＦＬＧとして
出力する。また、書込信号ＷＲＴがＡＮＤゲート２１を
介して出力された場合、ＡＬＵ４１におけるレジスタＲ
の保持データは、テンポラリレジスタ４２あるいはデー
タＲＡＭ５に書き込まれる。分岐条件デコーダ２２は、
実行すべき命令が条件ジャンプ命令である場合、タイミ
ング信号ＣＬＯＡＤが入力されることによりフラグデー
タＣＯＮＤＦＬＧを取り込み、ジャンプ条件データＣＯ
ＮＤと比較する。そして、該比較結果に基づいてＡＬＵ
４１の演算結果がジャンプ命令の分岐条件を満足してい
るか否かを判断し、分岐条件を満足する場合には許可信
号ＣＥＱを出力する。実行すべき命令が無条件ジャンプ
命令である場合、分岐条件デコーダ２２は、無条件で許
可信号ＣＥＱを出力する。ＡＮＤゲート２３は、ジャン
プ命令信号ＪＭＰと許可信号ＣＥＱが共に出力されてい
る時にジャンプスタート信号ＪＭＰＳを出力する。ジャ
ンプステップレジスタ３２は、ジャンプスタート信号Ｊ
ＭＰＳに同期してジャンプステップデータＪＭＰＳＴＥ
Ｐを取り込む。比較器３３は、ジャンプステップレジス
タ３２に取り込まれたジャンプステップデータＪＭＰＳ
ＴＥＰとプログラムステップカウンタ３１のカウント値
とを比較し、両者が一致した場合に一致信号ＥＱを出力
する。ＯＲゲート２４は一方の入力端にジャンプスター
ト信号ＪＭＰＳが入力される。ＯＲゲート２４の出力信
号はクロックφに同期してフリップフロップ２５に取り
込まれる。ＡＮＤゲート２６は、フリップフロップ２５
の出力信号と、一致信号ＥＱをインバータ３４によって
反転した信号とのＡＮＤ演算を行い、該演算結果をジャ
ンプフラグ信号ＪＭＰＦＬＧとして出力する。このジャ
ンプフラグ信号ＪＭＰＦＬＧはＯＲゲート２４の他方の
入力端に帰還される一方、インバータ２７に入力され
る。
演算ユニット）４１、ＡＬＵ４１の演算結果の一時記憶
に使用されるテンポラリレジスタ４２、および係数乗算
処理等に使用される係数を記憶する係数レジスタ４３を
有する。ＡＬＵ４１は、テンポラリレジスタ４２からの
読出データに対し、第１オペレーションコードＯＰ１に
よって指定される演算処理を施す。また、第１オペレー
ションコードＯＰ１によっては、係数レジスタ４３に格
納された係数データを使用した演算がＡＬＵ４１によっ
て行われる。ＡＬＵ４１はレジスタＲを有しており、Ａ
ＬＵ４１における演算結果はこのレジスタＲによって保
持される。また、ＡＬＵ４１は、演算結果を示すフラ
グ、より詳しくは、演算結果がゼロになったこと、演算
結果がオーバフローしたこと、演算結果の符号そのも
の、あるいは演算によってキャリが発生したこと等を表
わす一連のフラグをフラグデータＣＯＮＤＦＬＧとして
出力する。また、書込信号ＷＲＴがＡＮＤゲート２１を
介して出力された場合、ＡＬＵ４１におけるレジスタＲ
の保持データは、テンポラリレジスタ４２あるいはデー
タＲＡＭ５に書き込まれる。分岐条件デコーダ２２は、
実行すべき命令が条件ジャンプ命令である場合、タイミ
ング信号ＣＬＯＡＤが入力されることによりフラグデー
タＣＯＮＤＦＬＧを取り込み、ジャンプ条件データＣＯ
ＮＤと比較する。そして、該比較結果に基づいてＡＬＵ
４１の演算結果がジャンプ命令の分岐条件を満足してい
るか否かを判断し、分岐条件を満足する場合には許可信
号ＣＥＱを出力する。実行すべき命令が無条件ジャンプ
命令である場合、分岐条件デコーダ２２は、無条件で許
可信号ＣＥＱを出力する。ＡＮＤゲート２３は、ジャン
プ命令信号ＪＭＰと許可信号ＣＥＱが共に出力されてい
る時にジャンプスタート信号ＪＭＰＳを出力する。ジャ
ンプステップレジスタ３２は、ジャンプスタート信号Ｊ
ＭＰＳに同期してジャンプステップデータＪＭＰＳＴＥ
Ｐを取り込む。比較器３３は、ジャンプステップレジス
タ３２に取り込まれたジャンプステップデータＪＭＰＳ
ＴＥＰとプログラムステップカウンタ３１のカウント値
とを比較し、両者が一致した場合に一致信号ＥＱを出力
する。ＯＲゲート２４は一方の入力端にジャンプスター
ト信号ＪＭＰＳが入力される。ＯＲゲート２４の出力信
号はクロックφに同期してフリップフロップ２５に取り
込まれる。ＡＮＤゲート２６は、フリップフロップ２５
の出力信号と、一致信号ＥＱをインバータ３４によって
反転した信号とのＡＮＤ演算を行い、該演算結果をジャ
ンプフラグ信号ＪＭＰＦＬＧとして出力する。このジャ
ンプフラグ信号ＪＭＰＦＬＧはＯＲゲート２４の他方の
入力端に帰還される一方、インバータ２７に入力され
る。
【０００９】以上の構成によれば、１サンプリング周期
に相当する一定周期毎に、セレクタ１１およびマイクロ
プログラムシフトレジスタ１２からなる巡回型シフトレ
ジスタにより、２５６ステップからなるマイクロ命令が
繰り返し出力される。そして、個々のマイクロ命令はプ
ログラムデコーダ３によってデコードされ、マイクロ命
令が実行される。このように１サンプリング周期内に固
定長のプログラムを実行する方式としたので、プログラ
ムの実行時間に対する特別な配慮なしに、プログラムを
作成することができる。次に本実施例におけるジャンプ
命令の実行態様を説明する。プログラムデコーダ３に対
し、無条件ジャンプ命令が供給された場合、ジャンプ命
令信号ＪＭＰ、ジャンプ先アドレスを指定するジャンプ
ステップデータＪＭＰＳＴＥＰ、および無条件ジャンプ
命令に対応したジャンプ条件データＣＯＮＤがプログラ
ムデコーダ３から出力される。そして、分岐条件デコー
ダ２２から無条件に許可信号ＣＥＱが出力され、この結
果、図２に示すようにジャンプスタート信号ＪＭＰＳが
出力される。そして、ジャンプステップデータＪＭＰＳ
ＴＥＰがジャンプスタート信号ＪＭＰＳによってジャン
プステップレジスタ３２に取り込まれる。また、ジャン
プスタート信号ＪＭＰＳ（“１”信号）が、ＯＲゲート
２４を介してフリップフロップ２５に入力され、クロッ
クφの１クロック周期相当遅れてフリップフロップ２５
に書き込まれる。無条件ジャンプ命令の時点において、
比較器３３からは一致信号ＥＱが出力されず、インバー
タ３４の出力信号の値は“１”となっている。従って、
ジャンプスタート信号ＪＭＰＳがフリップフロップ２５
に書き込まれることにより、図２に示すように、ジャン
プフラグ信号ＪＭＰＦＬＧが立ち上がる。このジャンプ
フラグ信号（レベル“１”）は、ＯＲゲート２４を介し
てフリップフロップ２５に再書込されるため、以後、レ
ベル“１”を維持する。ジャンプフラグ信号ＪＭＰＦＬ
Ｇが“１”となったことにより、ＡＮＤゲート２１がデ
ィゼーブルされ、マイクロ命令のデコード結果における
第２オペレーションコードＯＰ２は無視される。従っ
て、テンポラリレジスタ４２あるいはデータＲＡＭ５に
対するデータ書込を伴った命令がプログラムデコーダ３
に与えられたとしても、書込信号ＷＲＴが発生されず、
その命令自体は実行されるがテンポラリレジスタ４２あ
るいはデータＲＡＭ５に対するデータ書込は行われな
い。プログラムカウンタ３１のカウント値がジャンプス
テップレジスタ３２の内容と一致すると、比較器３３か
ら図２に示すように一致信号ＥＱが出力され、この結
果、ジャンプフラグ信号ＪＭＰＦＬＧが“０”になり、
ジャンプフラグ信号はＯＲゲート２４を介してフリップ
フロップ２５に書き込まれる。そして、以後、ジャンプ
フラグ信号ＪＭＰＦＬＧはレベル“０”を維持し、マイ
クロ命令のデコード結果における第２オペレーションコ
ードＯＰ２が有効となる。このため、テンポラリレジス
タ４２およびデータＲＡＭ５に対するデータ書込が可能
になる。また、プログラムデコーダ３に対し、条件付ジ
ャンプ命令が供給された場合、ジャンプ命令信号ＪＭ
Ｐ、ジャンプ先アドレスを指定するジャンプステップデ
ータＪＭＰＳＴＥＰ、分岐条件を指定するジャンプ条件
データＣＯＮＤがプログラムデコーダ３から出力され
る。そして、分岐条件を満足する場合に、許可信号ＣＥ
Ｑが分岐条件デコーダ２２から出力され、上述と同様な
動作が行われる。以上説明した本実施例によるＤＳＰに
よれば、図３に例示するような効率的なプログラムを実
行することが可能である。図３において、先頭の条件付
ジャンプ命令［ＪＮＥ］を実行してラベルＬ１０の付さ
れたステップへジャンプする場合、［ＪＮＥ］に続く
［ＭＵＬ Ｔ１０，Ｃ１０］，［ＭＡＣ Ｔ１１，Ｃ１
１］および［ＪＭＰ Ｌ２０ Ｔ２０，Ｒ］の３命令は
演算自体は実行されるものの、演算結果を書き込む命令
［Ｔ２０、Ｒ］は無視されるため、実質的に３ステップ
のＮＯＰ（ステップの更新のみで他に何も実行しない命
令）を実行したのと等価になる。また、図３における４
ステップ目の無条件ジャンプ命令［ＪＭＰ Ｌ２０ Ｔ
２０，Ｒ］を実行し、ラベルＬ２０の付されたステップ
へジャンプする場合、ラベルＬ１０の後のステップから
ラベルＬ２０の付されたステップまでの３命令は実行さ
れるが、３つめの命令に付随しているパイプライン命令
［Ｔ２０，Ｒ］（レジスタＲの内容をテンポラリレジス
タの２０番目の記憶エリアに転送）は実行されず、無視
される。従って、命令［ＪＭＰＬ２０］を実行してラベ
ルＬ２０まで進んだ場合、ラベルＬ２０の直前のステッ
プにおいて乗算命令［ＭＵＬ Ｔ１２，Ｃ２２］が実行
されるので、実質的にＴ１２とＣ１２との積がＲに格納
された状態となっている。
に相当する一定周期毎に、セレクタ１１およびマイクロ
プログラムシフトレジスタ１２からなる巡回型シフトレ
ジスタにより、２５６ステップからなるマイクロ命令が
繰り返し出力される。そして、個々のマイクロ命令はプ
ログラムデコーダ３によってデコードされ、マイクロ命
令が実行される。このように１サンプリング周期内に固
定長のプログラムを実行する方式としたので、プログラ
ムの実行時間に対する特別な配慮なしに、プログラムを
作成することができる。次に本実施例におけるジャンプ
命令の実行態様を説明する。プログラムデコーダ３に対
し、無条件ジャンプ命令が供給された場合、ジャンプ命
令信号ＪＭＰ、ジャンプ先アドレスを指定するジャンプ
ステップデータＪＭＰＳＴＥＰ、および無条件ジャンプ
命令に対応したジャンプ条件データＣＯＮＤがプログラ
ムデコーダ３から出力される。そして、分岐条件デコー
ダ２２から無条件に許可信号ＣＥＱが出力され、この結
果、図２に示すようにジャンプスタート信号ＪＭＰＳが
出力される。そして、ジャンプステップデータＪＭＰＳ
ＴＥＰがジャンプスタート信号ＪＭＰＳによってジャン
プステップレジスタ３２に取り込まれる。また、ジャン
プスタート信号ＪＭＰＳ（“１”信号）が、ＯＲゲート
２４を介してフリップフロップ２５に入力され、クロッ
クφの１クロック周期相当遅れてフリップフロップ２５
に書き込まれる。無条件ジャンプ命令の時点において、
比較器３３からは一致信号ＥＱが出力されず、インバー
タ３４の出力信号の値は“１”となっている。従って、
ジャンプスタート信号ＪＭＰＳがフリップフロップ２５
に書き込まれることにより、図２に示すように、ジャン
プフラグ信号ＪＭＰＦＬＧが立ち上がる。このジャンプ
フラグ信号（レベル“１”）は、ＯＲゲート２４を介し
てフリップフロップ２５に再書込されるため、以後、レ
ベル“１”を維持する。ジャンプフラグ信号ＪＭＰＦＬ
Ｇが“１”となったことにより、ＡＮＤゲート２１がデ
ィゼーブルされ、マイクロ命令のデコード結果における
第２オペレーションコードＯＰ２は無視される。従っ
て、テンポラリレジスタ４２あるいはデータＲＡＭ５に
対するデータ書込を伴った命令がプログラムデコーダ３
に与えられたとしても、書込信号ＷＲＴが発生されず、
その命令自体は実行されるがテンポラリレジスタ４２あ
るいはデータＲＡＭ５に対するデータ書込は行われな
い。プログラムカウンタ３１のカウント値がジャンプス
テップレジスタ３２の内容と一致すると、比較器３３か
ら図２に示すように一致信号ＥＱが出力され、この結
果、ジャンプフラグ信号ＪＭＰＦＬＧが“０”になり、
ジャンプフラグ信号はＯＲゲート２４を介してフリップ
フロップ２５に書き込まれる。そして、以後、ジャンプ
フラグ信号ＪＭＰＦＬＧはレベル“０”を維持し、マイ
クロ命令のデコード結果における第２オペレーションコ
ードＯＰ２が有効となる。このため、テンポラリレジス
タ４２およびデータＲＡＭ５に対するデータ書込が可能
になる。また、プログラムデコーダ３に対し、条件付ジ
ャンプ命令が供給された場合、ジャンプ命令信号ＪＭ
Ｐ、ジャンプ先アドレスを指定するジャンプステップデ
ータＪＭＰＳＴＥＰ、分岐条件を指定するジャンプ条件
データＣＯＮＤがプログラムデコーダ３から出力され
る。そして、分岐条件を満足する場合に、許可信号ＣＥ
Ｑが分岐条件デコーダ２２から出力され、上述と同様な
動作が行われる。以上説明した本実施例によるＤＳＰに
よれば、図３に例示するような効率的なプログラムを実
行することが可能である。図３において、先頭の条件付
ジャンプ命令［ＪＮＥ］を実行してラベルＬ１０の付さ
れたステップへジャンプする場合、［ＪＮＥ］に続く
［ＭＵＬ Ｔ１０，Ｃ１０］，［ＭＡＣ Ｔ１１，Ｃ１
１］および［ＪＭＰ Ｌ２０ Ｔ２０，Ｒ］の３命令は
演算自体は実行されるものの、演算結果を書き込む命令
［Ｔ２０、Ｒ］は無視されるため、実質的に３ステップ
のＮＯＰ（ステップの更新のみで他に何も実行しない命
令）を実行したのと等価になる。また、図３における４
ステップ目の無条件ジャンプ命令［ＪＭＰ Ｌ２０ Ｔ
２０，Ｒ］を実行し、ラベルＬ２０の付されたステップ
へジャンプする場合、ラベルＬ１０の後のステップから
ラベルＬ２０の付されたステップまでの３命令は実行さ
れるが、３つめの命令に付随しているパイプライン命令
［Ｔ２０，Ｒ］（レジスタＲの内容をテンポラリレジス
タの２０番目の記憶エリアに転送）は実行されず、無視
される。従って、命令［ＪＭＰＬ２０］を実行してラベ
ルＬ２０まで進んだ場合、ラベルＬ２０の直前のステッ
プにおいて乗算命令［ＭＵＬ Ｔ１２，Ｃ２２］が実行
されるので、実質的にＴ１２とＣ１２との積がＲに格納
された状態となっている。
【００１０】このような流れのプログラムは、プログラ
ムカウンタにジャンプ先アドレスをセットすることによ
って分岐を行う方式の従来のＤＳＰでは非常に作成し難
く、作成することができたとしても、ステップ数が多く
なってしまう。また、従来のＤＳＰの場合、ジャンプ命
令を実行するのに時間が掛るので、ジャンプ命令とメモ
リ操作命令をパイプライン処理することが困難である。
このため、図４に例示するように、分岐前にメモリ操作
を行う場合はジャンプ命令の前にメモリ操作命令を独立
して配置する必要があり、ステップ数が多くなってしま
う。本実施例によるＤＳＰによればこれらの不都合が解
消され、無駄のないプログラムを作成し実行することが
できる。
ムカウンタにジャンプ先アドレスをセットすることによ
って分岐を行う方式の従来のＤＳＰでは非常に作成し難
く、作成することができたとしても、ステップ数が多く
なってしまう。また、従来のＤＳＰの場合、ジャンプ命
令を実行するのに時間が掛るので、ジャンプ命令とメモ
リ操作命令をパイプライン処理することが困難である。
このため、図４に例示するように、分岐前にメモリ操作
を行う場合はジャンプ命令の前にメモリ操作命令を独立
して配置する必要があり、ステップ数が多くなってしま
う。本実施例によるＤＳＰによればこれらの不都合が解
消され、無駄のないプログラムを作成し実行することが
できる。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、所定個数の一連のマイクロ命令を記憶すると共に各
マイクロ命令を巡回的に出力する巡回型シフトレジスタ
と、前記巡回型シフトレジスタがマイクロ命令を出力す
るのに同期してカウント動作し、該カウント値をその時
点で出力されているマイクロ命令のアドレスとして出力
するプログラムステップカウンタと、前記巡回型シフト
レジスタが出力するマイクロ命令をデコードし、制御信
号を出力するマイクロ命令実行手段と、演算命令に対応
した前記制御信号に従って演算処理を行う演算手段と、
前記演算手段による演算結果を含む各種データの記憶に
使用される記憶手段と、前記マイクロ命令実行手段が分
岐命令をデコードし、かつ、その場合に該分岐命令の分
岐条件を満足している場合に、前記プログラムステップ
カウンタが出力するアドレスが該分岐命令に対応した分
岐先アドレスに一致するまでの期間、前記記憶手段に対
するデータの書込を指令する前記制御信号を無効にする
分岐制御手段とを設けたので、高価なスタティックＲＡ
Ｍを必要とせず、利用者が容易にプログラムを作成する
ことができる信号処理装置が実現されるという効果があ
る。
ば、所定個数の一連のマイクロ命令を記憶すると共に各
マイクロ命令を巡回的に出力する巡回型シフトレジスタ
と、前記巡回型シフトレジスタがマイクロ命令を出力す
るのに同期してカウント動作し、該カウント値をその時
点で出力されているマイクロ命令のアドレスとして出力
するプログラムステップカウンタと、前記巡回型シフト
レジスタが出力するマイクロ命令をデコードし、制御信
号を出力するマイクロ命令実行手段と、演算命令に対応
した前記制御信号に従って演算処理を行う演算手段と、
前記演算手段による演算結果を含む各種データの記憶に
使用される記憶手段と、前記マイクロ命令実行手段が分
岐命令をデコードし、かつ、その場合に該分岐命令の分
岐条件を満足している場合に、前記プログラムステップ
カウンタが出力するアドレスが該分岐命令に対応した分
岐先アドレスに一致するまでの期間、前記記憶手段に対
するデータの書込を指令する前記制御信号を無効にする
分岐制御手段とを設けたので、高価なスタティックＲＡ
Ｍを必要とせず、利用者が容易にプログラムを作成する
ことができる信号処理装置が実現されるという効果があ
る。
【図１】 この発明の一実施例による信号処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 同実施例の動作を説明するタイムチャートで
ある。
ある。
【図３】 同実施例の動作を説明するプログラム例であ
る。
る。
【図４】 図３に示すプログラムと等価な処理を従来の
信号処理装置を用いて実行する場合のプログラム例であ
る。
信号処理装置を用いて実行する場合のプログラム例であ
る。
【図５】 従来の信号処理装置の構成を示すブロック図
である。
である。
１１……セレクタ、１２……マイクロプログラムシフト
レジスタ、３……プログラムデコーダ、２２……分岐条
件デコーダ、４……演算処理部、５……データＲＡＭ、
３１……プログラムステップカウンタ、３２……ジャン
プステップレジスタ、３３……比較器、３４，２７……
インバータ、２４……ＯＲゲート、２６，２１，２３…
…ＡＮＤゲート、２５……フリップフロップ。
レジスタ、３……プログラムデコーダ、２２……分岐条
件デコーダ、４……演算処理部、５……データＲＡＭ、
３１……プログラムステップカウンタ、３２……ジャン
プステップレジスタ、３３……比較器、３４，２７……
インバータ、２４……ＯＲゲート、２６，２１，２３…
…ＡＮＤゲート、２５……フリップフロップ。
Claims (1)
- 【請求項１】 所定個数の一連のマイクロ命令を記憶す
ると共に各マイクロ命令を巡回的に出力する巡回型シフ
トレジスタと、 前記巡回型シフトレジスタがマイクロ命令を出力するの
に同期してカウント動作し、該カウント値をその時点で
出力されているマイクロ命令のアドレスとして出力する
プログラムステップカウンタと、 前記巡回型シフトレジスタが出力するマイクロ命令をデ
コードし、制御信号を出力するマイクロ命令実行手段
と、 演算命令に対応した前記制御信号に従って演算処理を行
う演算手段と、 前記演算手段による演算結果を含む各種データの記憶に
使用される記憶手段と、 前記マイクロ命令実行手段が分岐命令をデコードし、か
つ、その場合に該分岐命令の分岐条件を満足している場
合に、前記プログラムステップカウンタが出力するアド
レスが該分岐命令に対応した分岐先アドレスに一致する
までの期間、前記記憶手段に対するデータの書込を指令
する前記制御信号を無効にする分岐制御手段とを具備す
ることを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226231A JP2601071B2 (ja) | 1991-09-05 | 1991-09-05 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226231A JP2601071B2 (ja) | 1991-09-05 | 1991-09-05 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05150977A true JPH05150977A (ja) | 1993-06-18 |
| JP2601071B2 JP2601071B2 (ja) | 1997-04-16 |
Family
ID=16841953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226231A Expired - Lifetime JP2601071B2 (ja) | 1991-09-05 | 1991-09-05 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601071B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210380A (ja) * | 1994-01-25 | 1995-08-11 | Yamaha Corp | ディジタル信号処理装置 |
| CN117714711A (zh) * | 2024-02-05 | 2024-03-15 | 北京象帝先计算技术有限公司 | 解码方法、解码系统、电子设备及可读存储介质 |
-
1991
- 1991-09-05 JP JP3226231A patent/JP2601071B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210380A (ja) * | 1994-01-25 | 1995-08-11 | Yamaha Corp | ディジタル信号処理装置 |
| US5951673A (en) * | 1994-01-25 | 1999-09-14 | Yamaha Corporation | Digital signal processing device capable of selectively imparting effects to input data |
| US6189085B1 (en) | 1994-01-25 | 2001-02-13 | Yamaha Corporation | Digital signal processing device |
| CN117714711A (zh) * | 2024-02-05 | 2024-03-15 | 北京象帝先计算技术有限公司 | 解码方法、解码系统、电子设备及可读存储介质 |
| CN117714711B (zh) * | 2024-02-05 | 2024-04-30 | 北京象帝先计算技术有限公司 | 解码方法、解码系统、电子设备及可读存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601071B2 (ja) | 1997-04-16 |
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