JPH02282855A - Ｄｍａ転送制御方法 - Google Patents
Ｄｍａ転送制御方法Info
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- JPH02282855A JPH02282855A JP10346889A JP10346889A JPH02282855A JP H02282855 A JPH02282855 A JP H02282855A JP 10346889 A JP10346889 A JP 10346889A JP 10346889 A JP10346889 A JP 10346889A JP H02282855 A JPH02282855 A JP H02282855A
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Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力装置と主記憶装置との間のＤＭＡ転送制
御方法、特にキュー管理の手法により複数の入出力装置
について１つのＤＭＡチャネルを介してＤＭＡ転送を行
なうＤＭＡ転送制御方法に関する。
御方法、特にキュー管理の手法により複数の入出力装置
について１つのＤＭＡチャネルを介してＤＭＡ転送を行
なうＤＭＡ転送制御方法に関する。
計算機システムが小形化し、高性能化したことに伴って
、小形のホストコンピュータに数十台の端末装置等の入
出力装置を接続する必要が生じてきた。その場合、ホス
トコンピュータ側に用意されるＤＭＡチャネル数よりも
入出力装置の数が多いと１つのＤＭＡチャネルを複数の
入出力装置が共用することになる。
、小形のホストコンピュータに数十台の端末装置等の入
出力装置を接続する必要が生じてきた。その場合、ホス
トコンピュータ側に用意されるＤＭＡチャネル数よりも
入出力装置の数が多いと１つのＤＭＡチャネルを複数の
入出力装置が共用することになる。
本発明はこのように複数の入出力装置によるＤＭＡチャ
ネルの使用をキュー管理することによって１つのＤＭＡ
チャネルを共用させるシステムにおけるＤＭＡ転送制御
方法に関する。
ネルの使用をキュー管理することによって１つのＤＭＡ
チャネルを共用させるシステムにおけるＤＭＡ転送制御
方法に関する。
第４図は前述の場合における従来の方法が実施されるシ
ステムの一例を表わす図である。
ステムの一例を表わす図である。
ＤＭＡ制御部１はマルチプレクサ６において選択された
Ｉ１０装置と主記憶との間でバス５０．５２゜５４また
は５６、入出力機構２０または２１、およびバス６０ま
たは６２を介してＤＭＡ転送の制御を行なう。ＭＰＵ
３は入出力機構２０および２１からのデータ転送要求１
００および１０２を人力し、ＲＡＭ４内の所定の領域に
割り当てられたＤＭＡキューに入力された順に登録し、
ＤＭＡキューの先頭にある要求に対応した入出力機構２
０または２１を選択すべくマルチプレクサ６にデータバ
ス選択信号１０４を与え、Ｄ Ｍ Ａ制御部１に対して
バス５８を介して主記憶のメモリアドレスおよび転送バ
イト数を与え、ＤＭＡ起動信号１０６を与えてＤＭＡ制
御部１によるＤＭＡ転送を開始させる。ＤＭＡ制御部１
は所定のバイト数の転送を終了したらＭＰｔ１３に対し
てＤＭＡ終結信号１０８を送出し、ＭＰＵ ３は処理の
終了したキューをＤＭＡキューからはずし、ＤＭＡキュ
ー内に転送要求が残っていればさらに先頭にある要求に
ついての処理を開始する。
Ｉ１０装置と主記憶との間でバス５０．５２゜５４また
は５６、入出力機構２０または２１、およびバス６０ま
たは６２を介してＤＭＡ転送の制御を行なう。ＭＰＵ
３は入出力機構２０および２１からのデータ転送要求１
００および１０２を人力し、ＲＡＭ４内の所定の領域に
割り当てられたＤＭＡキューに入力された順に登録し、
ＤＭＡキューの先頭にある要求に対応した入出力機構２
０または２１を選択すべくマルチプレクサ６にデータバ
ス選択信号１０４を与え、Ｄ Ｍ Ａ制御部１に対して
バス５８を介して主記憶のメモリアドレスおよび転送バ
イト数を与え、ＤＭＡ起動信号１０６を与えてＤＭＡ制
御部１によるＤＭＡ転送を開始させる。ＤＭＡ制御部１
は所定のバイト数の転送を終了したらＭＰｔ１３に対し
てＤＭＡ終結信号１０８を送出し、ＭＰＵ ３は処理の
終了したキューをＤＭＡキューからはずし、ＤＭＡキュ
ー内に転送要求が残っていればさらに先頭にある要求に
ついての処理を開始する。
〔発明が解決しようとする課題〕
この様な方法においては、ＤＭＡ転送を実行中のＩ１０
装置に何らかの異常があってデータ転送が未終結となる
と、正常な状態でありながらもキューにつながれＤＭＡ
起動信号となっている工１０装置についてもコマンド未
終結となって異常終結となってしまうという問題がある
。
装置に何らかの異常があってデータ転送が未終結となる
と、正常な状態でありながらもキューにつながれＤＭＡ
起動信号となっている工１０装置についてもコマンド未
終結となって異常終結となってしまうという問題がある
。
また、ＤＭＡ転送を実行中のＩ１０装置が低速であった
場合、キューにつながれＤＭＡ起動となっているＩ１０
装置が高速であったとしても、低速デバイスの終了を待
つためにコマンドの処理時間が長くなってしまうという
問題もある。
場合、キューにつながれＤＭＡ起動となっているＩ１０
装置が高速であったとしても、低速デバイスの終了を待
つためにコマンドの処理時間が長くなってしまうという
問題もある。
本発明は上記の問題点に鑑みてなされたもので、その要
旨とするところは、複数の入出力機構をキュー管理する
ことによって１つのＤＭＡチャネルを介してＤＭＡ転送
を行なうＤＭＡ転送制御方法において、ＤＭＡ転送開始
後、転送中に所定の時間が経過したら転送を中断して転
送中であった入出力機構のキューをＤＭＡキューの最後
尾につなぎ、ＤＭＡ転送再開後、転送中に所定の時間が
経過したら転送を中断し、転送が進行していれば転送中
であった入出力機構のキューをＤＭＡキューの最後尾に
つなぎ、転送が進行していなければ転送中であった入出
力機構のキューをＤＭＡキューから除くことを特徴とす
るものである。
旨とするところは、複数の入出力機構をキュー管理する
ことによって１つのＤＭＡチャネルを介してＤＭＡ転送
を行なうＤＭＡ転送制御方法において、ＤＭＡ転送開始
後、転送中に所定の時間が経過したら転送を中断して転
送中であった入出力機構のキューをＤＭＡキューの最後
尾につなぎ、ＤＭＡ転送再開後、転送中に所定の時間が
経過したら転送を中断し、転送が進行していれば転送中
であった入出力機構のキューをＤＭＡキューの最後尾に
つなぎ、転送が進行していなければ転送中であった入出
力機構のキューをＤＭＡキューから除くことを特徴とす
るものである。
実行中のＩ１０装置が低速である場合、転送中に前記所
定の時間が経過して転送が中断されてＤＭＡキューの最
後尾につながれるのでキュー待ちであったより高速のＩ
１０装置が動作可能となる。
定の時間が経過して転送が中断されてＤＭＡキューの最
後尾につながれるのでキュー待ちであったより高速のＩ
１０装置が動作可能となる。
また、実行中のＩ１０装置に何らかの異常があって転送
が停止すれば、転送中に前記所定の時間が経過して転送
が中断され、その他のキュー待ちであったＩ１０装置に
ついての処理が完了した後に再開され、再度前記所定の
時間が経過したときには例えば転送のためのバイトカウ
ンタが進行していないこと等により転送が進行していな
いことが判明し、ＤＭＡキューから除かれる。したがっ
て、他の■／○装置の処理が未終結となることはない。
が停止すれば、転送中に前記所定の時間が経過して転送
が中断され、その他のキュー待ちであったＩ１０装置に
ついての処理が完了した後に再開され、再度前記所定の
時間が経過したときには例えば転送のためのバイトカウ
ンタが進行していないこと等により転送が進行していな
いことが判明し、ＤＭＡキューから除かれる。したがっ
て、他の■／○装置の処理が未終結となることはない。
第１図は本発明に係る方法が適用されるシステムの一例
を表わす図である。第４図と同一の構成要素については
同一の参照番号を付し、その説明を一部省略する。
を表わす図である。第４図と同一の構成要素については
同一の参照番号を付し、その説明を一部省略する。
１１０はＤＭＡ停止信号であり、転送動作中のＤＭＡ制
御部１をＭＰＵ ３側から強制的に停止させるための信
号である。タイマ５は前記の所定時間を計測するための
ハードウェアタイマであり、バス７２を介してＭＰ［Ｉ
’３側から起動をかけ、そのタイムアツプをＭＰ［Ｉ
３側から知ることができる。またバス５８は強制的に
停止されたＤＭＡ制御部１内の転送中のメモリアドレス
右よびバイトカウンタの値をＭＰＵ３側から読み出すた
めにも使用される。
御部１をＭＰＵ ３側から強制的に停止させるための信
号である。タイマ５は前記の所定時間を計測するための
ハードウェアタイマであり、バス７２を介してＭＰ［Ｉ
’３側から起動をかけ、そのタイムアツプをＭＰ［Ｉ
３側から知ることができる。またバス５８は強制的に
停止されたＤＭＡ制御部１内の転送中のメモリアドレス
右よびバイトカウンタの値をＭＰＵ３側から読み出すた
めにも使用される。
第２図は本発明に係る方法の一実施例を表わすフローチ
ャートであり、ＭＰＵ ３のソフトウェア処理で実現さ
れる。
ャートであり、ＭＰＵ ３のソフトウェア処理で実現さ
れる。
Ｉ１０装置のいずれかから転送要求が発生し、入出力機
構２０．２１のいずれかからデータ転送要求１００、１
０２が入力されてそれがＲＡＭ ４内のＤＭＡキューに
登録されると第２図の処理が開始される。
構２０．２１のいずれかからデータ転送要求１００、１
０２が入力されてそれがＲＡＭ ４内のＤＭＡキューに
登録されると第２図の処理が開始される。
まず、バス７２を介してタイマ５を起動しくステップａ
）、キューの先頭にある転送要求についてのメモリアド
レス（ＭＡｌｔＸ）およびバイトカウンタ（Ｂ（ｊｔＸ
）をバス５８を経てＤＭＡ制御１１ へ送り、ＤＭＡ起
動信号１０６を送ってＤＭＡを起動する（ステップｂ）
。その後ＭＰＩＩ ３はＤＭＡ＃了信号１０ｇが入力さ
れるか（ステップＣ）およびタイマ５がタイムアウトす
るか（ステップｅ）の判定処理をくり返す。ＤＭＡｆ４
了信号１０８が入力されればＤＭＡが正常終結したもの
として処理が終った転送要求をＤＭＡキューからはずし
くステップｄ）、さらに転送要求が残っているかの判断
を行ない（ステップｊ）、残っていればステップａに戻
り、残っていなければ一連の処理を終了する。
）、キューの先頭にある転送要求についてのメモリアド
レス（ＭＡｌｔＸ）およびバイトカウンタ（Ｂ（ｊｔＸ
）をバス５８を経てＤＭＡ制御１１ へ送り、ＤＭＡ起
動信号１０６を送ってＤＭＡを起動する（ステップｂ）
。その後ＭＰＩＩ ３はＤＭＡ＃了信号１０ｇが入力さ
れるか（ステップＣ）およびタイマ５がタイムアウトす
るか（ステップｅ）の判定処理をくり返す。ＤＭＡｆ４
了信号１０８が入力されればＤＭＡが正常終結したもの
として処理が終った転送要求をＤＭＡキューからはずし
くステップｄ）、さらに転送要求が残っているかの判断
を行ない（ステップｊ）、残っていればステップａに戻
り、残っていなければ一連の処理を終了する。
タイムアウトが発生したら（ステップｅ）、ＤＭＡ停止
信号１１０を送ってＤＭＡ制御部１を停止させ、バス５
８を介してそのときのメモリアドレス（ＭＡ）およびバ
イトカウンタ （ＢＣ）をそれぞれの格納領域へ戻す（
ステップｆ）。処理中であったものが再起動されたもの
であれば（ステップｇ）、再開前のバイトカウンタと現
在のバイトカウンタとを比較して（ステップｈ）両者が
一致すればそのＩ１０装置について何らかの異常が発生
したものとしてＤＭＡキューからはずしエラー処理を行
なう。両者が一致しない場合とステップｇで再起動され
たものでないと判定された場合にはその転送要求をＤＭ
Ａキューからはずして最後尾につなぐと共にその転送要
求については一度中断されたものとして再起動フラグを
セットする（ステップｌ）。その後、前述したステップ
Ｊの処理へ合流する。
信号１１０を送ってＤＭＡ制御部１を停止させ、バス５
８を介してそのときのメモリアドレス（ＭＡ）およびバ
イトカウンタ （ＢＣ）をそれぞれの格納領域へ戻す（
ステップｆ）。処理中であったものが再起動されたもの
であれば（ステップｇ）、再開前のバイトカウンタと現
在のバイトカウンタとを比較して（ステップｈ）両者が
一致すればそのＩ１０装置について何らかの異常が発生
したものとしてＤＭＡキューからはずしエラー処理を行
なう。両者が一致しない場合とステップｇで再起動され
たものでないと判定された場合にはその転送要求をＤＭ
Ａキューからはずして最後尾につなぐと共にその転送要
求については一度中断されたものとして再起動フラグを
セットする（ステップｌ）。その後、前述したステップ
Ｊの処理へ合流する。
第３図はＤＭＡキューの状態を表わす図であり、第２図
に示されたフローチャートに従う処理の一例を図解的に
表わす図である。各欄の４０はＤＭＡキューを表わし上
方の矢印はキューの先頭を表わしている。ＤＭＡキュー
の領域４０には対応する入出力機構２０ （ＩｎＣｌ２
）または２１ （ＩｎＣｌ１）の状態を表わす情報がそ
れぞれ格納されている領域４２または４４を示すポイン
タが格納されている。
に示されたフローチャートに従う処理の一例を図解的に
表わす図である。各欄の４０はＤＭＡキューを表わし上
方の矢印はキューの先頭を表わしている。ＤＭＡキュー
の領域４０には対応する入出力機構２０ （ＩｎＣｌ２
）または２１ （ＩｎＣｌ１）の状態を表わす情報がそ
れぞれ格納されている領域４２または４４を示すポイン
タが格納されている。
（１）欄においてはキューの先頭には領域４２を示す、
ポインタが、その次には領域４４を示すポインタが格納
されている。すなわち、（１）欄はキューの先頭に入出
力機構２０ （ＩｎＣｌ２）からの要求が、その次には
入出力機構２１ （ＩｎＣｌ１）からの要求がセットさ
れている。また、領域４２にはＩｎＣｌ２についての転
送メモリアドレス（ＭＡ＃Ｏ） 、転送バイト数（ＢＣ
＃Ｏ）および再起動か否かのフラグ（Ｆｅ２）が格納さ
れており、領域４４にはＩ口Ｃ＃１についての転送メモ
リアドレス（Ｍ＾＃１）、転送バイト数（ＢＣｌ２）お
よび再起動フラグ（Ｆｅ１）が格納されている。
ポインタが、その次には領域４４を示すポインタが格納
されている。すなわち、（１）欄はキューの先頭に入出
力機構２０ （ＩｎＣｌ２）からの要求が、その次には
入出力機構２１ （ＩｎＣｌ１）からの要求がセットさ
れている。また、領域４２にはＩｎＣｌ２についての転
送メモリアドレス（ＭＡ＃Ｏ） 、転送バイト数（ＢＣ
＃Ｏ）および再起動か否かのフラグ（Ｆｅ２）が格納さ
れており、領域４４にはＩ口Ｃ＃１についての転送メモ
リアドレス（Ｍ＾＃１）、転送バイト数（ＢＣｌ２）お
よび再起動フラグ（Ｆｅ１）が格納されている。
第（２）欄は第（１）欄の状態でＩＯＣ＃Ｏについての
ＤＭＡ転送中にタイマ５がタイムアウトして１０ＣＦＯ
についての転送が中断され、転送要求がＤＭＡキュー４
０からはずされ、最後尾につながれた状態を表わしてい
る。領域４２内には中断されたときのメモリアドレスＭ
ＡｔｔＯ’ 、バイトカウンタＢＣ＃Ｏ’および再起動
を表わすフラグＦ＃Ｃ′が格納されている。第（３）欄
は第（２）欄の状態で転送が開始されタイマ５がタイム
アウトする前に正常終結した後の状態を表わしている。
ＤＭＡ転送中にタイマ５がタイムアウトして１０ＣＦＯ
についての転送が中断され、転送要求がＤＭＡキュー４
０からはずされ、最後尾につながれた状態を表わしてい
る。領域４２内には中断されたときのメモリアドレスＭ
ＡｔｔＯ’ 、バイトカウンタＢＣ＃Ｏ’および再起動
を表わすフラグＦ＃Ｃ′が格納されている。第（３）欄
は第（２）欄の状態で転送が開始されタイマ５がタイム
アウトする前に正常終結した後の状態を表わしている。
ＩｎＣｌ１についての要求はＤＭＡキュー４０からはず
され、１０Ｃ＃Ｏについての要求がキューの先頭へきて
、その後ＪＯＣ＃０についての転送が再開される。
され、１０Ｃ＃Ｏについての要求がキューの先頭へきて
、その後ＪＯＣ＃０についての転送が再開される。
以上述べてきたように本発明によれば、複数のＩ１０装
置が１つのＤＭＡチャネルを共用する場合において、異
常の発生したＩ１０装置があっても正常なＩ１０装置へ
悪影響が及ぼされることなく、また、速度の遅いＩ１０
装置があっても高速で動作するＩ１０装置への悪影響の
ないＤＭＡ転送制御方法が提供される。
置が１つのＤＭＡチャネルを共用する場合において、異
常の発生したＩ１０装置があっても正常なＩ１０装置へ
悪影響が及ぼされることなく、また、速度の遅いＩ１０
装置があっても高速で動作するＩ１０装置への悪影響の
ないＤＭＡ転送制御方法が提供される。
第１図は本発明の一実施例を説明するだめの図、第２図
は第１図のシステムにおける処理のフローチャート、 第３図は第２図に示された処理の一例を説明するための
図、 第４図は従来の方法を説明するための図。 図において ００、１０２・・・データ転送要求、 ０４・・・データバス選択信号、 ０６・・・ＤＭＡ起動信号、 ０８・・・ＤＭＡ終結信号、 １０・・・ＤＭＡ停止信号。
は第１図のシステムにおける処理のフローチャート、 第３図は第２図に示された処理の一例を説明するための
図、 第４図は従来の方法を説明するための図。 図において ００、１０２・・・データ転送要求、 ０４・・・データバス選択信号、 ０６・・・ＤＭＡ起動信号、 ０８・・・ＤＭＡ終結信号、 １０・・・ＤＭＡ停止信号。
Claims (1)
- 【特許請求の範囲】 １、複数の入出力機構をキュー管理することによって１
つのＤＭＡチャネルを介してＤＭＡ転送を行なうＤＭＡ
転送制御方法において、 ＤＭＡ転送開始後、転送中に所定の時間が経過したら転
送を中断して転送中であった入出力機構のキューをＤＭ
Ａキューの最後尾につなぎ、ＤＭＡ転送再開後、転送中
に所定の時間が経過したら転送を中断し、転送が進行し
ていれば転送中であった入出力機構のキューをＤＭＡキ
ューの最後尾につなぎ、転送が進行していなければ転送
中であった入出力機構のキューをＤＭＡキューから除く
ことを特徴とするＤＭＡ転送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346889A JPH02282855A (ja) | 1989-04-25 | 1989-04-25 | Ｄｍａ転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10346889A JPH02282855A (ja) | 1989-04-25 | 1989-04-25 | Ｄｍａ転送制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02282855A true JPH02282855A (ja) | 1990-11-20 |
Family
ID=14354843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10346889A Pending JPH02282855A (ja) | 1989-04-25 | 1989-04-25 | Ｄｍａ転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02282855A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051231A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218530A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 入出力制御装置 |
-
1989
- 1989-04-25 JP JP10346889A patent/JPH02282855A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218530A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 入出力制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051231A (ja) * | 2014-08-29 | 2016-04-11 | キヤノン株式会社 | 電子機器 |
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