JPS59218530A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS59218530A JPS59218530A JP58092264A JP9226483A JPS59218530A JP S59218530 A JPS59218530 A JP S59218530A JP 58092264 A JP58092264 A JP 58092264A JP 9226483 A JP9226483 A JP 9226483A JP S59218530 A JPS59218530 A JP S59218530A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- timer
- input
- control device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、入出力制御装置に関するもので、例えば、
複数のシングルボード構成の各種装置からなるマイクロ
コンピュータシステムにおりる入出力制御装置に有効な
技術に関するものである。
複数のシングルボード構成の各種装置からなるマイクロ
コンピュータシステムにおりる入出力制御装置に有効な
技術に関するものである。
例えば、複数のシングルボード構成の各種装置からなる
マイクロコンピュータシステムにおいては、バス獲得制
御を第１図に示すようなバスマスク獲得制御ディジーチ
ェインによって行うことが考えられる。すなわち、同一
バスマスクレベル、例えＬｔ’０の場合について説明す
ると、バスアビター５ＢＣＯに位置的に最も近いバスリ
クエスター５ＢＣＩが最初にバス使用許可信号ＢＧＯＯ
ＵＴ＝”Ｌ” （ロウレベル）をＢＣＯＩＮ１＝“Ｌ”
として受信し、自分はバス使用を要求しているか否かを
チェックして、バス使用を要求していなければＢＧＯＯ
Ｕ’ｒｌ＝”Ｌ”として２番目ノハスリクエスター５Ｂ
Ｃ２のＢＧＯＩＮ２ラインにＢＧＯＩＮ２＝＝＠Ｌ″と
して伝達する。もし、バス使用を要求していれば、ＢＧ
ＯＯＵＴＩ−”Ｈ”（ハイレベル）にしてバスマスク権
を獲得する。
マイクロコンピュータシステムにおいては、バス獲得制
御を第１図に示すようなバスマスク獲得制御ディジーチ
ェインによって行うことが考えられる。すなわち、同一
バスマスクレベル、例えＬｔ’０の場合について説明す
ると、バスアビター５ＢＣＯに位置的に最も近いバスリ
クエスター５ＢＣＩが最初にバス使用許可信号ＢＧＯＯ
ＵＴ＝”Ｌ” （ロウレベル）をＢＣＯＩＮ１＝“Ｌ”
として受信し、自分はバス使用を要求しているか否かを
チェックして、バス使用を要求していなければＢＧＯＯ
Ｕ’ｒｌ＝”Ｌ”として２番目ノハスリクエスター５Ｂ
Ｃ２のＢＧＯＩＮ２ラインにＢＧＯＩＮ２＝＝＠Ｌ″と
して伝達する。もし、バス使用を要求していれば、ＢＧ
ＯＯＵＴＩ−”Ｈ”（ハイレベル）にしてバスマスク権
を獲得する。
このようなバスマスク獲４９ ？ｌＪｌ ｆｉｌのもと
に、ＲＡＭ（ランダム・アクセス・メモリ）装置とフロ
ッピーディスク装置との間で直接データ転送を非同期で
、言い換えれば、データ転送毎にメモリアクセス終了信
号を確認して次のデータ転送を行う場合に次のような問
題の生じることが本願発明者によって明らかにされた。
に、ＲＡＭ（ランダム・アクセス・メモリ）装置とフロ
ッピーディスク装置との間で直接データ転送を非同期で
、言い換えれば、データ転送毎にメモリアクセス終了信
号を確認して次のデータ転送を行う場合に次のような問
題の生じることが本願発明者によって明らかにされた。
すなわち、メモリ不良や、メモリ非実装部への転送等に
よって、上記アクセス終了信号が形成されないと、フロ
ッピーディスク制御装置がバス獲得を行つたままとなり
、他の装置がバスを使用できなってシステムのデッドロ
ックに陥ってしまうとう問題が生じる。
よって、上記アクセス終了信号が形成されないと、フロ
ッピーディスク制御装置がバス獲得を行つたままとなり
、他の装置がバスを使用できなってシステムのデッドロ
ックに陥ってしまうとう問題が生じる。
（発明の目的〕
この発明の目的は、非同期のもとてのデータ転送時にお
けるシステムのデッドロックの発生を防する機能を備え
た入出力制御装置を提供することにある。
けるシステムのデッドロックの発生を防する機能を備え
た入出力制御装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、タイマー回路を設けることによって、データ
転送に要する時間を監視し、これを越えるときバスマス
ク権を強制的に放棄させることによって、上記システム
のデフドロックの発生を防止するものである。
転送に要する時間を監視し、これを越えるときバスマス
ク権を強制的に放棄させることによって、上記システム
のデフドロックの発生を防止するものである。
第２図には、この発明をマイクロコンピュータシステム
におけるディスク制御装置に適用した場合の一実施例の
ブロック図が示されている。
におけるディスク制御装置に適用した場合の一実施例の
ブロック図が示されている。
この実施例では、バスアビター（バス制御装置）１と、
バスリクエスターとして、マイクロプロセッサ２、ＲＡ
Ｍ装Ｗ３及びフロッピーディスク制御装置４とが共通の
バスＢＵＳにより接続され、その制御線ＣＮが上記第１
図と同様なディジーチェイン構成とされ、そのバス獲得
に優先順位が設けられている。
バスリクエスターとして、マイクロプロセッサ２、ＲＡ
Ｍ装Ｗ３及びフロッピーディスク制御装置４とが共通の
バスＢＵＳにより接続され、その制御線ＣＮが上記第１
図と同様なディジーチェイン構成とされ、そのバス獲得
に優先順位が設けられている。
上記フロッピーディスク装置４は、フロッピーディスク
駆動回路５を制御することにより、フロッピーディスク
メモリに対するデータの書込み／読み出し制御を行う。
駆動回路５を制御することにより、フロッピーディスク
メモリに対するデータの書込み／読み出し制御を行う。
同図の各装置１〜４は、特に制限されないが、それぞれ
シングルボードによって構成される。
シングルボードによって構成される。
第３図は、上記フロッピーディスク制御装置４の要部一
実施例を示すブロック図である。
実施例を示すブロック図である。
フロッピーディスク制御装置４は、その情報処理のため
のマイクロプロセッサＣＰＵと、直接データアクセス制
御１１回路ＤＭＡＣと、タイマー回路ＰＴＭを含んでい
る。上記直接データアクセス制宿ｊ回路ＤＭＡＣには、
バス獲得制御回路を含んでいる。上記タイマー回路ＰＴ
Ｍは、特に制限されないが、日立製作所から販売されて
いる型名ｒＨＤ６８４０Ｊのようなプログラマブルタイ
マーのような半導体集積回路装置によって構成される。
のマイクロプロセッサＣＰＵと、直接データアクセス制
御１１回路ＤＭＡＣと、タイマー回路ＰＴＭを含んでい
る。上記直接データアクセス制宿ｊ回路ＤＭＡＣには、
バス獲得制御回路を含んでいる。上記タイマー回路ＰＴ
Ｍは、特に制限されないが、日立製作所から販売されて
いる型名ｒＨＤ６８４０Ｊのようなプログラマブルタイ
マーのような半導体集積回路装置によって構成される。
このタイマー回路ＰＴＭは、上記直接データアクセス制
御回路ＤＭＡＣのバス獲得制御回路により前述のように
バスマスク権を獲得した時に発生ずるバスビジー信号Ｂ
５５Ｙのロウレベルによりタイマー動作が起動され、デ
ータ転送動作終了時のバスビジー信号Ｂ５５Ｙのハイレ
ベルによりリセットされる。
御回路ＤＭＡＣのバス獲得制御回路により前述のように
バスマスク権を獲得した時に発生ずるバスビジー信号Ｂ
５５Ｙのロウレベルによりタイマー動作が起動され、デ
ータ転送動作終了時のバスビジー信号Ｂ５５Ｙのハイレ
ベルによりリセットされる。
この状態で、ＲＡＭ装置３とフロップ−ディスクメモリ
との間で、非同期のもとにデータ転送が行われる。すな
わち、直接メモリアクセス制御回路ＤＭＡＣを通してＲ
ＡＭ装置３とのデータ転送毎にメモリアクセス終了信号
を受けて、次のデータ転送を行うものである。一連のデ
ータ転送が終了すると、上記バス獲得制御回路によりバ
スビジー信号Ｂ５５Ｙがハイレベルとなるとともに、デ
ィジーチェインをもとの状態に戻すものである。
との間で、非同期のもとにデータ転送が行われる。すな
わち、直接メモリアクセス制御回路ＤＭＡＣを通してＲ
ＡＭ装置３とのデータ転送毎にメモリアクセス終了信号
を受けて、次のデータ転送を行うものである。一連のデ
ータ転送が終了すると、上記バス獲得制御回路によりバ
スビジー信号Ｂ５５Ｙがハイレベルとなるとともに、デ
ィジーチェインをもとの状態に戻すものである。
上記のように正常にデータ転送が終了した時には、上記
バスビジー信号Ｂ５５Ｙのハイレベルにより、タイマー
回路ＰＴＭのリセットが行われる。
バスビジー信号Ｂ５５Ｙのハイレベルにより、タイマー
回路ＰＴＭのリセットが行われる。
もし、ＲＡＭ装置３において、メモリ不良、メモリ非実
装部への転送等により、上記一連のデータ転送の途中で
メモリアクセス終了信号がフロッピーディスク制御装置
４に転送されない時、このフロッピーディスク制御装置
４は、次のデータ転送の準備をして待ったままとなる。
装部への転送等により、上記一連のデータ転送の途中で
メモリアクセス終了信号がフロッピーディスク制御装置
４に転送されない時、このフロッピーディスク制御装置
４は、次のデータ転送の準備をして待ったままとなる。
この状態が上記タイマー回路ＰＴＭの設定時間を越える
と、そのタイムアウト信号′ｒＯが形成される。このタ
イムアウト信号Ｔｏは、一方において上記マイクロプロ
セッサＣＰＵに割り込み（ＩＮＴ）をかけて、その動作
終了を行わせる。また、他方において直接メモリアクセ
ス制御回路ＤＭＡＣのバス獲得制御回路を制御して、上
記バスビジー信号Ｂ５５Ｙを強制的にハイレベルにする
。このバスビジー信号Ｂ５５Ｙがハイレベルになること
により、バスマスク権が放棄され、システムのデッドロ
ック状態が防止できるものである。
と、そのタイムアウト信号′ｒＯが形成される。このタ
イムアウト信号Ｔｏは、一方において上記マイクロプロ
セッサＣＰＵに割り込み（ＩＮＴ）をかけて、その動作
終了を行わせる。また、他方において直接メモリアクセ
ス制御回路ＤＭＡＣのバス獲得制御回路を制御して、上
記バスビジー信号Ｂ５５Ｙを強制的にハイレベルにする
。このバスビジー信号Ｂ５５Ｙがハイレベルになること
により、バスマスク権が放棄され、システムのデッドロ
ック状態が防止できるものである。
特に制限されないが、上記フロッピーディスク制御装置
４を初期状態に確実に復旧させるため、上記マイクロプ
ロセッサＣＰＵの割り込みは、そのマスクが不可能なノ
ンマスカブルインクラブドを用いることが望ましい。そ
して、上記マイクロプロセッサＣＰＵは、上記データ転
送に失慇したことを表示させるため、その旨を上記マイ
クロプロセッサ２に伝えることが便利である。
４を初期状態に確実に復旧させるため、上記マイクロプ
ロセッサＣＰＵの割り込みは、そのマスクが不可能なノ
ンマスカブルインクラブドを用いることが望ましい。そ
して、上記マイクロプロセッサＣＰＵは、上記データ転
送に失慇したことを表示させるため、その旨を上記マイ
クロプロセッサ２に伝えることが便利である。
また、上記データ転送において、データ転送に要する時
間が区々であるので、そのデータ転送プログラムにおい
て、そのデータ転送時間に見合った時間設定を上記タイ
マー回路ＰＴＭに対して行うものである。この実施例に
おいて、タイマー回路ＰＴＭとして上記のようなプログ
ラマブルタイマーヲ用いた理由は、ここにある。
間が区々であるので、そのデータ転送プログラムにおい
て、そのデータ転送時間に見合った時間設定を上記タイ
マー回路ＰＴＭに対して行うものである。この実施例に
おいて、タイマー回路ＰＴＭとして上記のようなプログ
ラマブルタイマーヲ用いた理由は、ここにある。
（１）データ転送が正常に行われているが否かをタイマ
ー回路により監視することによって、いつマチもフロッ
ピーディスク制御装置のような人出力制御装置がバス使
用を獲得し続けることによるシステムのデッドロックの
発生を防止することができるという効果が得られる。
ー回路により監視することによって、いつマチもフロッ
ピーディスク制御装置のような人出力制御装置がバス使
用を獲得し続けることによるシステムのデッドロックの
発生を防止することができるという効果が得られる。
（２）上記タイマー回路として、プログラマブルタイマ
ーを用いることによって、そのデータ転送に要する時間
に見合った時間設定を行うことができるから、バス獲得
制御を合理的に行うことができるという効果が得られる
。
ーを用いることによって、そのデータ転送に要する時間
に見合った時間設定を行うことができるから、バス獲得
制御を合理的に行うことができるという効果が得られる
。
（３）上記（２）により、ハードウェアの変更を伴うこ
となく、種々の１ｎ報処理に適応させることができると
いう効果が得られる。
となく、種々の１ｎ報処理に適応させることができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記バス獲
１８ ＋１１！Ｉ １３１１回路の具体的回路構成は、
上記同様の動作を実現するものであれば何であってもよ
い。また、タイマー回路は、時間設定が固定されたもの
であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記バス獲
１８ ＋１１！Ｉ １３１１回路の具体的回路構成は、
上記同様の動作を実現するものであれば何であってもよ
い。また、タイマー回路は、時間設定が固定されたもの
であってもよい。
以上の説明では主として本願発明者によってなされた発
明をそのＴＩ”７ｔとなった利用分野であるフロンピー
ディスク制御装置に適用した場合について説明したが、
これに限定されるものではなく、例えば、測定装置で形
成された測定データをＲＡＭ装置に非同期で転送する入
出力制御装置又は通信回線を用いて他のコンピュータシ
ステムとのデータ授受を行うための通信用人出力制御装
置等のような各種の入出力装置に広く適用できるもので
ある。
明をそのＴＩ”７ｔとなった利用分野であるフロンピー
ディスク制御装置に適用した場合について説明したが、
これに限定されるものではなく、例えば、測定装置で形
成された測定データをＲＡＭ装置に非同期で転送する入
出力制御装置又は通信回線を用いて他のコンピュータシ
ステムとのデータ授受を行うための通信用人出力制御装
置等のような各種の入出力装置に広く適用できるもので
ある。
第１図は、ディジーチェイン論理を説明するだめのブロ
ック図、 第２図は、この発明をマイクロコンピュータシステムに
適用した場合の一実施例を示すブロック図、 第３図は、この発明が適用されたフロッピーディスク制
御装置の要部一実施例を示すブロック図である。 ５ＢＣＯ・・バスアビター、５ＢＣＩ〜２・・バスリク
エスター、ｌ・・パスアビター、２・・マイクロプロセ
ッサ・３・・ＲＡＭ装置、４・・フロンビーディスク制
御装置、号・・フロンビーゲイスフ駆動装置、Ｐ’Ｉ’
Ｍ・・ターＣマー回路、ＭＰＵ・・マイクロプロセッサ
、ＤＭＡＣ・・直接メモリアクセス制御装置
ック図、 第２図は、この発明をマイクロコンピュータシステムに
適用した場合の一実施例を示すブロック図、 第３図は、この発明が適用されたフロッピーディスク制
御装置の要部一実施例を示すブロック図である。 ５ＢＣＯ・・バスアビター、５ＢＣＩ〜２・・バスリク
エスター、ｌ・・パスアビター、２・・マイクロプロセ
ッサ・３・・ＲＡＭ装置、４・・フロンビーディスク制
御装置、号・・フロンビーゲイスフ駆動装置、Ｐ’Ｉ’
Ｍ・・ターＣマー回路、ＭＰＵ・・マイクロプロセッサ
、ＤＭＡＣ・・直接メモリアクセス制御装置
Claims (1)
- 【特許請求の範囲】 １、ＲＡＭ装置と非同期のもとにデータ授受を行う直接
メモリアクセス制御回路と、上記ＲＡＭ装置に対するデ
ータ転送開始時に起動され、上記ＲＡＭ装置に対するデ
ータ転送終了時にリセットされるタイマー回路とを含み
、上記タイマー回路に設定されたタイムアウト信号によ
り強制的にバス獲１ワを放棄させるものとしたことを特
徴とする入出力制御装置。 ２、上記タイマー回路は、１個の半導体集積回路装置で
構成されたプログラマブルタイマー回路であることを特
徴とする特許請求の範囲第１項記載の入出力制御装置。 ３、上記入出力制御装置は、フロッピーディスク制御装
置であることを特徴とする特許請求の範囲第１又は第２
項の入出力制御装置。 ４、上記入出力制御装置は、１個のプリント基板に構成
されるものであることを特徴とする特許請求の範囲第１
、第２又は第３項記載の入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092264A JPS59218530A (ja) | 1983-05-27 | 1983-05-27 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58092264A JPS59218530A (ja) | 1983-05-27 | 1983-05-27 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59218530A true JPS59218530A (ja) | 1984-12-08 |
Family
ID=14049539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58092264A Pending JPS59218530A (ja) | 1983-05-27 | 1983-05-27 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218530A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197383A (ja) * | 1984-10-19 | 1986-05-15 | Dainippon Ink & Chem Inc | ネマチツク液晶組成物 |
| JPH01310460A (ja) * | 1988-06-08 | 1989-12-14 | Matsushita Electric Ind Co Ltd | Ｓｃｓｉバスモニタ装置 |
| JPH02282855A (ja) * | 1989-04-25 | 1990-11-20 | Pfu Ltd | Ｄｍａ転送制御方法 |
-
1983
- 1983-05-27 JP JP58092264A patent/JPS59218530A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197383A (ja) * | 1984-10-19 | 1986-05-15 | Dainippon Ink & Chem Inc | ネマチツク液晶組成物 |
| JPH0357952B2 (ja) * | 1984-10-19 | 1991-09-03 | Dainippon Ink & Chemicals | |
| JPH01310460A (ja) * | 1988-06-08 | 1989-12-14 | Matsushita Electric Ind Co Ltd | Ｓｃｓｉバスモニタ装置 |
| JPH02282855A (ja) * | 1989-04-25 | 1990-11-20 | Pfu Ltd | Ｄｍａ転送制御方法 |
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