JPH09218848A - バスインタフェースのデイジーチェーン方式 - Google Patents

Abstract

(57)【要約】 【課題】複数のモジュールがバスを共有する場合、デイ
ジーチェーン信号の伝播時間を最短化するバスインタフ
ェースのデイジーチェーン方式の提供。 【解決手段】各モジュール自身が、中央処理装置と論理
的な接続関係に有るかどうかを認識する接続判断手段
と、論理的な接続関係にある場合は、デイジーチェーン
伝播回路を有効とし、論理的接続関係に無い場合は、デ
イジーチェーン伝播回路を無効とするように切替える切
替手段を備えて、デイジーチェーン信号の伝播による遅
延を短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機システム等
における複数モジュールが共通バスに接続されるバス方
式に関し、特にデイジーチェーン信号の伝播回路をダイ
ナミックに有効／無効に切替える方式に関する。

【０００２】

【従来の技術】従来の計算機システムで用いられている
バスとして、ＩＥＥＥ１０１４に規定されているＶＭＥ
バスがある。このＶＭＥバスにおいては、図７に示すよ
うに、各モジュール１ｂ、１ｃ、１ｄは、バスを使うた
めにバス要求信号（Ｂas Ｒequest信号；「ＢＲ信号」
という）１１を出力し、これを受けたバス調停モジュー
ル（「バスアービタ」という）１ａは、バスの使用が可
能であれば、バス使用許可信号（Ｂas Ｇrant信号；
「ＢＧ信号」という）を出力するように構成されてい
る。

【０００３】また、このＢＧ信号はバックプレーン（不
図示）を介して各モジュールに対して、順番に伝播され
るというデイジーチェーン方式で接続されており、各モ
ジュールはモジュール自身がＢＲ信号を出していない状
態で、上流からＢＧ信号を受けた場合には、これを下流
に出力するように構成されている。すなわち、各モジュ
ールは各自のデイジーチェーン伝播回路３に前段から出
力されたバスグラントイン信号６を入力し、自分がＢＲ
信号を出力していない時にバスグラントアウト信号７を
後段のモジュールのデイジーチェーン伝播回路３に対し
て出力する。

【０００４】このデイジーチェーン接続方式において、
空きスロットを設ける場合やモジュールを外した場合に
おいてもデイジーチェーンの導通を維持するための対策
として、特開平５−１２１９３号公報や特開平２−１０
４５３号公報等に各種方式が提案されている。

【０００５】ところが、デイジーチェーンの各モジュー
ル内での伝播時間については特に規定が為されていず、
一般的には、図８に示すように、上流から入力したバス
グラントイン信号を内部のクロックを用いて２段階に分
けて同期化して信号を成生する方式が用いられている。

【０００６】これは、ＶＭＥバスが非同期バスであるが
ゆえに、バス要求信号とバスグラントイン信号とが同時
に変化するタイミングがあり、例えばバスグラントイン
信号の変化点で、バス要求信号のラッチを行おうとする
と、両者が同じタイミングで変化する場合において、こ
のような状態では、ラッチがうまく行かず、不安定な信
号状態になり、自身がバスグラントイン信号を受け取っ
てバスを使おうとしながら、下流に対してバスグラント
アウト信号を出してしまうという事態が起こり得ること
になり、図８（Ａ）に示す構成は、これを回避する同期
化回路である。図８（Ｂ）に示すように、例えばモジュ
ール１ｂ（図７参照）において、前段のモジュール（バ
スアービタモジュール）１ａから出力されたバスグラン
トイン信号６ｂを一段目のフリップフロップ（Ｄ型フリ
ップフロップ）２４にて内部のクロック信号１２の立ち
上がりエッジでラッチし、一段目のフリップフロップ２
４の出力１３は二段目のフリップフロップ２５にてクロ
ック信号１２の立ち上がりエッジでラッチされ、二段目
のフリップフロップ２５の出力１４をクロック入力とす
るフリップフロップ２６にてバス要求信号１１ｂの反転
値をラッチしてバスグラントアウト信号７ｂとして出力
する。すなわち、バス要求信号１１ｂがインアクティブ
の時、バスグラントアウト信号７ｂはアクティブとな
る。

【０００７】この結果、デイジーチェーン伝播回路３に
よる遅延として、各モジュールの回路及びクロック周波
数にもよるが、大体１００ｎｓ（ナノ秒）程度を要して
いる。

【０００８】

【発明が解決しようとする課題】そして、上記した従来
の方式においては、上流に実装されている各モジュール
のデイジーチェーン信号の伝播時間が無条件に加算され
るため、下流に実装されるモジュールにおいてバスの転
送性能の低下等の性能劣化を発生させるという問題点を
有する。

【０００９】本発明は、上記問題点に鑑みて為されたも
のであって、その目的は、各モジュールが備えるデイジ
ーチェーンの伝播回路を、必要最少限のモジュールに対
してのみ動作させ、必要無しと判断されるモジュールに
対しては、デイジーチェーンの伝播回路を無効化させ
て、デイジーチェーン信号の遅延を最短化し、バスの転
送効率を上げ性能向上を図る方式を提供することにあ
る。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のモジュールがバスを共有するバス
制御方式において、モジュール自信が中央処理装置と論
理的な接続関係に有るか否かを判断する接続判断手段を
備え、論理的な接続関係にある間は、バスのデイジーチ
ェーン伝播回路を有効とし、論理的な接続関係が無くな
った場合には前記バスのデイジーチェーン伝播回路をバ
イパスさせるための切替手段を、備えたことを特徴とす
るバスインタフェースのデイジーチェーン方式を提供す
る。

【００１１】本発明においては、前記接続判断手段は、
前記中央処理装置からの動作指示を受けてから、動作完
了時点で完了の旨を通知する迄を検出し、論理的な接続
関係にないと判断された場合に、デイジーチェーン信号
をバイパスさせるように前記切替手段を制御する。

【００１２】

【作用】本発明によれば、バスインタフェースのデイジ
ーチェーン信号を、中央処理装置との接続関係の有無に
より取り込むか又はバイパスさせるかを切替制御してい
る。このため、デイジーチェーン信号の無駄な伝播遅延
時間を抑えることができる。

【００１３】すなわち、本発明においては、中央処理装
置との論理的な接続状態の有無を接続判断手段が判断
し、論理的な接続関係にないモジュールはデイジーチェ
ーン信号をバイパスさせることにより、デイジーチェー
ン信号の伝播遅延時間の短縮が可能とされ、データ転送
性能の向上が図れる。

【００１４】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。

【００１５】図１は、本発明の第１の実施形態の構成を
示す図であり、ＶＭＥバスに接続されるモジュール１の
構成をブロック図にて示している。モジュール１は、例
えばシステムを構成する入出力制御カードであり、その
数はシステム規模により増減する。

【００１６】図１に示すように、モジュール１は、制御
回路２、デイジーチェーン伝播回路３、接続判断手段
４、切替手段５を備え、バックプレーン（不図示）と
は、バスグラントイン信号６、バスグラントアウト信号
７及びその他のＶＭＥバス制御信号を授受している。

【００１７】接続判断手段４は、モジュール１がＶＭＥ
バスを介してＣＰＵ（不図示）と接続関係にあるか否か
を制御回路２からの指示によって判断し、その結果を切
替手段５に対して出力する。制御回路２は、例えばＣＰ
Ｕからモジュール１に対する動作指示の命令が発行され
たことを認識した場合、接続判断手段４に対して命令受
信通知信号８を出力し、またモジュール１がＣＰＵから
のこの動作指示に対する所定の動作を行い、動作完了時
にその終了通知をＣＰＵに対して割り込みで報告した場
合、接続判断手段４に対して、割込発生通知信号９を出
力するように構成されている。

【００１８】切替手段５は、接続判断手段４からの切替
指示信号１０を受けて、上流から入力されたバスグラン
トイン信号６をデイジーチェーン伝播回路３に出力し、
デイジーチェーン伝播回路３から入力した信号をバスグ
ラントアウト信号７として出力するか、又は、上流から
のバスグラントイン信号６をそのままバスグラントアウ
ト信号７として下流に出力するか、を切替えるように構
成されている。

【００１９】図２は、図１の切替手段５の具体的な回路
構成の一例を示したものである。図２を参照して、切替
手段５は、第１、第２のトライステートドライバ２１、
２２、及びインバータ２３から構成されている。

【００２０】接続判断手段４からの切替指示信号１０が
ローレベルの場合、インバータ２３の出力はハイレベル
とされ、第１のトライステートドライバ２１はイネーブ
ルとされてバスグラントイン信号６がそのままバスグラ
ントアウト信号７として下流に出力されることになる。
その際、第２のトライステートドライバ２２は、その制
御入力端子に入力される切替指示信号１０がローレベル
であるためディスエーブル状態とされ、ゲートが閉ざさ
れハイインピーダンスとなる。

【００２１】一方、接続判断手段４からの切替指示信号
１０がハイレベルの場合、第２のトライステートドライ
バ２２がイネーブルとなりバスグラントイン信号６がデ
イジーチェーン伝播回路３に取込まれ、再び出力された
信号がバスグラントアウト信号７となって出力されるこ
とになる。この時、バスグラントアウト信号７が出力さ
れるとは限らず、もしモジュール１がバスを要求中であ
れば、バスグラントアウト信号７は無効状態を示すこと
になる。

【００２２】次に、本実施形態の動作について、図１
と、図３に示したタイミング図とを参照して詳細に説明
する。

【００２３】制御回路２は、モジュール１がＣＰＵから
の入出力動作指示を受けたことを認識すると、接続判断
手段４に対して命令受信通知８を出力する。接続判断手
段４は、この命令受信通知８を受け取ると、切替手段５
に対する切替指示信号１０をハイレベルとする。

【００２４】切替手段５は、切替指示信号１０がハイレ
ベルになったことにより、バスグラントイン信号６がデ
イジーチェーン伝播回路３に入力可能となる。そこでバ
ス要求信号とバスグラントイン信号６により所要のデー
タ転送が可能となる。

【００２５】次に、ＣＰＵからの入出力動作指示による
動作を完了すると、動作終了の旨をＣＰＵに対して一般
に割込みで通知するが、この割込み時に、制御回路２
は、接続判断手段４に対して割込発生通知信号９で通知
する。

【００２６】接続判断手段４はこの割込発生通知信号９
を受け取ると、切替手段５に対する切替指示信号１０を
ローレベルにする。切替手段５は、切替指示信号１０が
ローレベルとされたことにより、バスグラントイン信号
６を第１のトライステートドライバ２１を介してそのま
まバスグラントアウト信号７として下流に出力する。

【００２７】モジュールがＣＰＵと接続関係にない時
（割込発生時点以後であり切替指示信号１０はローレベ
ル）、バスグラントアウト信号７は、図３に示すよう
に、切替手段５における第１のトライステートドライバ
２１による遅延時間ｔ２だけ遅れることになるが、この
ｔ２は、上記従来の方式におけるデイジーチェーン伝播
回路３による遅延時間（図３において、モジュールがＣ
ＰＵと接続状態にある時の遅延時間ｔ１にて示す）に比
べれば、無視できるほどの短い時間である。

【００２８】図４は、本発明の第２の実施形態として、
図１の切替手段５の別の構成例を示した図である。図４
において、図２と同一の機能を有する要素には同一の参
照符号が付されている。

【００２９】前記第１の実施形態においては、切替手段
５は、上流からのバスグラントイン信号６を、自分自身
のモジュールのデイジーチェーン伝播回路３に出力する
か、又は下流に対してバスグラントアウト信号７として
出力するかを切替制御していたのに対し、本実施形態に
おいては、上流からのバスグラントイン信号６を、バス
グラントアウト信号７として出力するか、又は自分自身
のデイジーチェーン伝播回路３からの出力をバスグラン
トアウト信号７として出力するかを切替えている点が相
違している。

【００３０】すなわち、図４を参照して、接続判断手段
４からの切替指示信号１０がローレベルの場合、インバ
ータ２３の出力はハイレベルとされ、第１のトライステ
ートドライバ２１はイネーブルとされてバスグラントイ
ン信号６がそのままバスグラントアウト信号７として下
流に出力され、自分自身のデイジーチェーン伝播回路３
からの出力を入力とする第２のトライステートドライバ
２２は、その制御入力端子に入力される切替指示信号１
０がローレベルであるためディスエーブル状態とされ、
ゲートが閉ざされハイインピーダンスとなる。

【００３１】一方、接続判断手段４からの切替指示信号
１０がハイレベルの場合、第２のトライステートドライ
バ２２がイネーブル状態となり、自分自身のデイジーチ
ェーン伝播回路３からの出力がバスグラントアウト信号
７として出力され、第１のトライステートドライバ２１
はハイインピーダンス状態とされる。

【００３２】さらに、本発明の第２の実施形態の変形例
として、図５に示すような回路構成を以下に説明する。
本実施形態も、機能的には、図２又は図４の構成と同一
とされ、バスグラントイン信号６をそのままバスグラン
トアウト信号７として出力するか、自身のデイジーチェ
ーン伝播回路３からの出力をバスグラントアウト信号７
として出力するかを、切替指示信号１０を選択制御信号
として入力するセレクタ２４によって切替えるようにし
た構成とされている。

【００３３】図６（Ｂ）に、本発明の実施形態の作用効
果を従来の方式と比較してタイミング図にて示す。な
お、本発明の実施形態と従来の方式とはバスに同一個数
のモジュール１ａ〜１ｄが接続されているものとし、６
ａ〜６ｄはモジュール１ａ〜１ｄからそれぞれ出力され
るバスグラントアウト信号を示している。システム構成
によって、モジュールが多く接続された場合は、図６
（Ｂ）に示すように、従来の方式においては、モジュー
ルの数に比例して、デイジーチェーン伝播回路による遅
延時間が増大するのに対し（バス要求信号１１をアクテ
ィブとしてからバスグラントアウト信号６ｄを出力する
までの遅延時間はｔ３）、本発明の実施形態において
は、この遅延時間はｔ４（ｔ４<<ｔ３；ｔ４はｔ３に比
べて著しく小）とされている。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
デイジーチェーン信号の伝播回路による遅延時間を最少
限に短くできることが可能とされ、このため、各モジュ
ールにおけるデータ転送性能が向上し、システム全体の
性能を向上することができるという効果を有する。これ
は、本発明においては、ＣＰＵとの接続関係に無いモジ
ュールが一時的に存在した場合には、そのモジュールに
おけるデイジーチェーン伝播回路による遅延時間が短縮
化されることによる。

【００３５】特に、システム構成によってモジュールが
多く接続された場合は、上記従来の方式においてはモジ
ュールの数に比例して、デイジーチェーン伝播回路によ
る遅延時間が増大するのに対し、本発明によれば遅延時
間の増大は著しく抑止されている。

【図面の簡単な説明】

【図１】本発明のバスインタフェースのデイジーチェー
ン方式の一実施形態の構成を示すブロック図である。

【図２】図１の切替手段５の回路構成を示す図である。

【図３】本発明のバスインタフェースのデイジーチェー
ン方式の一実施形態の動作を説明するためのタイムチャ
ートである。

【図４】本発明の他の実施形態を示す回路構成を示す図
である。

【図５】本発明のさらに別の実施形態の回路構成を示す
図である。

【図６】本発明の実施形態の具体的な作用効果を説明す
るためのタイムチャートである。

【図７】従来のバスインタフェースのデイジーチェーン
方式を示すブロック図である。

【図８】従来の方式の回路構成を示す図である。

【符号の説明】

１，１ａ，１ｂ，１ｃ，１ｄ モジュール ２ 制御回路 ３，３ｂ，３ｃ，３ｄ デイジーチェーン伝播回路 ４ 接続判断手段 ５ 切替手段 ６，６ａ，６ｂ，６ｃ，６ｄ バスグラントイン信号 ７，７ｂ，７ｃ，７ｄ バスグラントアウト信号 ８ 命令受信通知信号 ９ 割込発生通知信号 １０ 切替指示信号 １１，１１ｂ，１１ｃ，１１ｄ バス要求信号 １２ クロック信号 １３ １段目同期化信号 １４ ２段目同期化信号 ２１ トライステートドライバ ２２ トライステートドライバ ２３ インバータ ２４ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のモジュールがバスを共有するバス制
   御方式において、 モジュール自信が中央処理装置と論理的な接続関係に有
   るか否かを判断する接続判断手段を備え、 論理的な接続関係にある間は、バスのデイジーチェーン
   伝播回路を有効とし、論理的な接続関係が無くなった場
   合には前記バスのデイジーチェーン伝播回路をバイパス
   させるための切替手段を、 備えたことを特徴とするバスインタフェースのデイジー
   チェーン方式。
2. 【請求項２】前記接続判断手段が、前記モジュールが前
   記中央処理装置からの動作指示を受けてから動作を完了
   した時点で動作完了の旨を前記中央処理装置に通知する
   迄を検出して論理的な接続関係の有無を判断し、論理的
   な接続関係が無いと判断した際に、前記切替手段が上流
   側から前記モジュールに入力されたデイジーチェーン信
   号をそのまま下流側に出力するように、前記切替手段に
   対して切替制御信号を出力することを特徴とする請求項
   １記載のバスインタフェースのデイジーチェーン方式。