JPH0844658A - 転送制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 装置間のデータ転送において、トランザクシ
ョン毎のオーバーヘッド量を最小限にしてバスのスルー
プットを改善する。 【構成】 この転送制御回路３００は、マスタ側のＤＭ
Ａ装置に設けられ、状態制御部１００からの信号MORQに
よってメモリ６に対する読出しの制御を開始する。出力
制御回路３３０中の複数のＦＥ行回路は、制御過程でメ
モリ６或いは非同期式バス１に対して制御信号MRSTB ，
MORDY を送出し、読出しに対する制御動作をそれぞれ行
うと共に各制御動作の終了に伴う応答信号をそれぞれ出
力する。出力制御回路３３０中のＳＣ回路は各ＦＥ回路
の出力の応答信号の状態をそれぞれ検出してＦＥ回路の
順序制御を行うと共に該順序制御の終了に伴う応答信号
をそれぞれ出力する。信号MRSTB ，MORDY によって、Ｄ
ＭＡ装置はメモリ６から能動的にデータ読出し、スレー
ブ側にデータを転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
等における２つの装置間のデータ転送に用いられるイン
ターフェース機構であり、中央演算処理装置（以下、Ｃ
ＰＵという）に代ってデータ転送のための入出力処理を
実行するダイレクトメモリアクセス（以下、ＤＭＡとい
う）装置を、改善するための転送制御回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特公平５−７７１０３号公報 文献２；特開平５−１９７６７７号公報 コンピュータシステムにおいては、システムの構成装置
間でデータ転送を実行するための通信路が必要である。
この通信路として一般に使用されるのがバスであり、バ
スには同期式のものと非同期式のものとがある。同期式
バスでは、バスの動作を順次定める回路が簡素化できる
という長所がある一方、クロック・スキューの問題やバ
ス上の全ての装置が同一のクロック周波数に基づいて動
作する必要がある等の短所を有している。例えば、上記
文献１には同期式バスで使用するインタフェース機構が
示されている。非同期式バスでは、クロック線を用いる
代わりにバス上の送り手と受け手の間にハンドシェーク
・プロトコルに従ったデータ通信を行う。一般に非同期
式バスでは、クロック・スキューの問題を回避できる長
所がある一方、送り手と受け手の同期化にかかるトラン
ザクション毎のオーバヘッドの問題が短所として存在す
る。しかしながら、非同期式バスは、技術の変化に対応
する柔軟性が同期式バスにくらべて優れているので、例
えば、バスの標準規格のひとつであるFuturebus+には、
非同期式バスが採用されている。上記文献２には、Futu
rebus+のためのインタフェースが記載されている。この
インタフェースには、非同期式バスとメモリとを接続す
る経路上に、複数段の記憶素子（ラッチ或いはフリップ
フロップ）をバス幅分だけ備え、非同期バス制御装置と
同期バス制御装置とを設けている。非同期バス制御装置
は、単純なメモリ・インタフェースに適合するメモリ制
御機能を有し、同期バス制御装置に、非同期バス制御装
置を１回の転送毎に同期化させて、転送を実行する。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
コンピュータ・システムでは、次のような課題があっ
た。同期式バスでデータ転送を行う場合、クロック・ス
キューの問題やバス上の全ての装置が同一のクロック周
波数に基づいて動作する必要がある等の短所があり、非
同期式バスでデータ転送を行う場合、送り手と受け手の
同期化にかかるトランザクション毎のオーバヘッドの問
題が短所としてある。本発明は、上記課題を解決し、ト
ランザクションごとのオーバヘッドが最小限であり、装
置間のデータ転送に使用されるバスのスループットを改
善することを目的とし、さらに、非同期式バスとメモリ
とを接続する経路上の素子数が最小限のものであり、複
雑なメモリ・インタフェースにも無駄なく柔軟に適合す
るメモリ制御機能と、ハンドシェーク・プロトコルを高
速かつ確実に実行するバス制御機能を備えた転送制御回
路を提供することを目的としている。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、記憶部に記憶されたデータを能動的
に読出して非同期バスを介して転送する転送制御回路に
おいて、次のような構成としている。即ち、前記記憶部
或いは非同期バスに対して制御信号を送出し前記読出し
に対する制御動作をそれぞれ行うと共に該各制御動作の
終了に伴う応答信号をそれぞれ出力する１つまたは複数
の機能実行回路と、該各制御動作の終了に伴う応答信号
の状態をそれぞれ検出し該機能実行回路を選択して該読
出しに対する制御動作の順序制御を行うと共に該順序制
御の終了に伴う応答信号をそれぞれ出力する複数の順序
制御回路とを有し、前記読出しに対して競争の条件を回
避したハザードフリーな非同期回路で構成した出力制御
回路を備えている。そして、前記機能実行回路の内の１
つ以上は、遅延要素を有し前記記憶部を参照するための
時間を保証した前記制御動作の終了に伴う応答信号を発
生する構成としている。また、前記複数の順序制御回路
は、所要時間の異なる独立した前記応答信号を待ち合わ
せる構成とし、該複数の順序制御回路の内の１つ以上は
前記時間を保証した前記制御動作の終了に伴う応答信号
の状態を検出する構成とし、該複数の順序制御回路は前
記機能実行回路の動作終了を検出した後、該機能実行回
路が発生する応答信号の状態に関わらず順序制御を進め
る構成としている。

【０００５】第２の発明は、非同期バスを介してデータ
を記憶部に能動的に書込む転送制御回路を次のように構
成している。即ち、前記記憶部或いは非同期バスに対し
て制御信号を送出し前記書込みに対する制御動作をそれ
ぞれ行うと共に該各制御動作の終了に伴う応答信号をそ
れぞれ出力する１つまたは複数の機能実行回路と、該各
制御動作の終了に伴う応答信号の状態をそれぞれ検出し
該機能実行回路を選択して該書込みに対する制御動作の
順序制御を行うと共に該順序制御の終了に伴う応答信号
をそれぞれ出力する複数の順序制御回路とを有し、前記
書込みに対して競争の条件を回避したハザードフリーな
非同期回路で構成した入力制御回路を備えている。そし
て、前記機能実行回路の内の１つ以上は、遅延要素を有
し前記記憶部を参照するための時間を保証した前記制御
動作の終了に伴う応答信号を発生する構成としている。
また、前記複数の順序制御回路は、所要時間の異なる独
立した前記各応答信号を待ち合わせる構成とし、該複数
の順序制御回路の内の１つ以上は前記時間を保証した前
記制御動作の終了に伴う応答信号の状態を検出する構成
とし、該複数の順序制御回路の内の１つ以上は前記機能
実行回路の動作終了を検出した後、該機能実行回路が発
生する応答信号の状態に関わらず順序制御を進める構成
としている。

【０００６】

【作用】第１の発明によれば、以上のように転送制御回
路を構成したので、データを能動的に読出して非同期バ
スを介して転送する制御を行う転送制御回路において、
出力制御回路における機能実行回路は、記憶部或いは非
同期バスに対して制御信号を送出し、その制御信号によ
って読出しに対する制御動作が行われる。機能実行回路
は制御信号を送出すると共に、各制御動作の終了に伴う
応答信号をそれぞれ出力する。順序制御回路は、各制御
動作の終了に伴う応答信号の状態をそれぞれ検出し、機
能実行回路を選択して読出しに対する制御動作の順序制
御を行うと共に、個々の順序制御の終了に伴う応答信号
をそれぞれ出力する。ここで、機能実行回路の内の１つ
以上は遅延要素を有し、記憶部を参照するための時間を
保証した制御動作の終了に伴う応答信号を発生し、複数
の順序制御回路は、所要時間の異なる独立した応答信号
を待ち合わせる。また、複数の順序制御回路の内の１つ
以上は時間を保証した制御動作の終了に伴う応答信号の
状態を検出して動作を確実なものにし、複数の順序制御
回路は前記機能実行回路の動作終了を検出した後、機能
実行回路が発生する応答信号の状態に関わらず順序制御
を進める。第２の発明によれば、非同期バスを介してデ
ータを記憶部に能動的に書込む制御を行う転送制御回路
において、機能実行回路が記憶部或いは非同期バスに対
して制御信号を送出し、書込みに対する制御動作をそれ
ぞれ行うと共に、各制御動作の終了に伴う応答信号をそ
れぞれ出力する。順序制御回路は、各制御動作の終了に
伴う応答信号の状態をそれぞれ検出し、機能実行回路を
選択して書込みに対する制御動作の順序制御を行うと共
に順序制御の終了に伴う応答信号をそれぞれ出力する。
ここで、機能実行回路の内の１つ以上は、遅延要素を有
し記憶部を参照するための時間を保証した制御動作の終
了に伴う応答信号を発生する。複数の順序制御回路は、
所要時間の異なる独立した各応答信号を待ち合わせる。
複数の順序制御回路の内の１つ以上は時間を保証した制
御動作の終了に伴う応答信号の状態を検出する。複数の
順序制御回路の内の１つ以上は機能実行回路の動作終了
を検出し、機能実行回路が発生する応答信号の状態に関
わらず順序制御を進める。従って、前記課題を解決でき
るのである。

【０００７】

【実施例】図２は、コンピュータシステムを示す図であ
る。このコンピュータシステムでは、非同期式バス１を
介して接続されたマスタ側の情報処理装置２とスレーブ
側の情報処理装置３を備えている。情報処理装置２はＣ
ＰＵ４を有し、このＣＰＵ４がＤＭＡ装置（ＤＭＡ）５
及び記憶部であるメモリ６に接続されている。ＤＭＡ装
置５及びメモリ６が、非同期式バス１に接続されてい
る。同様に、情報処理装置３はＣＰＵ７を有し、このＣ
ＰＵ７がＤＭＡ装置（ＤＭＡ）８及びメモリ９に接続さ
れている。ＤＭＡ装置８及びメモリ９が、非同期式バス
１に接続されている。ＤＭＡ装置５は、メモリ６と情報
処理装置３との転送を能動的に制御する機能を備えてい
る。図３は、図２中のＤＭＡ装置の概略を説明する図で
ある。図２におけるＤＭＡ装置５は本発明の転送制御回
路を応用可能なマスタ側の装置であり、状態制御部１０
０とアドレス制御部２００とデータ制御部３００とを備
えている。状態制御部１００の出力側はメモリ６に接続
され、アドレス制御部２００はメモリ６と非同期式バス
１に接続されている。データ制御部３００は、メモリ６
と非同期式バス１に接続されている。ＤＭＡ装置５は、
アイドル・フェーズとアドレス・フェーズとデータフェ
ーズの３つの状態があり、状態制御部１００がこれらの
状態の遷移を制御する機能を果たし、かつメモリ６に対
して読出し或いは書込みを示す方向制御信号を与える機
能を有している。アドレス制御部２００はアドレスの転
送に関わるハンドシェーク・プロトコルに従ってバス制
御信号の状態を順次定めて、非同期式バス１を介してア
ドレスを転送するものである。また、アドレス制御部２
００は、メモリ６に対する記憶位置を示す選択信号を送
出する機能を有している。データ制御部３００はデータ
転送に関わるハンドシェーク・プロトコルに従ってバス
制御信号の状態を順次定めてバス１に送出すると共に、
メモリ６の交流特性に合わせて、メモリ制御信号を順次
定めて非同期式バスを介してメモリ６のデータを転送す
る機能を有している。本発明の転送制御回路は、予め定
めた順序に基づいて転送に対する制御を行う機能を有し
ているので、状態制御部１００、アドレス制御部２００
或いはデータ制御部３００のいずれにも適用可能であ
る。

【０００８】第１の実施例 図１は、本発明の第１の実施例の転送制御回路を示す図
である。本実施例の転送制御回路は、図３のデータ制御
部３００を構成し、この転送制御回路は出力制御回路を
設けている。このデータ制御部３００はメモリ６からデ
ータを読出して非同期にバス１に直接出力する制御を行
うものであり、非同期式バス１に接続されたレシーバ３
１０とドライバ３２０とを有している。レシーバ３１０
とドライバ３２０の間に出力制御回路３３０が接続され
ている。出力制御回路３３０には、状態制御部１００か
ら出力開始要求信号MORQが与えられ、出力制御回路から
は状態制御部１００に対して出力終了応答信号MOAKを送
出する構成である。また、出力制御回路３３０は読出し
ストローブ信号MRSTB とデータ有効信号MORDY とを送出
する機能を有し、それらの信号MRSTB ，MORDY を入力す
るドライバ３２０は、信号MRSTB に対応するストローブ
信号STB を例えばＦＩＦＯ（First in First out) 型の
メモリ６に供給し、信号MORDY に対応するデータ転送許
諾信号DRDYを非同期式バス１を介して他の情報処理装置
３に供給する構成である。また、データ転送応答信号DA
CKが情報処理装置３から非同期式バス１を介してレシー
バ３１０に与えられると、レシーバ３１０は信号DACKに
対応するデータ出力応答信号MOACK を出力制御回路３３
０に与える構成である。図４は、図１の出力制御回路を
示す構成ブロック図である。

【０００９】出力制御回路３３０は、信号MORQを一方の
入力とする２入力のＡＮＤゲート３３１と、そのＡＮＤ
ゲート３３１の出力側に設けられた４段の順序制御回路
（以下、ＳＣ回路という）３３２〜３３５と、機能実行
をする２個の機能実行回路（以下、ＦＥ回路という）３
３６，３３７とを、有している。ＳＣ回路３３２には複
数の入力端子fki0，fki1，sqi ，ski と、出力端子sq
o，sko とが備えられ、入力端子sqi にはＡＮＤゲート
３３１の出力線Ｓ３３１が接続されている。ＳＣ回路３
３３には複数の入力端子fki ，sqi ，ski と、出力端子
sqo ，sko ，fqo とが備えられ、入力端子sqi にはＳＣ
回路３３２の出力端子sqo からの出力線Ｓ３３２ａが接
続されている。ＳＣ回路３３４には複数の入力端子fki
，sqi ，ski と、出力端子sqo ，sko ，fqo とが備え
られ、その入力端子sqi にはＳＣ回路３３３の出力端子
sqo からの出力線Ｓ３３３ａが接続されている。ＳＣ回
路３３５には複数の入力端子fki ，sqi ，ski0〜ski2
と、出力端子sqo ，sko とが備えられ、入力端子sqi に
はＳＣ回路３３４の出力端子sqo からの出力線Ｓ３３４
ａが接続されている。また、ＳＣ回路３３５の各入力端
子ski0〜ski2には、ＳＣ回路３３２〜３３４の出力端子
sko からの出力線Ｓ３３２ｂ〜Ｓ３３４ｂがそれぞれ接
続され、ＳＣ回路３３５の出力端子sqo からの出力線Ｓ
３３５ａはＡＮＤゲート３３１の他方の入力端子に接続
されている。ＳＣ回路３３２の入力端子ski には出力線
Ｓ３３３ｂが接続され、ＳＣ回路３３３の入力端子ski
には出力線Ｓ３３４ｂが接続されている。また、ＳＣ回
路Ｓ３３４の入力端子ski にはインバータ３３８を介し
て信号MORQが入力される接続である。ＦＥ回路３３６は
２個の入力端子fqi0，fqi1と３個の出力端子out ，fko
0，fko1とを備え、入力端子fqi0にはＡＮＤゲート３３
１の出力線Ｓ３３１が接続されている。ＦＥ回路３３６
の入力端子fqi1にはＳＣ回路３３４の出力端子fqo から
の出力線Ｓ３３４ｃが接続され、出力端子out から線Ｓ
３３６ａを介して信号MRSTB を送出する機能を有してい
る。また、ＦＥ回路３３６の出力端子fko0に接続された
出力線Ｓ３３６ｂは、ＳＣ回路３３２の入力端子fki0に
接続されると共に、インバータ３３９を介してＳＣ回路
３３３の入力端子fki に接続されている。ＦＥ回路３３
６の出力端子fko1に接続された出力線Ｓ３３６ｃは、イ
ンバータ３４０を介してＳＣ回路３３２の入力端子fki1
に接続されると共に、ＳＣ回路３３５の入力端子fki に
接続されている。

【００１０】ＦＥ回路３３７は入力端子in，fqi と出力
端子out ，fko を有し、入力端子inから信号MOACK を入
力すると共に出力端子out から信号MORDY を送出す機能
を有している。ＦＥ回路３３７における入力端子fqi に
はＳＣ回路３３３の出力端子fqo からの出力線Ｓ３３３
ｃが接続され、ＦＥ回路３３７の出力端子fko からの出
力線Ｓ３３７ｂは、ＳＣ回路３３４の入力端子fki に接
続されている。ＡＮＤゲート３３１と各インバータ３３
８〜３４０とＳＣ回路３３２〜３３５とは、ＦＥ回路３
３６及び３３７の備える機能を逐次的に実行するための
回路を構成する。図５は、図４中のＳＣ回路の構成を説
明する図である。ＳＣ回路としては、順序制御のための
開始要求がそれぞれ与えられる１つ以上の入力端子sqi
（または、sqi0，sqi1…）及び終了応答の与えられる１
つ以上の入力端子ski （または、ski0，ski1…）と、開
始要求を示す１つ以上の出力端子sqo （または、sqo0，
sqo1…）と、終了応答を示す１つ以上の出力端子sko
（または、sko0，sko1…）とを、備えるものである。ま
た、各ＳＣ回路には、制御する機能数つまりプロトコル
に応じて、終了応答が与えられる入力端子fki （または
fki0，fki1…）と開始要求を示す出力端子fqo （または
fqo0，fqo1…）を設けている。図４中の各ＳＣ回路３３
２〜３３４においては、機能制御のための終了応答が与
えられる入力端子fki （またはfki0，fki1）と開始要求
を示す出力端子fqo （またはfqo0，fqo1）の数が異なる
だけであるので、ここではＳＣ回路３３２を、例にとっ
て構成例を説明する。ＳＣ回路３３２は、ＡＮＤゲート
３３２−１とＮＯＲゲート３３２−２とラッチ３３２−
３を有している。ＡＮＤゲート３３２−１の入力側に
は、入力端子fki0，fki1，sqi が接続され、ＡＮＤゲー
ト３３２−１の出力側はＮＯＲゲート３３２−２の入力
側とラッチ３３２−３のセット端子Ｓに接続されてい
る。ラッチ３３２−３のリセット端子には入力端子ski
が接続され、ラッチの正相出力端子Ｑ及び逆相出力端子
Ｑ／は、出力端子sko とＮＯＲゲート３３２−２の入力
側にそれぞれ接続されている。ＮＯＲゲート３３２−２
の出力側が出力端子sqo に接続されている。

【００１１】ＳＣ回路３３５はＡＮＤゲート３３５−１
とＮＯＲゲート３３５−２を備えている。ＡＮＤゲート
３３５−１の入力側には入力端子fki，sqiが接続され、
ＡＮＤゲート３３５−１の出力側は、入力端子ski0，sk
i1，ski2と共にＮＯＲゲート３３５−２の入力側に接続
されている。また、ＡＮＤゲート３３５−１の出力側は
出力端子sko にも接続され、ＮＯＲゲート３３５−２の
出力側が出力端子sqoに接続されている。図６は、図４
中のＦＥ回路の構成を説明する図である。ＦＥ回路は、
機能実行のための開始要求が与えられる１つ以上の入力
端子fqi（またはfqi1，fqi1…）と、終了応答を示す１
つ以上の出力端子fko （またはfko0，fko1…）を備えて
いる。また、ＦＥ回路は実行する機能に応じた入力端子
in（またはin0 ，in1 …）と出力out （またはout0，ou
t1…）を設けている。図４中のＦＥ回路３３６は図６の
ように、ラッチ３３６−１と遅延要素３３６−２，３３
６−３とを備えている。ラッチ３３６−１のセット端子
Ｓが入力端子fqi0に、リセット端子Ｒが入力端子fqi1に
それぞれ接続され、出力端子Ｑが端子out に接続されて
いる。また、例えば、遅延線で構成された各遅延要素３
３６−２，３３６−３の入力側は入力端子fqi0，fqi1に
それぞれ接続され、出力側は出力端子fko0，fko1に接続
されている。ここで、各遅延要素３３６−２，３３６−
３は、遅延線でなくても他の要素の、例えば記憶素子を
用いた論理で構成してもよい。ＦＥ回路３３７では、入
力端子inが出力端子fko に直接接続され、入力端子fqi
が出力端子out に接続されている。図７は、図１の動作
を説明するタイムチャートであり、この図を参照しつつ
図１の転送制御回路の動作を説明する。出力制御回路３
３０に備えられた全てのラッチのＱ端子がネゲート、Ｑ
／端子がアサートの定常状態にあるものとする。また、
受動的にデータを受け、受動的にハンドシェークプロト
コルを実行するスレーブ側の他の情報処理装置３が、非
同期式バス１上に任意の構成で存在することを想定す
る。状態制御回路１００が「データ・フェーズの開始」
を要求するためアサート状態の信号MORQを出力制御回路
３３０のＡＮＤゲート３３１に供給する。一方、ＳＣ回
路３３５の出力端子sqo が、アサート状態であるので線
Ｓ３３１がアサート状態となり、ＳＣ回路３３２に対す
る順序制御の開始と、ＦＥ回路３３６に対する制御動作
の開始が要求されたことになる。

【００１２】線Ｓ３３１がアサート状態になると、ＦＥ
回路３３６は線Ｓ３３６ａをアサート状態にし、メモリ
６に対する読出しに対応した参照動作を開始する。ま
た、ＦＥ回路３３６は遅延要素３３６−２によって定ま
る時間の経過後に、線Ｓ３３６ｂをアサート状態にす
る。線Ｓ３３６ｂの状態遷移はメモリ６の参照に必要な
交流特性の１つであるアクセスタイムを保証するものと
なる。ＳＣ回路３３２は線Ｓ３３１がアサート状態とな
っても、線Ｓ３３６ｂのアサート状態と、線Ｓ３３６ｃ
のネゲート状態を共に検出するまで、次の動作の実行を
待ち合わせる。ＳＣ回路３３２は、線Ｓ３３１，Ｓ３３
６ｂ，Ｓ３３６ｃの各条件が揃うと、線Ｓ３３２ｂをア
サート状態として、順序制御の終了をＳＣ回路３３５へ
応答する。線Ｓ３３２ｂがアサート状態となると、ＳＣ
回路３３５の出力端子sqo の状態がネゲート状態とさ
れ、これにより線Ｓ３３１がネゲート状態となる。線Ｓ
３３１がネゲート状態となると、直ちにＳＣ回路３３２
は線Ｓ３３２ａをアサート状態にして、ＳＣ回路３３３
に対して次の順序制御の開始を要求する。また、線Ｓ３
３１がネゲート状態になると、ＦＥ回路３３６は定めた
時間経過後に、線Ｓ３３６ｂをネゲート状態にする。こ
の時点で、メモリ６の読出しに必要なアクセスタイムが
保証され、メモリ６から読み出されたデータが非同期式
バス１上で確定状態となる。ＳＣ回路３３３は線Ｓ３３
２ａがアサート状態になっても、線Ｓ３３６ｂのネゲー
ト状態を検出するまで、次の動作を待ち合わせる。この
条件が揃うとＳＣ回路３３３は線Ｓ３３３ｂをアサート
状態にし、順序制御の終了の応答する。線Ｓ３３３ｂが
アサート状態になることにより、ＳＣ回路３３２は定常
状態に戻ると共に、線Ｓ３３２ａ，Ｓ３３２ｂをネゲー
ト状態にする。

【００１３】ＳＣ回路３３３は線Ｓ３３２ａがネゲート
状態になると直ちに、線Ｓ３３３ａ，Ｓ３３３ｃをアサ
ート状態にする。これにより、ＳＣ回路３３４に対する
順序制御の開始と、ＦＥ回路３３７に対する機能実行の
開始が要求される。ＦＥ回路３３７は線Ｓ３３３ｃがア
サート状態となると、「出力データ有効」を表すために
出力端子out からの信号MORDY をアサート状態にする。
信号MORDY がアサート状態になると、図１におけるドラ
イバ３２０は「データ転送許諾」を示すために信号DRDY
を活性化する。これに基づき非同期バス上の装置３か
ら、「データ転送応答」を示す信号DACKが活性化されて
レシーバ３１０に与えられたとすると、レシーバ３１０
から、「データ出力応答」を表すための信号MOACK が活
性されてＦＥ回路３３７の入力端子inに入力される。Ｆ
Ｅ回路３３７は活性した信号MOACKを入力することによ
り、線Ｓ３３７ｂのレベルをアサート状態にする。ＳＣ
回路３３４は線Ｓ３３７ｂがアサート状態となることを
検出するまでは次の動作を待ち合わせ、条件が揃うと線
Ｓ３３４ｂをアサートとして順序制御の終了を応答す
る。線Ｓ３３４ｂの状態からＳＣ回路３３４の順序制御
の終了を検知したＳＣ回路３３３は定常状態に戻ると共
に、各線Ｓ３３３ａ，Ｓ３３３ｂ，Ｓ３３３ｃをネゲー
ト状態にする。線Ｓ３３３ａがネゲート状態になると、
ＳＣ回路３３４は直ちに線Ｓ３３４ａ，Ｓ３３４ｃをア
サート状態にする。これにより、ＳＣ回路３３５に対す
る順序制御の開始とＦＥ回路３３６に対する機能実行の
開始とが、要求される。線Ｓ３３４ｃがアサート状態に
なると、ＦＥ回路３３６は線Ｓ３３６ａをネゲート状態
にしてメモリ６に対する参照を終了する。この時点か
ら、非同期式バス１のデータ線が不定状態となる。ま
た、ＦＥ回路３３６は定めた時間経過後に線Ｓ３３６ｃ
をアサート状態とする。線Ｓ３３６ｃの状態の遷移はメ
モリ６の参照に必要な交流特性の１つであるリカバリ・
タイムを保証するめために用いられる。線Ｓ３３６ｃが
アサート状態に遷移した時点で、メモリ６の参照に必要
なリカバリ・タイムが保証されることになる。ＳＣ回路
３３５は線Ｓ３３４ａがアサートとなっても、線Ｓ３３
６ｃがアサート状態となるのを検出するまでは次の動作
を待ち合わせ、条件が揃うと、「データ・フェーズの終
了」を応答するために、信号MOAKをアサート状態とす
る。信号MOAKがアサート状態となると、状態制御回路１
００はＡＮＤゲート３３１の入力端子に対する信号MORQ
をネゲート状態にする。信号MORQがネゲート状態になる
ことにより、順序制御の終了が示されたＳＣ回路３３４
は定常状態に戻ると共に、線Ｓ３３４ａ，Ｓ３３４ｂ，
Ｓ３３４ｃをネゲート状態にする。線Ｓ３３４ａがネゲ
ート状態となることにより、ＳＣ回路３３５は直ちに定
常状態に戻り、出力端子sqo をアサート状態、出力端子
sko をネゲート状態にする。

【００１４】ここで、各ＳＣ回路３３２，３３３，３３
４の動作について、図５を参照しつつ、ＳＣ回路Ｓ３３
３を例にとって説明する。ＡＮＤゲート３３３−１の出
力は、入力端子sqi がアサート状態となっても、入力端
子fki がアサート状態となるまでネゲート状態のままで
ある。このとき、ＳＣ回路３３３は次の動作を待ち合わ
せている状態にある。入力端子fki がアサート状態とな
り、ＡＮＤゲート３３３−１の出力がアサート状態にな
ると、出力端子sko がアサート状態及びラッチのＱ／端
子の状態がネゲート状態になる。このとき、ＳＣ回路３
３３は順序制御の終了を応答している状態となる。この
状態で、入力端子ski がネゲート状態になると、ＡＮＤ
ゲート３３３−１の出力がネゲート状態になり、続いて
出力端子sqo とfqo がアサート状態となる。よって、Ｓ
Ｃ回路３３３はＳＣ回路３３４に対する順序制御の開始
と、ＦＥ回路３３７に対する機能実行の開始を供給する
ことになる。次に、ＳＣ回路３３５の動作を説明する。
ＳＣ回路３３５における出力端子sqo の状態は、ＳＣ回
路３３２が順序制御の終了を応答してから全てのＳＣ回
路３３２，３３３，３３４が定常状態に戻るまで、ネゲ
ート状態になる。一方、出力端子sko の状態は入力端子
sqi がアサート状態になっても、入力端子fki がアサー
ト状態となるまで、ネゲート状態のままである。このと
き、ＳＣ回路３３５は次の動作を待ち合わせている状態
にある。入力端子fki がアサート状態に変化すると、出
力端子sko がアサート状態になり、ＳＣ回路３３５は順
序制御の終了を応答している状態となる。ＦＥ回路３３
６における動作は次のようになる。入力端子fqi0がアサ
ート状態になると、出力端子out がアサート状態にな
る。このとき、ＦＥ回路３３６はメモリ６に対する機能
を実行を開始した状態にある。入力端子fqi0がアサート
状態になってから、遅延要素３３６−２により定まる時
間経過後に、出力端子fko0がアサート状態になる。入力
端子fqi0がネゲート状態になると、遅延要素３３６−２
によって定まる時間経過後に、出力端子fko0がネゲート
状態になる。

【００１５】入力端子fqi1がアサート状態になると出力
端子out がネゲート状態となる。このとき、ＦＥ回路３
３６はメモリ６に対する機能実行を終了した状態にあ
る。入力端子fqi1がアサート状態になってから、遅延要
素３３６−３によって定まる時間経過後に、出力端子fk
o1がアサート状態になる。入力端子fqi1がネゲート状態
になると、遅延要素３３６−３によって定まる時間経過
後に、出力端子fko1がネゲート状態になる。以上のよう
に、本実施例では、次のような利点を有している。 （１）ＤＭＡ装置５のデータ制御回路３００に、メモリ
６あるいは非同期式バス１に対して制御信号を送出する
ＦＥ回路３３６，３３７と順序制御を行うＳＣ回路３３
２〜３３５を非同期回路で構成しているので、ＦＥ回路
３３６，３３７における制御動作を定める過程におい
て、バスに対する制御信号を同期化する必要がない。そ
のため、メモリ６を参照するために他の回路に同調する
必要がなくなり、トランザクション毎のオーバヘッドが
最小となり、バスのスループットを改善できる。 （２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路３３６，３３７とＳＣ回路３３２〜３３５と
で出力制御回路を構成し、それらの応答信号に基づいて
制御動作を順次進めるので次のような利点が得られる。
即ち、競争の条件をつけるための信号遅延素子等を別段
設けなくともハザード発生を防止した非同期回路で構成
できるので、読出し速度を低下させる事なく確実にメモ
リ６に対するデータ読出しの制御を行うことができる。
また、個々の回路の動作速度が変化しても、各ＳＣ回路
３３２〜３３５は所要の動作を確実に実行するので、各
ＦＥ回路３３６，３３７の動作に変動が生じた場合に
も、誤動作が発生しない。さらに、各ＦＥ回路３３６，
３３７とＳＣ回路３３２〜３３５とは、応答信号を検出
して制御動作をする構成なので、いずれかの回路で障害
が発生しても、制御動作が停止されるので誤動作が波及
せず障害の検出が容易である。 （３）各ＳＣ回路３３２〜３３５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
っても、スレーブ側の装置３の動作速度あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。

【００１６】（４）各ＳＣ回路３３２〜３３５はＦＥ回
路３３６，３３７の動作終了を検出した後、ＦＥ回路３
３６，３３７の発生する応答信号の状態にかかわらず順
序制御動作を進めるので、高速な制御動作が可能とな
る。 （５）メモリ６を参照するためのセットアップ・タイム
とリカバリ・タイムを保証するための遅延要素３３６−
２，３３６−３を設け、ＳＣ回路３３２〜３３５は保証
の動作を待ち合わせる構成としているので、複雑なメモ
リ・インタフェースにも対応が可能となる。また、各遅
延要素３３６−２，３３６−３が定める遅延時間を変更
するだけで、様々なメモリの交流特性に対して無駄なく
適応できるデータ制御回路となる。第２の実施例 本実施例の転送制御回路は、図２におけるＤＭＡ装置５
中のデータ制御部３００中に出力制御回路の代わり入力
制御回路を設け、非同期式バス１からデータを能動的に
直接メモリ６に書込む制御を行うものである。図８は、
本発明の第２の実施例を示す転送制御回路の構成ブロッ
ク図である。データ制御部３００は、メモリ６に対して
非同期式バス１から直接データ書込む制御を行うもので
あり、第１実施例と同様にレシーバ３５０とドライバ３
６０とを有している。レシーバ３５０とドライバ３６０
の間に入力制御回路３７０が接続されている。入力制御
回路３７０には、状態制御部１００からデータフェーズ
開始要求信号MIRQが与えられ、入力制御回路からは状態
制御部１００に対してデータフェーズ終了応答信号MIAK
を送出する構成である。また、入力制御回路３７０は書
込みストローブ信号MWSTB とデータ入力許諾信号MIRDY
とを送出する機能を有し、それらの信号MWSTB ，MIRDY
を入力するドライバ３６０は、信号MWSTB に対応するス
トローブ信号STB をメモリ６に供給し、信号MIRDY に対
応するデータ転送許諾信号DRDYを非同期式バス１へ出力
する構成であり、また、データ転送応答信号DACKが情報
処理装置３から非同期式バス１を介してレシーバ３５０
に与えられると、レシーバ３５０は信号DACKに対応する
データ書込み応答信号MIACK を入力制御回路３７０に与
える構成である。図９は、図８中の入力制御回路を示す
構成ブロック図である。

【００１７】入力制御回路３７０は、信号MIRQを一方の
入力とする２入力のＡＮＤゲート３７１と、そのＡＮＤ
ゲート３７１の出力側に設けられた４段のＳＣ回路３７
２〜３７５と、２個のＦＥ回路３７６，３７７とを、有
している。ＳＣ回路３７２には複数の入力端子fki ，sq
i ，ski と、出力端子sqo ，sko ，fqo とが備えられ、
入力端子sqi にはＡＮＤゲート３７１の出力線Ｓ３７１
が接続されている。ＳＣ回路３７３には入力端子fki0，
fki1，sqi ，ski と、出力端子sqo ，sko とが備えら
れ、入力端子sqi にはＳＣ回路３７２の出力端子sqo か
らの出力線Ｓ３７２ａが接続されている。ＳＣ回路３７
４には入力端子fki0，fki1，sqi ，ski と、出力端子sq
o ，sko ，fqo とが備えられ、入力端子sqi にはＳＣ回
路３７３の出力端子sqo の出力線Ｓ３７３ａが接続され
ている。ＳＣ回路３７５には入力端子fki0，fki1，sqi
，ski0〜ski2と、出力端子sqo ，sko とが備えられ、
入力端子sqi にはＳＣ回路３７４の出力端子sqo の出力
線Ｓ３７４ａが接続されている。また、ＳＣ回路３７５
の各入力端子ski0〜ski2には、ＳＣ回路３７４，３７
３，３７２の出力端子sko からの出力線Ｓ３７４ｂ，Ｓ
３７３ｂ，Ｓ３７２ｂがそれぞれ接続され、ＳＣ回路３
７５の出力端子sqo からの出力線Ｓ３７５ａはＡＮＤゲ
ート３７１の他方の入力端子に接続されている。ＳＣ回
路３７２の入力端子ski には出力線Ｓ３７３ｂが接続さ
れ、ＳＣ回路３７３の入力端子ski には出力線Ｓ３７４
ｂが接続されている。また、ＳＣ回路Ｓ３７４の入力端
子ski にはインバータ３７８を介して信号MIRQが入力さ
れる接続である。ＦＥ回路３７６は３個の入力端子in，
fqi0，fqi1と３個の出力端子out ，fko0，fko1とを備
え、入力端子fqi0にはＡＮＤゲート３７１の出力線Ｓ３
７１が接続されて入力端子inには信号MIACKが入力され
る。ＦＥ回路３７６の入力端子fqi1にはＳＣ回路３７４
の出力端子fqo からの出力線Ｓ３７４ｃが接続され、出
力端子out から信号MIRDY を送出する。また、ＦＥ回路
３７６の出力端子fko0に接続された出力線Ｓ３７６ｂは
ＳＣ回路３７２の入力端子fki に接続されると共に、イ
ンバータ３７９を介してＳＣ回路３７５の入力端子fki1
に接続されている。ＦＥ回路３７６の出力端子fko1に接
続された出力線Ｓ３７６ｃはインバータ３８０を介して
ＳＣ回路３７４の入力端子fki1に接続されている。

【００１８】ＦＥ回路３７７は２個の入力端子fqi0，fq
i1と３個の出力端子out ，fko0，fko1を有し、入力端子
fqi0にはＳＣ回路の出力端子fqo からの出力線Ｓ３７２
ｃが接続され、入力端子fqi1にはＳＣ回路３７４の出力
線Ｓ３７４ｃが接続されている。また、ＦＥ回路３７７
の出力端子out から信号MWSTBを送出し、出力端子fko0
からの出力線Ｓ３７７ｂはＳＣ回路３７３の入力端子fk
i0に接続されると共にインバータ３８１を介してＳＣ回
路３７４の入力端子fki0に接続されている。また、ＦＥ
回路３７７の出力端子fko1の出力線Ｓ３７７ｃはインバ
ータ３８２を介してＳＣ回路３７３の入力端子fki1に接
続されるともに、ＳＣ回路３７５の入力端子fki0に接続
されている。図１０は、図９中のＳＣ回路とＦＥ回路の
構成を説明する図である。図９の入力制御回路は、実行
する機能の一部と順序が異なるだけで第１の実施例にお
ける出力制御回路と大きな差異はない。図９におけるＳ
Ｃ回路３７２は第１の実施例のＳＣ回路３３３と同様の
構成であり、ＳＣ回路３７３はＳＣ回路３３２と同様の
構成である。ＳＣ回路３７４も各ＳＣ回路３７２，３７
３と同様に、ＡＮＤゲート３７４−１とＮＯＲゲート３
７４−２とラッチ３７４−３を有し、ＡＮＤゲート３７
４−１の入力側には入力端子fki0，fki1，sqi,が接続さ
れている。ＡＮＤゲート３７４−１の出力側はＮＯＲゲ
ート３７４−２の入力側とラッチ３７４−３のセット端
子Ｓに接続されている。ラッチ３７４−３のリセット端
子Ｒには入力端子ski が接続され、ラッチの正相出力端
子Ｑ及び逆相出力端子Ｑ／は、出力端子sko とＮＯＲゲ
ート３７４−２の入力側にそれぞれ接続されている。Ｎ
ＯＲゲート３７４−２の出力側が出力端子sqo ，fqo に
接続されている。ＳＣ回路３７５はＡＮＤゲート３７５
−１とＮＯＲゲート３７５−２を備えている。ＡＮＤゲ
ート３７５−１の入力側には、入力端子fki0，fki1，sq
i が接続され、ＡＮＤゲート３７５−１の出力側は入力
端子ski0，ski1，ski2と共にＮＯＲゲート３７５−２の
入力側に接続されている。また、ＡＮＤゲート３７５−
１の出力側は出力端子sko にも接続され、ＮＯＲゲート
３７５−２の出力側が出力端子sqo に接続されている。

【００１９】ＦＥ回路３７７はＦＥ回路３３６と同様で
あるが、ＦＥ回路３７６はラッチ３７６−１と例えば遅
延線で構成された遅延要素３７６−２とを有している。
ラッチ３７６−１のセット端子Ｓには入力端子fqi0が接
続され、リセット端子Ｒには入力端子fqi1が接続されて
いる。ラッチ３７６−１の正相出力端子Ｑは出力端子ou
t およびfko0に接続されている。遅延要素３７６−２の
入力側は入力端子inが接続され、この遅延要素３７６−
２出力側は出力端子fko1に接続されている。図１１は図
９の動作を説明するタイムチャートであり、入力制御回
路３７０を備えたデータ制御回路の制御動作を示してい
る。入力制御回路３７０中に備えられた全てのラッチの
Ｑ端子がネゲート、Ｑ／端子がアサートの定常状態にあ
るものとし、受動的にデータを送出し受動的にハンドシ
ェーク・プロトコルを実行する他の情報処理装置３が、
非同期式バス１上に任意の構成で存在することを想定す
る。状態制御回路１００が、「データ・フェーズの開
始」を要求するために、信号MIRQを図１１のように、活
性化するものとする。図９の入力制御回路においては、
ＦＥ回路３７６の実行する機能の一部と順序が異なるだ
けで第１の実施例における出力制御回路と大きな差異は
ない。ＦＥ回路３７６では、線Ｓ３７１がアサート状態
になると、「データ入力許諾」を表すため線Ｓ３７６ａ
をアサート状態にする、即ち、信号MIRDY をアサート状
態にする。信号MIRDY がアサート状態になるとドライバ
３６０は「データ転送許諾」を表すために信号DRDYをア
サート状態にする。続いて、メモリ６に対する書込みの
ための参照の開始に制御が進む。順序制御の進行過程
で、信号DRDYがアサート状態となったことに基づき、装
置３から「データ転送応答」を表すために信号DACKがア
サート状態となる。信号DACKに対応して信号MIACK がア
サート状態となると、ＦＥ回路３７６は、遅延要素３７
６−２によって定まる時間経過後に、線Ｓ３７６ｃをア
サート状態にする。この線Ｓ３７６ｃの状態遷移はメモ
リ６に参照に必要な交流特性の１つであるセットアップ
・タイムを保証するために用いられる。線Ｓ３７６ｃが
アサート状態に遷移した時点で、メモリ６の参照に必要
なセットアップ・タイムが保証される。ＳＣ回路３７２
はＦＥ回路３７６からの応答を入力し、順序制御の終了
応答をＳＣ回路３７５に送出する。ＳＣ回路３７３は線
Ｓ３７３ｂ，Ｓ３７３ｃの状態を条件として待ち合せ、
順序制御の終了応答をＳＣ回路３７５に送出する。ＳＣ
回路３７４では、ＦＥ回路３７７からのパルス幅を保証
する応答とセットアップ・タイムを保証する応答とを待
ち合わせて、各次のメモリ参照の終了へと制御を進め
る。即ち、各ＳＣ回路３７２〜３７５は、第１の実施例
と同様に各部の応答の待ち合わせと順序制御とを行い、
図９の入力制御回路３７０はメモリ６に対する能動的な
データ書込みを制御する。

【００２０】以上のように、本実施例では、次のような
利点を有している。 （１）ＤＭＡ装置５のデータ制御回路３００に、メモリ
６あるいは非同期式バス１に対して制御信号を送出する
ＦＥ回路３７６，３７７と順序制御を行うＳＣ回路３７
２〜３７５を非同期回路で構成しているので、ＦＥ回路
３７６，３７７における制御動作を定める過程におい
て、バスに対する制御信号を同期化する必要がない。そ
のため、メモリ６を参照するために他の回路に同調する
必要がなくなり、トランザクション毎のオーバヘッドが
最小となり、バスのスループットを改善できる。 （２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路３７６，３７７とＳＣ回路３７２〜３７５と
で、入力制御回路を構成し、それらの応答信号に基づい
て制御動作を順次進めるので、次のような利点が得られ
る。即ち、競争の条件をつけるための信号遅延素子等を
別段設けなくともハザード発生を防止した非同期回路で
構成できるので、書込み速度を低下させる事なく確実に
メモリ６に対するデータ書込み制御を行うことができ
る。また、個々の回路の動作速度が変化しても、各ＳＣ
回路３７２〜３７５は、所要の動作を確実に実行するの
で、各ＦＥ回路３７６，３７７の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、各ＦＥ回路３７
６，３７７とＳＣ回路３７２〜３７５とは、応答信号を
検出して制御動作をする構成なので、いずれかの回路で
障害が発生しても、制御動作が停止されるので誤動作が
波及せず障害の検出が容易である。 （３）各ＳＣ回路３７２〜３７５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
ってもスレーブ側の装置３の動作速度、あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。 （４）各ＳＣ回路３７２〜３７５はＦＥ回路３７６，３
７７の動作終了を検出した後、ＦＥ回路３７６，３７７
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。 （５）メモリ６を参照するためのパルス幅とセットアッ
プ・タイムとリカバリ・タイムを保証するための遅延要
素を設け、ＳＣ回路３７２〜３７５は保証の動作を待ち
合わせる構成としているので、複雑なメモリ・インタフ
ェースにも対応が可能となる。また、各遅延要素が定め
る遅延時間を変更するだけで、様々なメモリの交流特性
に対して無駄なく適応できるデータ制御回路となる。

【００２１】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 第１，第２の実施例では、データ制御部３００
に対応する実施例であるが、メモリ６をアドレスを格納
したレジスタとすれば、アドレス制御部２００に対応す
る転送制御回路とすることもできる。また、アドレス制
御部とデータ制御部を適宜組み合わせ、アドレスとデー
タの制御を連続して実行する転送制御回路とすることも
可能であり、状態制御機能を含むＤＭＡ装置全体に、利
用を広げることができる。 （ii） 第１，第２の実施例における入力制御回路及び
出力制御回路の構成は、ハンドシェーク・プロトコルに
応じて変更することができ、ハンドシェーク・プロトコ
ルをFuturebus+とすることもできるし、他のプロトコル
を用いるシステムに応用することもできる。 （iii) 第１，第２の実施例では、メモリ６，９をＦＩ
ＦＯ型のメモリとしているが、種々のメモリでも対応が
可能であり、例えばＲＡＭ、レジスタファイル等が考え
られ、入力制御回路及び出力制御回路の構成をそれぞれ
のハンドシェーク・プロトコルに対応して構成すれば、
上記実施例と同様の効果を得ることができる。

【００２２】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、記憶部から能動的に読出して非同期バスに出
力する制御を行う転送制御回路において、下記の効果を
得ることができる。 （ａ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路と順序制御を行うＳＣ回路を非同期回路
で構成しているので、各ＦＥ回路における制御動作を定
める過程において、非同期に対する制御信号を同期化す
る必要がない。そのため、記憶部を参照するために他の
回路に同調する必要がなくなり、トランザクション毎の
オーバヘッドが最小となり、転送におけるスループット
を改善できる。 （ｂ）ＦＥ回路とＳＣ回路とで、出力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、読出し
速度を低下させる事なく確実に出力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＦＥ回路とＳＣ回路とは、応答信号を検出して制御
動作をする構成なので、いずれかの回路で障害が発生し
ても、制御動作が停止されるので誤動作が波及せず障害
の検出が容易となる。 （ｃ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｄ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。 （ｅ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、動作時間の保証ができ、複雑なインタ
フェースにも対応が可能となる。このことにより、様々
な記憶部の交流特性に対して無駄なく適応できる転送制
御回路を構成できるようになる。第２の発明によれば、
非同期バスを介して能動的に記憶部に対する書込みの制
御を行う転送制御回路において、下記の効果を得ること
ができる。

【００２３】（ｆ）記憶部あるいは非同期バスに対して
制御信号を送出するＦＥ回路と順序制御を行うＳＣ回路
を非同期回路で構成しているので、各ＦＥ回路における
制御動作を定める過程において、非同期に対する制御信
号を同期化する必要がない。そのため、記憶部を参照す
るために他の回路に同調する必要がなくなり、トランザ
クション毎のオーバヘッドが最小となり、転送における
スループットを改善できる。 （ｇ）ＦＥ回路とＳＣ回路とで、入力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、書込み
速度を低下させる事なく確実に入力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＦＥ回路とＳＣ回路とは応答信号を検出して制御動
作をする構成なので、いずれかの回路で障害が発生して
も、制御動作が停止されるので誤動作が波及せず障害の
検出が容易である。 （ｈ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｉ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず順序制御動作を進めるので、高速な制御動作が可能と
なる。 （ｊ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、複雑なインタフェースにも対応が可能
となる。このことにより、様々な記憶部の交流特性に対
して無駄なく適応できる転送制御回路を構成できるよう
になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の転送制御回路を示す図
である。

【図２】コンピュータシステムを示す図である。

【図３】図２のＤＭＡ装置の概略を説明する図である。

【図４】図１中の出力制御回路を示す構成ブロック図で
ある。

【図５】図４中のＳＣ回路の構成を説明する図である。

【図６】図４中のＦＥ回路の構成を説明する図である。

【図７】図１の動作を説明するタイムチャートである。

【図８】本発明の第２の実施例を示す転送制御回路の構
成ブロック図である。

【図９】図８中の入力制御回路を示す構成ブロック図で
ある。

【図１０】図９中のＳＣ回路とＦＥ回路の構成を説明す
る図である。

【図１１】図９の動作を説明するタイムチャートであ
る。

【符号の説明】

３３０ 出力制御回路 ３３２〜３３５，３７２〜３７５ ＳＣ回路 ３３６，３３７，３７６，３７７ ＦＥ回路 ３３６−２，３３６−３，３７６−２ 遅延要素 ３７０ 入力制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記憶部に記憶されたデータを能動的に読
   出して非同期バスを介して転送する転送制御回路におい
   て、 前記記憶部或いは非同期バスに対して制御信号を送出し
   前記読出しに対する制御動作をそれぞれ行うと共に該各
   制御動作の終了に伴う応答信号をそれぞれ出力する１つ
   または複数の機能実行回路と、該各制御動作の終了に伴
   う応答信号の状態をそれぞれ検出し該機能実行回路を選
   択して該読出しに対する制御動作の順序制御を行うと共
   に該順序制御の終了に伴う応答信号をそれぞれ出力する
   複数の順序制御回路とを有し、前記読出しに対して競争
   の条件を回避したハザードフリーな非同期回路で構成し
   た出力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
   記記憶部を参照するための時間を保証した前記制御動作
   の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
   前記応答信号を待ち合わせる構成とし、該複数の順序制
   御回路の内の１つ以上は前記時間を保証した前記制御動
   作の終了に伴う応答信号の状態を検出する構成とし、該
   複数の順序制御回路の内の１つ以上は前記機能実行回路
   の動作終了を検出した後、該機能実行回路が発生する応
   答信号の状態に関わらず順序制御を進める構成とした、 ことを特徴とする転送制御回路。
2. 【請求項２】 非同期バスを介してデータを記憶部に能
   動的に書込む転送制御回路において、 前記記憶部或いは非同期バスに対して制御信号を送出し
   前記書込みに対する制御動作をそれぞれ行うと共に該各
   制御動作の終了に伴う応答信号をそれぞれ出力する１つ
   または複数の機能実行回路と、該各制御動作の終了に伴
   う応答信号の状態をそれぞれ検出し該機能実行回路を選
   択して該書込みに対する制御動作の順序制御を行うと共
   に該順序制御の終了に伴う応答信号をそれぞれ出力する
   複数の順序制御回路とを有し、前記書込みに対して競争
   の条件を回避したハザードフリーな非同期回路で構成し
   た入力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
   記記憶部を参照するための時間を保証した前記制御動作
   の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
   前記各応答信号を待ち合わせる構成とし、該複数の順序
   制御回路の内の１つ以上は前記時間を保証した前記制御
   動作の終了に伴う応答信号の状態を検出する構成とし、
   該複数の順序制御回路の内の１つ以上は前記機能実行回
   路の動作終了を検出した後、該機能実行回路が発生する
   応答信号の状態に関わらず順序制御を進める構成とし
   た、 ことを特徴とする転送制御回路。