JPH10149335A - Ｐｃｉインタフェース同期化回路 - Google Patents

Ｐｃｉインタフェース同期化回路

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JPH10149335A
JPH10149335A JP9276265A JP27626597A JPH10149335A JP H10149335 A JPH10149335 A JP H10149335A JP 9276265 A JP9276265 A JP 9276265A JP 27626597 A JP27626597 A JP 27626597A JP H10149335 A JPH10149335 A JP H10149335A
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bus
clock
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チャン ケビン
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Abstract

(57)【要約】 （修正有） 【課題】 準安定性になることなく、制御信号を同期化
させ、デバイスの安定動作を可能とするＰＣＩインタフ
ェース同期化回路を提供する。 【解決手段】 ＰＣＩバス周波数で動作するＰＣＩコア
２２０と高周波数クロック領域へのインタフェースを提
供するＰＣＩ−ＦＢＵＳグルーロジック２３０を含む。
前記グルーロジック２３０は、ＰＣＩバス２１０で往来
するアドレスおよびデータのためのＦＢＵＳマスタアド
レスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライト
ＦＩＦＯバッファ２３６と、ＰＣＩコア２２０で往来す
る制御信号のための同期化回路２５０を含む。この同期
化回路２５０は少なくとも２個がＪＫフリップフロップ
である３個のフリップフロップを含む。バス周波数とは
独立的なクロック周波数を使用するデバイス間のクロッ
ク同期化により発生される準安定性を抑制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、独立クロック周波
数を使用するデバイス間のインタフェースに関するもの
で、特にインタフェース内でＰＣＩバスに同期化するた
めのＰＣＩインタフェース同期化回路に関する。
【０００２】
【従来の技術】複数バスでコンピュータを相互接続する
情報処理装置におけるバスの同期化を行う技術思想に関
しては、たとえば、特開平６−３４８６４７号公報（以
下、第１公報と称す）、特開昭６２−２４２２６９号公
報（以下、第２公報と称す）などにより開示されてい
る。このうち、第１公報の場合には、中央演算処理装置
にシステムバスを接続し、このシステムバスをホストブ
リッジにより周辺バスに接続し、システムバスと周辺バ
スとの間で送信されるデータをホストブリッジに含まれ
るバッファで一時的に記憶するとともに、このデータが
非連続データか否かに基づいて、バッファとの間で送信
されるデータの速度をホストブリッジに含まれる論理ネ
ットワークで最適化するようにしたものである。
【０００３】また、第２公報の場合には、複数台の計算
機を多段または環状に接続した計算機システムの各計算
機に同期パターンを保持するレジスタと同期パターンを
次段に伝えるときに切り換える切り換え回路を設けてい
る。そして、同期パターンの同期をとる場合に、各計算
機で各切り換え回路をあらかじめ一定の組み合わせに設
定しておき、同期パターンをレジスタに設定した後に、
次段より返送されてくる同期結果がレジスタに保持され
ている同期パターンと一致したことを計算機内の一致回
路で検出すると、複合計算機システム全体あるいは同期
結果が伝播している複数の計算機で同期がとれたことを
認識するようにしたものである。
【０００４】ところで、コンピュータシステムは一般的
に、規格化された周波数で動作するＰＣＩバスのような
バスを使用し、このようなバスに接続されるデバイスは
バスクロック信号に同期化される信号を伝送および受信
する。バス伝送を処理するための一つの方法は、バスに
同期されるクロック信号によってデバイスを動作させる
ことであって、これはデバイスの動作周波数がバス周波
数またはこのバス周波数の整数倍となるようにしてい
る。
【０００５】一方、デバイス素子の一部が、バス周波数
の倍数でない周波数でより良好に動作する場合、デバイ
ス内に別のクロック領域を形成すれば良い。この場合、
１番目のクロック領域はバスで接続し、このバスのクロ
ックと同期化する。また、２番目のクロック領域は他の
デバイス素子に要求される周波数で動作する。
【０００６】
【発明が解決しようとする課題】しかしながら、１番目
のクロック領域の信号は他のクロック領域が正常な２進
電圧を要求するときに遷移状態である場合があり、この
ようなクロック領域間での同期化の欠損は準安定性(met
astability) の問題を発生させる要因となるという課題
があった。
【０００７】本発明はこのような従来の技術の課題を解
決するためになされたもので、その目的は準安定性を発
生させない状態で、バス周波数とは独立的な周波数でデ
バイスを動作させ得るＰＣＩインタフェース同期化回路
を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係るＰＣＩバスインタフェース同期化回
路は、バス周波数で動作するクロック領域と、バスクロ
ック信号とはまったく独立するクロック信号によって動
作するクロック領域とを含む。ＦＩＦＯバッファはデー
タおよびアドレス信号と同様な情報のために２個のクロ
ック領域間で使用される。同期化回路はそれらクロック
領域間で通過される制御信号を同期化する。
【０００９】ＰＣＩバスに接続されるデバイスは３３Ｍ
Ｈｚバス周波数より大きい任意の選択周波数のクロック
信号を使用するが、バス周波数で動作するＰＣＩコアを
有する。データならびにアドレスはＦＩＦＯバッファを
通してＰＣＩコアと高周波数領域間を通過する。ＰＣＩ
コアロジックと高周波数領域間の同期化回路は準安定性
の問題を発生させないように制御信号を同期化する。Ｐ
ＣＩコアから高周波数クロック領域への伝送のための同
期化回路は、高周波数クロックに接続されるクロック入
力と、第２フリップフロップの入力端に接続される第１
フリップフロップの出力端を有する一組のフリップフロ
ップを使用して形成される。ロジックゲートは高周波数
クロック信号に同期を合わせた信号を２個のフリップフ
ロップの出力信号から発生させる。
【００１０】また、本発明は、高周波数クロック領域か
ら低周波数クロック領域に至る制御信号のための同期化
回路において３個フリップフロップを備え、その中で少
なくとも２個はエッジトリガード(edge triggered)ＪＫ
フリップフロップである。第１および第２ＪＫフリップ
フロップは高周波数クロックに接続されるクロック端を
有する。制御信号は第１ＪＫフリップフロップの第１入
力端に印加され、前記第２ＪＫフリップフロップからの
出力信号は第１ＪＫフリップフロップの第２入力端に印
加される。第１ＪＫフリップフロップの出力信号は通常
Ｄフリップフロップの第３フリップフロップに接続され
る出力端を有するロジックゲートに印加されるが、Ｄフ
リップフロップは低周波数クロックに結合されるクロッ
ク端を有する。第３フリップフロップからの出力信号は
低周波数クロック信号に同期化し、ロジックゲートの入
力および第２ＪＫフリップフロップの第２入力に印加さ
れる。第２ＪＫフリップフロップの入力端は定電圧に接
続されて第２フリップフロップからの出力信号が１クロ
ック周期の間のみにセット状態を維持するようにする。
【００１１】その動作について説明すると、第１フリッ
プフロップは高周波数クロック信号の１クロック周期だ
けの入力信号のエッジを遷移させる。第１フリップフロ
ップの出力信号は第３フリップフロップへの入力信号を
変更させるロジックゲートに印加される。変更の後、第
３フリップフロップは低周波数クロック信号に同期化さ
れるエッジを有する出力信号を発生する。第３フリップ
フロップの出力信号内の変更は、ロジックゲートが第３
フリップフロップに印加される入力信号を変更させて、
第３入力信号からの出力信号が低周波数クロック信号の
１クロック周期の間その状態を維持するようにする。第
３フリップフロップの出力信号はまた、第３フリップフ
ロップの出力信号が現れる前に、第１ＪＫフリップフロ
ップをリセットするための１クロック周期のパルスを発
生させる第２ＪＫフリップフロップに入力される。
【００１２】
【発明の実施の形態】以下、添付図面を参照して、本発
明の好ましい実施の形態を説明する。同一部分には同一
符号を使用する。図２は、本発明の一実施の形態による
ホストバスインタフェース１５６を使用するマルチメデ
ィア信号処理部(Multimedia Signal Processor:MSP) １
００のブロック図を示している。マルチメディア信号処
理部１００は一般用制御処理部１１０とベクトル共同処
理部１２０を含む集積化された複合処理部である。制御
処理部１１０およびベクトル共同処理部１２０は別個の
プログラムスレッド（threads)を実行し、特定作業をよ
り効果的に実行するために構造的に異なっている。
【００１３】すなわち、制御処理部１１０は「Advance
RISC Machines Ltd 」から入手できる、文書番号ARM DD
I 0010G の「ARM7DM Data Sheet 」に記載されるＡＲＭ
７構造物および命令語セットを使用し、ベクトル共同処
理部１２０は米国特許出願第０８／６９９，５９７号に
記載された命令語セットを使用する。また、制御処理部
１１０は両側の制御処理部１１０およびベクトル共同処
理部１２０のためのルーチンを除外した処理を実施して
いる間システムを動作させて、多数の反復的計算を必要
としない一般的な処理を遂行し、かつベクトル共同処理
部１２０の初期化、開始および停止を制御する。ベクト
ル共同処理部１２０はマルチメディアプロセシングで多
く見られる大きいデータブロックに対する反復的な動作
を含む数字クランチング（crunching)を遂行する。
【００１４】さらに、制御処理部１１０およびベクトル
共同処理部１２０はそれぞれ、直接的なライン１１２、
１１４、１１６か、またはそれら制御処理部１１０、ベ
クトル共同処理部１２０が共有する拡張レジスタ１１８
により情報を伝達し、制御処理部１１０のためのデータ
および命令語キャッシュ１６２、データキャッシュ１６
４と、ベクトル共同処理部１２０のための命令語キャッ
シュ１６６およびデータキャッシュ／スクラッチパッド
１６８とを含むキャッシュサブシステム１３０を通して
他のチップ上の素子に接続される。このキャッシュサブ
システム１３０はまた、ＲＯＭキャッシュ１７０および
制御回路１８０を含む。
【００１５】キャッシュサブシステム１３０は、制御処
理部１１０およびベクトル共同処理部１２０を２個のバ
ス１４０、１５０に接続し、制御処理部１１０、ベクト
ル共同処理部１２０、およびバス１４０、１５０に接続
されるデバイスのためのスイッチングポイントとして動
作する。米国特許出願第０８／６９９，１０２号には、
スイッチング部としてのキャッシュサブシステム動作を
追加で記述する。以下にＩＯ（入／出力）ＢＵＳ１４０
のバス１４０はシステムタイマ１４２、ＵＲＡＴ(Unive
rsal Asynchronous Receiver Transceiver：一般の非同
期送受信器) １４４、ビットストリーム処理部１４６お
よび割り込み制御部１４８のような低速のデバイスに接
続される。本発明の具体的実施の形態で前記バス１４０
は４０ＭＨｚで動作する。
【００１６】また、以下にＦＢＵＳ１５０のように言及
されるバス１５０はバス１４０よりは高速周波数で動作
し、デバイスインタフェース１５２、ＤＭＡ(Direct Me
moryAccess)制御部１５４、ホストバスインタフェース
１５６およびメモリ制御部１５８のような高速のデバイ
スに接続される。本発明の具体的な実施の形態におい
て、バス１５０は８０ＭＨｚで動作する。メモリ制御部
１５８とデバイスインタフェース１５２は外部メモリ、
各種のanalog-digital（アナログ−ディジタル）および
digital-analog（ディジタル−アナログ）変換器のため
のインタフェースを提供する。ＤＭＡ制御部１５４はデ
バイスインタフェース１５０に接続されるデバイスと外
部メモリ間のＤＭＡ動作を制御する。ホストバスインタ
フェース１５６はホストコンピュータ（図示せず）にイ
ンタフェースを提供し、このホストコンピュータにより
制御される周波数で動作するホストバスとバス１５０の
間で情報を伝達する。
【００１７】図１は、本発明の具体的な一実施の形態に
よるブロック図を示したものであって、ホストバスイン
タフェース１５６はＰＣＩ(Peripheral Connetion Inte
rchange)バス２１０に接続される。ＰＣＩコア２２０は
ＰＣＩバス規格に基づきインタフェースを実行するＰＣ
Ｉバス２１０に接続されるが、このＰＣＩバス規格は改
訂２．１であり、ＰＣＩバス２１０からのクロック信号
PCICLKによって動作する。特に、ＰＣＩコア２２０は、
マルチメディア信号処理部（ＭＳＰ）１００へのＰＣＩ
バス２１０上の信号を認識するためのバスアドレスディ
コーディング、ＰＣＩバス２１０上でマルチメディア信
号処理部１００がスレーブ状態でのデータ読み出しなら
びに記録、およびマルチメディア信号処理部１００がＰ
ＣＩバス２１０のためのバスマスタ状態でのデータ読み
出しならびに記録を含む機能を行う。
【００１８】ＰＣＩバス２１０に対する標準信号には入
力バスクロック信号PCICLK；入力リセット信号ＲＳＴ
＃；アドレス並びにデータ信号ＡＤ［３１：０］；制御
およびバイトイネーブル信号Ｃ＿ＢＥ０＃〜Ｃ＿ＢＥ３
＃；パリティビットＰＡＲ；サイクルフレーム信号ＦＲ
ＡＭＥ＃；初期化準備信号ＲＩＤＹ＃；目標準備信号Ｔ
ＲＤＹ＃；停止変換信号ＳＴＯＰ＃；ロック変換信号Ｌ
ＯＣＫ＃；初期化デバイス選択入力信号ＩＤＳＥＬ；デ
バイス選択信号ＤＥＶＳＥＬ；バス要求信号ＲＥＱ＃；
バス許可信号ＧＮＴ＃；パリティエラー信号ＰＥＲＲ
＃；システムエラー信号ＳＥＲＲ＃；およびインタラプ
トＡ信号ＩＮＴＡ＃を含む。ここで、＃が最後に付記さ
れる信号名は、アクティブロー（low)を意味する。
【００１９】ＰＣＩコア２２０のようなＰＣＩインタフ
ェース回路は先行技術でよく知られているが、たとえ
ば、Ｉｎｃ．Mindshare,Inc の「ＰＣＩシステム構造」
第３版、Addison-Wseley Publisying Co. （１９９５）
に記述され、ここでは参考的にその全体が含まれる。本
発明の具体的な実施の形態において、ＰＣＩコア２２０
は、Sand Micro社からライセンスされた回路である。Ｐ
ＣＩコア２２０はＰＣＩバス２１０上の信号を分析して
適切な応答を出力する。ＰＣＩバス２１０を経由するデ
ータ伝送が指示されるとき、ＰＣＩコア２２０は伝送の
ために要求されるデータ値およびアドレスを得るため、
または記録するためにＦＢＵＳマスクアドレスＦＩＦＯ
バッファ２３１〜ＦＢＵＳスレーブライトＦＩＦＯバッ
ファ２３６の中で選択された場所にアクセスする。ＰＣ
Ｉコア２２０はまた、データ伝送の形態を指示するため
に同期化回路２５０を経由するＦＢＵＳ制御部２６０と
情報伝達を行う。
【００２０】ＦＢＵＳ制御部２６０はＦＢＵＳマスクア
ドレスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライ
トＦＩＦＯバッファ２３６に、またはＦＢＵＳマスクア
ドレスＦＩＦＯバッファ２３１〜ＦＢＵＳスレーブライ
トＦＩＦＯバッファ２３６からデータおよびアドレスの
伝送のためにバス１５０へのアクセスを行う。たとえ
ば、マルチメディア信号処理部１００に接続されている
ローカルメモリに記録するため、ＦＢＵＳ制御部２６０
はＦＢＵＳマスタライトＦＩＦＯバッファ２３２ないし
ＦＢＵＳスレーブリードデータＦＩＦＯバッファ２３３
から目標アドレスFaddrOUTを用いてバス１５０にデータ
値FaddrOUTを記録し、メモリ制御部１５８はローカルメ
モリへの伝送を完了する。同様に、制御処理部１１０が
ＰＣＩバス２１０上の任意のデバイスにインタラプト
（割込み）を行うかまたは、ＰＣＩバス２１０を経由し
たデータ伝送を初期化させる場合、制御処理部１１０は
ホストバスインタフェース１５６内のＦＢＵＳ制御部２
６０にアクセスし、ＦＢＵＳ制御部２６０は同期化回路
２５０を通してＰＣＩコア２２０に信号を送り、前記の
要求された動作を開始する。
【００２１】図３は同期化回路３００の回路図を示した
もので、この回路はｃｌｋ＿３３信号に同期化されるｓ
ｉｇ＿３３信号からｃｌｋ＿８０クロック信号に同期化
されるｓｉｇ＿８０信号を発生する。詳細な一実施の形
態で、ｃｌｋ＿３３およびｃｌｋ＿８０の信号はそれぞ
れ３３ＭＨｚ及び８０ＭＨｚのクロック信号であり、ｓ
ｉｇ＿３３およびｓｉｇ＿８０の信号はそれぞれＰＣＩ
コア２２０からの出力信号およびＦＢＵＳ制御部２６０
に印加される入力信号である。ｓｉｇ＿３３信号はｃｌ
ｋ＿８０信号の上昇エッジによりトリガーされるエッジ
トリガード第１Ｄフリップフロップ３１０のデータ入力
端に印加される。第１Ｄフリップフロップ３１０からの
出力信号はまたｃｌｋ＿８０の上昇エッジによりトリガ
ーされるエッジトリガード第２Ｄフリップフロップ３２
０のデータ入力端に反転されて印加される。ＮＡＮＤゲ
ート３３０は第１および第２Ｄフリップフロップ３１
０、３２０の反転されたＱ１＃およびＱ２＃出力信号か
ら出力ｓｉｇ＿８０を発生する。
【００２２】図４は、同期化回路３００の動作を示すタ
イミングチャートである。ｃｌｋ＿３３およびｃｌｋ＿
８０クロック信号はそれぞれＰＣＩコア２２０およびＦ
ＢＵＳ制御部２６０のためのものであり、具体的な実施
の形態ではそれぞれ３３ＭＨｚおよび８０ＭＨｚの周波
数である。アクティブローリセット信号ｒｓｔＮは初期
に同期化回路３００をセットし、Ｑ１＃およびＱ２＃信
号がそれぞれローおよびハイになって出力信号ｓｉｇ＿
８０がハイになる。時間４１０でｓｉｇ＿３３信号はｃ
ｌｋ＿３３の上昇エッジに同期化し、ローで表れる。制
御信号は３３ＭＨｚバスクロックの１クロック周期間に
ローで表れる。時間４２０でｓｉｇ＿３３信号がまだロ
ーの間のｃｌｋ＿８０におけるクロック信号の上昇エッ
ジは、第１Ｄフリップフロップ３１０をトリガーし、Ｑ
１＃信号をハイに上昇させる。ｃｌｋ＿３３クロック信
号の１周期の間（すなわち、ｓｉｇ＿３３信号がローに
なる間）ｃｌｋ＿８０クロック信号の少なくとも一つの
上昇エッジが常に発生する。その理由は、ｃｌｋ＿８０
クロック信号はｃｌｋ＿３３に比してさらに高い周波数
で動作するためである。
【００２３】時間４２０の直後に両側Ｑ１＃信号とＱ２
＃信号はハイになって、ＮＡＮＤゲート３１０がｃｌｋ
＿８０に同期化してｓｉｇ＿８０信号をローで表示され
るようにする。ｓｉｇ＿８０信号は時間４３０までロー
を維持するが、このとき、ｃｌｋ＿８０クロック信号の
次の上昇エッジはハイ状態のＱ１＃信号に応答してＱ２
＃出力信号をローにさせるフリップフロップをトリガー
する。Ｑ１＃信号およびＱ２＃信号は時間４４０までそ
れぞれハイおよびローに維持するが、これはｓｉｇ＿３
３信号がハイに戻った後にｃｌｋ＿８０の１番目の上昇
エッジに該当する。時間４４０でＱ１＃信号はローに遷
移されるが、ＮＡＮＤゲート３３０からの出力はハイを
維持する。
【００２４】時間４５０で（ｃｌｋ＿８０クロック信号
の次の上昇エッジ）、Ｑ２＃信号はハイに戻って同期化
回路３００を初期状態に戻し、ｓｉｇ＿３３信号内の他
のパルスのために準備する。低周波数クロック領域から
高周波数クロック領域まで信号を送るための同期化回路
の他の実施の形態は、接続された２個のフリップフロッ
プからの反転されない出力信号に接続されるＯＲゲート
を使用する。
【００２５】図５は、同期化回路５００を示したもの
で、ｃｌｋ＿８０に同期化されるｓｉｇ＿８０信号から
ｃｌｋ＿３３クロック信号に同期化されるｓｉｇ＿３３
信号を発生する。同期化回路５００は上昇エッジトリガ
ード第１ＪＫフリップフロップ５１０を含むが、ｓｉｇ
＿８０信号の反転値をＪ端（すなわち、トリガードセッ
ト）に印加させる。ｃｌｋ＿８０クロック信号はクロッ
ク端に印加され、他の上昇エッジトリガード第２ＪＫフ
リップフロップ５２０からの内部信号ｈｓｈｋはＫ端
（すなわち、トリガードリセット）に印加される。ｃｌ
ｋ＿８０クロック信号の上昇エッジで第１ＪＫフリップ
フロップ５１０からの出力信号ｉｎｔ＿ｓｉｇはｉｎｔ
＿ｓｉｇ、ｓｉｇ＿８０およびｈｓｈｋ信号の状態によ
りハイまたはローになる。
【００２６】エッジトリガードＪＫフリップフロップに
関して主旨のとおり、第１ＪＫフリップフロップ５１０
からの出力信号ｉｎｔ＿ｓｉｇがハイの場合、たとえば
Ｋ端上のｈｓｈｋ信号がクロック端にあるｃｌｋ＿８０
信号の上昇エッジでハイになると、前記の出力信号はロ
ーにリセットされる。第１ＪＫフリップフロップ５１０
からの出力信号ｉｎｔ＿ｓｉｇがローの場合、たとえ
ば、Ｊ端上の反転されたｓｉｇ＿８０信号がクロック端
にあるｃｌｋ＿８０信号の上昇エッジでハイになると、
この出力信号はハイにセットされる。そうでなければ、
この出力信号はＪ端およびＫ端上の信号とは関係なく一
定である。
【００２７】ｈｓｈｋ信号を発生する第２ＪＫフリップ
フロップ５２０は、ｃｌｋ＿８０クロック信号を受ける
ように接続されるクロック端、ｓｉｇ＿３３信号の反転
値を受けるように接続されるＪ端および、供給電圧ソー
ス（Ｖｄｄ）に接続されるＫ端を有する。ｓｉｇ＿３３
信号がローにあるとき、発生されるｃｌｋ＿８０クロッ
ク信号の上昇エッジで第２ＪＫフリップフロップ５２０
はｈｓｈｋ信号をハイで表す。ｈｓｈｋ信号はただ１周
期の間ハイを維持するが、その理由はＫ端がハイに維持
されてｈｓｈｋ信号がハイである間、第２ＪＫフリップ
フロップ５２０はｃｌｋ＿８０クロック信号内の上昇エ
ッジに応答し、ｈｓｈｋ信号をローにリセットするため
である。
【００２８】第１ＪＫフリップフロップ５１０からのｉ
ｎｔ＿ｓｉｇ信号はＮＡＮＤゲート５４０の入力端に印
加され、ＮＡＮＤゲート５４０の出力端はＤフリップフ
ロップ５３０のデータ端に接続される。Ｄフリップフロ
ップ５３０からのｓｉｇ＿３３信号は第２ＪＫフリップ
フロップ５２０のＪ端に印加される前に反転される。
【００２９】図６は、同期化回路５００の動作を示して
いるタイミング図である。初期に同期化回路５００はｓ
ｉｇ＿３３信号がハイで、ｉｎｔ＿ｓｉｇおよびｈｓｈ
ｋ信号はローの状態である。時間６１０でｃｌｋ＿８０
クロック信号の上昇エッジに同期化してｓｉｇ＿８０信
号はローを表し、１クロック周期の間（すなわち、時間
６２０まで）ローを維持する。ｃｌｋ＿８０クロック信
号の上昇エッジは、時間６１０でｉｎｔ＿ｓｉｇ信号を
ハイにセットする第１ＪＫフリップフロップ５１０をト
リガーするが、その理由は反転されたｓｉｇ＿８０信号
はハイ（すなわち、ｓｉｇ＿８０信号はロー）であるか
らである。
【００３０】ｓｉｇ＿３３信号がハイになると同時にハ
イとなるｉｎｔ＿ｓｉｇ信号はＮＡＮＤゲート５４０か
らの出力信号をローにし、ｓｉｇ＿３３信号がクロック
信号ｓｉｇ＿３３の次の上昇エッジ（たとえば、時間６
３０）でローに遷移されるようにする。ＮＡＮＤゲート
５４０は時間６３０でＤフリップフロップ５３０のデー
タ入力に印加される信号をローにし、時間６５０で（す
なわち、ｃｌｋ＿３３信号の次の上昇エッジ）Ｄフリッ
プフロップ５３０は、ｓｉｇ＿３３信号をさらにハイに
上昇させる。
【００３１】時間６５０以前の時間６４０でｓｉｇ＿３
３信号は、ハイレベルが第２ＪＫフリップフロップ５２
０のＪ端に印加されるように反転される。また、第２Ｊ
Ｋフリップフロップ５２０はｈｓｈｋ信号をハイにセッ
トし、時間６５０で第１および第２ＪＫフリップフロッ
プ５１０、５２０が、ｉｎｔ＿ｓｉｇ信号およびｈｓｈ
ｋ信号をそれぞれ初期状態であるローにリセットする。
図６の例で、ｃｌｋ＿８０およびｃｌｋ＿３３信号の上
昇エッジは時間６５０でほぼ同時に発生する。さらに、
一般的にｈｓｈｋおよびｉｎｔ＿ｓｉｇ信号は、ｃｌｋ
＿８０信号に同期化して初期状態に戻り、ｓｉｇ＿３３
信号はｃｌｋ＿３３信号に同期化してハイに行く。
【００３２】本発明を特定の望ましい実施の形態に関連
して図示して説明したが、本発明がそれに限定されるも
のではない。特に、上述した説明の大部がＰＣＩバスに
接続される信号処理部に関連するが、本発明の他の実施
の形態はＰＣＩバスへの接続のためのバスデバイスに限
定されない。記述された回路はまた他の周波数で作動す
るバスの間で一般的に適用されることもある。その上、
開始された特定の実施の形態は、上昇エッジでトリガー
されるデバイスと若干の入力および出力信号の反転を適
用する。本発明の他の実施の形態には、下降エッジトリ
ガーと上述した信号反転の挿入器ないし除去器を含む。
したがって、上記の特許請求の範囲により備えられる本
発明の精神や分野を離脱しない限度内で、本発明が多様
に改造および変化されることができることは、当業界で
通常の知識を有する者は容易に分かることができる。
【００３３】
【発明の効果】本発明は、ＰＣＩコアロジックと高周波
数領域間の同期化回路により、準安定性問題を発生させ
ないように制御信号を同期化させることにより、またバ
ス周波数とは独立的な周波数でデバイスを安定的に動作
させ得るという効果がある。
【００３４】［付録Ａ］この付録は、本発明の実施の形
態による同期化回路の特性を規定するverilogcodeに関
して説明している。Module FC 33 80は、33 MHz ク
ロック信号clk 33に同期化されるsig 33号から80 MHz
クロック信号clk 80に同期化されるsig 80信号を
発生する。Module FC 80 33は、80 MHz クロック信
号clK 80に同期化されるsig 80信号から33MHz クロッ
ク信号clk 33に同期化されるsig 33信号を発生させ
る。
【００３５】 module FC 33 80(rstN,clk 33,clk 80,sig 33,sig 80); input clk 33; input clk 80; input sig 33; input rstN; output sig 80; reg sig 33 wrt 80; reg sync sig 33 to 80; wire sig 80=(sync sig 33 to 80:sig 33 wrt 80); // 初期に、前記sig 33は‘sync sig 3 to 8
0’を使用して80Mhzに同期化する。
【００３６】// この信号に根拠としてsig 33 wrt
0 と呼ばれる単独ハルスが発生される。
【００３７】// 以降、前記２信号に基づいて、単独ハ
ルスsig 80が発生される。
【００３８】 //sig 33 wrt 80MHz は80MHz で作動する信号であ
るが、前記sig 33信号に//したがう。
【００３９】 always @(posedge clk 80 or negedge rstN) begin if(!rstN) sig 33 wrt 80<=1'b0; else begin if(sync sig 3 to 80==1'b0 & sig 33 wrt 0==1'b0) sig 33 wrt 80<=1'b1; else if(sync sig 33 to 80==1'b1 & sig 33 wrt 80==1'bl) sig 33 wrt 80<=1'b0; end end endmodule module FC 33 80(rstN,clk 33,clk 80,sig 33,sig 80); input rstN; input clk 80; input clk 33; input sig 80; output sig 33; reg sig 33; reg int sig; reg hshk; always @(posedge clk 80 or negedge rstN) begin if(!retN) int sig<=1'b0; else begin if(hshk==1'b1 & int sig==1'b1) int sig <= 1'b0; else if(sig 80==1'b0) int sig <= 1'b1; end end always @(posedge clk 33 or negedge rstN) begin if(!rstN) sig 33 <= 1'b1; else begin if(ing sig==1'b1 & sig 33==1'b1) sig 33 <= 1'b0; else if(sig 33==1'b0) sig 33 <= 1'b1; end end always @(posedge clk 80 or negedge rstN) begin if(!rstN) hshk <= 1'b0; else begin if(hshk==1'b0 & sig 33==1'b0) hshk <= 1'b1; else if(hshk==1'b1) hshk <= 1'b0; end end endmodule ［付録Ｂ］この付録は、ＰＣＩバス規格改訂版２．１に
したがうホストバスインタフェース１５６の実施例を説
明している。ホストバスインタフェース１５６は、２個
の主要部、ＰＣＩコア２２０とＰＣＩ−ＦＢＵＳグルー
ロジック２３０を有する。ＰＣＩインタフェース１５６
はまた、仮想フレームバッファ（ＶＢＦ）ロジックとＦ
ＢＵＳ１５０を通して制御処理部１１０とのインタフェ
ースに使用されるレジスタを有している。ＰＣＩコア２
２０は、ＰＣＩバス２１０に接続され、３３ＭＨｚのＰ
ＣＩバス周波数で動作する外部ＰＣＩデバイスと主にイ
ンタフェースされる。ＰＣＩ−ＦＢＵＳグルーロジック
２３０は、ＰＣＩコア２２０および８０ＭＨｚで動作す
るＦＢＵＳ１５０に接続される。
【００４０】ＰＣＩバス２１０とＦＢＵＳ１５０間の情
報伝達のために、アドレスとデータは２３１から２３６
までのＦＩＦＯバッファ内の両側に（すなわち、ＰＣＩ
コア２２０およびＦＢＵＳ１５０から）貯蔵される。同
期化回路２５０は、ＰＣＩ信号をＦＢＵＳクロックおよ
びＶｉｓａ Ｖｅｒｓａと共に同期化する。ＦＢＵＳ１
５０のアクセスの大部は、６４ビットデータ広さのＦＢ
ＵＳ１５０を通し、ローカルＳＤＲＡＭに向いており、
ＦＢＵＳ制御部２６０は、ＦＢＵＳマスタやスレーブデ
バイスになることができる。
【００４１】ホストバスインタフェース１５６は、ＰＣ
Ｉ２．１規格に完全に一致するが、インタラプトおよび
マルチメディア信号処理部１００のソフトウェアリセッ
トのための付加的なレジスタを含む。制御処理部１１０
により実行されるソフトウェアは、ＭＳＰ制御レジスタ
のＭＳＰ（ｂｉｔ＜３＞）からのＰＣＩホストインタラ
プト要請をセットさせることにより、前記ホストＣＰＵ
をインタラプトすることができる。これによりＰＣＩコ
ア２２０ロジックがＰＣＩバス２１０上のインタラプト
信号ＩＮＴＡ＃を表すことによって、ホストＣＰＵをイ
ンタラプトする。ホストＣＰＵはその後、ＭＳＰ制御レ
ジスタ内のＰＣＩホストインタラプトアクノロジ（ｂｉ
ｔ＜４＞）を通してインタラプトに確認応答し、インタ
ラプト信号が非活性状態に行くようにする。
【００４２】ホストバスインタフェース１５６はまた、
ホストＣＰＵからインタラプトを受け入れられるが、こ
れは根本的に制御処理部１１０へのインタラプトであ
る。ＰＣＩ規格は、或るインタラプト出力ピンを支援し
ないので、ＭＳＰ制御レジスタ内の“ホストから要求さ
れるＭＳＰインタラプト”（ｂｉｔ＜２＞）がこのよう
な機能を提供する。前記ホストＣＰＵは、このビットを
セットし、処理部１１０へのインタラプトを指示するこ
とができる。制御処理部１１０は、一応ホストインタラ
プトが確認応答されるとレジスタを消去する。
【図面の簡単な説明】
【図１】本発明によるＰＣＩインタフェース同期化回路
に適用するホストバスインタフェースのブロック図。
【図２】本発明によるＰＣＩインタフェース同期化回路
に適用するマルチメディア信号処理部のブロック図。
【図３】本発明によるＰＣＩインタフェース同期化回路
におけるホストバスインタフェース内の同期化回路のブ
ロック図。
【図４】図３の同期化回路の動作を表すタイミングチャ
ート。
【図５】本発明によるＰＣＩインタフェース同期化回路
におけるホストバスインタフェース内の同期化回路の他
の実施の形態の構成を示すブロック図。
【図６】図５の同期化回路の動作を表すタイミング図。
【符号の説明】
１１０ 制御処理部 １２０ ベクトル共同処理部 １３０ キャッシュサブシステム １４０，１５０ バス １５６ ホストバスインタフェース ２１０ ＰＣＩバス ２２０ ＰＣＩコア ２３０ ＰＣＩ−ＦＢＵＳグルーロジック ２５０，３００，５００ 同期化回路 ２６０：ＦＢＵＳ制御部 ３１０：第１Ｄフリップフロップ ３２０：第２Ｄフリップフロップ ３３０：ＮＡＮＤゲート ５１０：第１ＪＫフリップフロップ ５２０：第２ＪＫフリップフロップ ５３０：Ｄフリップフロップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１バスの第１周波数で動作し、この第
    １バス上で情報伝達のためのバスプロトコルを遂行する
    第１バス制御回路と、 第２バスの第２周波数で動作し、前記第１周波数とは独
    立的な第２バス上で情報伝達のためにバスプロトコルを
    遂行する第２バス制御回路と、 前記第１バス制御回路と第２バス制御回路間に接続され
    た同期化回路と、 前記第１および第２バス間に接続された第１ＦＩＦＯバ
    ッファと、を具備することを特徴とするＰＣＩインタフ
    ェース同期化回路。
  2. 【請求項２】 前記同期化回路は、第２クロック信号を
    受けるように接続されるクロック端および第２クロック
    信号に同期化される入力信号を受けるように接続される
    第１入力端を含む第１ＪＫフリップフロップと、 前記第２クロック信号を受けるように接続されるクロッ
    ク端、電圧源に接続される第１入力端、および前記第１
    ＪＫフリップフロップの第２入力端に接続される出力端
    を含む第２ＪＫフリップフロップと、 第１クロック信号に接続されるクロック端および第２Ｊ
    Ｋフリップフロップの第２入力端に接続される出力端を
    含む第３フリップフロップと、 第１フリップフロップの出力端に接続される第１入力
    端、第３フリップフロップの出力端に接続される第２入
    力端、および第３フリップフロップの入力端に接続され
    る出力端を含むロジックゲートと、 を備えることを特徴とする請求項１記載のＰＣＩインタ
    フェース同期化回路。
  3. 【請求項３】 前記第１バスは第１クロック信号の周波
    数で動作し、第２バスは第２クロック信号の周波数で動
    作することを特徴とする請求項２記載のＰＣＩインタフ
    ェース同期化回路。
  4. 【請求項４】 前記第１バスはＰＣＩバスであることを
    特徴とする請求項１または３記載のＰＣＩインタフェー
    ス同期化回路。
  5. 【請求項５】 第１クロック信号を受けるように接続さ
    れるクロック端および前記第１クロック信号と同期化さ
    れる入力信号を受けるように接続される第１入力端を含
    む第１ＪＫフリップフロップと、 第１クロック信号を受けるように接続されるクロック
    端、電圧源と接続される第１入力端、および前記第１Ｊ
    Ｋフリップフロップの第２入力端に接続される出力端を
    含む第２ＪＫフリップフロップと、 第２クロック信号に接続されるクロック端および前記第
    ２ＪＫフリップフロップの第２入力端に接続される出力
    端を含む第３フリップフロップと、 前記第１ＪＫフリップフロップの出力端に接続される第
    １入力端、第３フリップフロップの出力端に接続される
    第２入力端、および第３フリップフロップの入力端に接
    続される出力端を含むロジックゲートと、を備えること
    を特徴とするＰＣＩインタフェース同期化回路。
  6. 【請求項６】 前記第３フリップフロップはＤフリップ
    フロップであることを特徴とする請求項５記載のＰＣＩ
    インタフェース同期化回路。
  7. 【請求項７】 前記ロジックゲートはＮＡＮＤゲートで
    あることを特徴とする請求項５記載のＰＣＩインタフェ
    ース同期化回路。
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