DE3751609T2

DE3751609T2 - Datenprozessor mit Hochgeschwindigkeitsdatenübertragung.

Info

Publication number: DE3751609T2
Application number: DE3751609T
Authority: DE
Inventors: Yoshitaka C O Nec Corpo Kitada; Sayuri C O Nec Corporati Saito; Kazutoshi C O Nec Co Yoshizawa
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1986-09-01
Filing date: 1987-09-01
Publication date: 1996-07-04
Anticipated expiration: 2007-09-02
Also published as: DE3751609D1; EP0262429B1; EP0262429A3; EP0262429A2; US5019966A

Description

Die vorliegende Erfindung betrifft ein Datenübertragungssystem mit einem ersten und zweiten Datenprozessor gemäß dem Oberbegriff des Hauptanspruches.
Aus der Veröffentlichung PROCEEDINGS OF THE FALL JOINT COM- PUTER CONFERENCE, Anaheim, CA, 5. bis 7. Dezember 1972, Vol. 41, 5. 719-740, Afips Press, Montvale, NJ, US; von K.J. THURBER u.a. mit dem Titel: "A systematic approach to the design of digital bussing structures" ist ein Bus-System bekannt, in welchem die Bus-Parameter für alle Ebenen der Systemhierarchie gemeinsam sind.
Aus der Veröffentlichung EDN ELECTRICAL DESIGN NEWS, Vol. 31, Nr. 7, April 1986, 5. 153-160; 162, Boston, Massachusetts, US; von C.K. FENGER, mit dem Titel: "Bus links peripherals, multiple masters in lowspeed network", ist ein Serienbus bekannt, mit dem Mikrosteuerungen mit lokalen, peripheren oder anderen lokalen Steuerungen verkettet sind. Bei diesem Serienbussystem überprüft eine Subroutine die Übertragung von Daten auf eine Mikrosteuerung und beendet dann den Transfer.
Als eine Einrichtung zum Übertragen von Daten zwischen einer Anzahl von Halbleiterprozessoren (im Nachfolgenden LSI bezeichnet) gibt es ein Verfahren, bei dem ein Datenbus von 8 Bit- oder mehr Parallelleitungen verwendet wird, und ein Serientransferverfahren überträgt die Daten in Serie Bit für Bit. Da das zuletzt genannte Verfahren eine geringere Anzahl von Signalleitungen für das Verbinden der LSIs miteinander benötigt, wird es in großem Umfang als eine einfache Datenübertragungseinrichtung zwischen LSIs verwendet.
Bei der Reihendatenübertragung wird ein Data (beispielsweise mit 8 Bits) fortlaufend in Form von Serienbits übertragen, aber es ist zwischen dem Transfer jeder Dateneinheit eine Intervallperiode erforderlich, um den Empfang zu bestatigen. Wenn der Empfänger Daten nicht empfangen kann, ist es notwendig, zu warten, bis der Empfänger empfangsbereit wird. Herkömmlicherweise wird für den Fall, daß er nicht empfangsbereit ist, dem Transmitter ein BUSY-Signal zugeführt. Der Transmitter überprüft das BUSY-Signal und unterscheidet, ob die Daten übertragen werden können oder nicht, um ein Übertragungsstartsignal zu erzeugen, wenn der Transfer möglich wird. Dieses Startsignal wird benötigt, um den Serientakt zu steuern, der für eine Seriendatenübertragung erforderlich ist, oder um einen Zähler zu löschen, der die Bitzahl der zu übertragenden Daten zählt.
Der herkömmliche Seriendatenprozessor ist jedoch so konzipiert, daß nach dem Überprüfen, ob der Prozessor als Empfänger in einem Busy-Zustand ist oder nicht, ein Startsignal für den nächsten Datentransfer solange nicht erzeugt wird, bis der Busy-Zustand aufgelöst ist. Somit wird für den Fall, daß sich der Busy-Zustand über eine lange Zeitspanne erstreckt, die nutzlose Wartezeit zum Überprüfen des Busy-Zustandes vergrößert, wodurch die Effizienz der gesamten Datenverarbeitung gesenkt wird. Insbesondere in dem Seriendatenprozessor ist es der einfachste Weg, den Busy- Zustand durch eine Unterbrechungsbearbeitung zu überprüfen. In einem Datenprozessor, der keine Funktion der Multiunterbrechungssteuerung hat, muß jedoch, wenn während der Überprüfungszeit eine zweite Unterbrechung erzeugt wird, der Prozeß der zweiten Unterbrechung warten, bis nach der Auflösung des Busy-Zustandes eine Rückkehr zu dem Hauptprogramm erfolgt ist. Daher bestand das Problem, daß es extrem lange Zeit braucht, um auf die Unterbrechung anzusprechen. Weiterhin ist es notwendig, ein Programm zum Halten des Datenprozessors in einem Wartezustand bis zur Auflösung des Busy-Zustandes vorzubereiten, wodurch die Programmfläche für die richtige Datenverarbeitung begrenzt ist.
Andererseits gibt ein Seriendatenprozessor als Empfänger, nachdem er Seriendaten empfangen hat, ein Busy-Signal ab, um einen anderen Seriendatenprozessor als Transmitter zu informieren, daß die Empfangseinrichtung auf dem Weg der Datenverarbeitung ist. Daher war es erforderlich, spezielle Programme zum Einstellen und Lösen des BUSY-Signals durchzuführen. Solche Programme werden meistens durch einen Interrupt-Prozeß gestartet. Da es eine lange Zeit braucht, um einen Interrupt-Prozeß für die BUSY-Steuerung durchzuführen, ist eine lange Zeitspanne erforderlich, bis der Datenprozessor nach dem Empfang von seriellen Daten zu dem richtigen Hauptprogrammprozeß zurückkehrt. Weiterhin bestand das Problem, da es notwendig ist, die Programme zum Einstellen und Lösen des BUSY-Zustandes vorzubereiten, daß die Programmfläche für die richtige Datenverarbeitung durch die Programme zur Steuerung des BUSY-Zustandes begrenzt ist. Insbesondere für den Fall, daß eine große Menge von Daten seriell übertragen werden, ein Zyklus des Prozesses, der aus einem seriellen 1-Byte-Datentransfer und einer Datenverarbeitung besteht, eine lange Zeit benötigt. Daher bestand auch der Nachteil, daß die Übertragungsgeschwindigkeit gesenkt war.

Zusammenfassung der Erfindung

Demgemäß ist es ein Ziel der vorliegenden Erfindung, einen Datenprozessor mit einer Datentransferfunktion zu schaffen, der wenigstens einen der vorstehend erwähnten Nachteile der herkömmlichen Prozessoren überwindet.
Ein anderes Ziel der vorliegenden Erfindung ist es, einen Datenprozessor zu schaffen, der einen seriellen Datentransfer mit hoher Geschwindigkeit durchführen kann.
Ein weiteres Ziel der vorliegenden Erfindung ist es, einen Datenprozessor zu schaffen, der als ein Transmitter verwendet werden kann, und der auf die Auflösung des BUSY-Zustandes der Empfangseinrichtung warten kann, während die Bearbeitung eines Interrupt-Zustandes, erzeugt im BUSY-Zustand erlaubt ist.
Ein weiteres Ziel der vorliegenden Erfindung ist es, einen Datenprozessor zu schaffen, der als ein Empfänger verwendet werden kann, und der ein BUSY-Signal erzeugen kann, ohne daß ein spezielles Programm erforderlich ist, so daß der Datenprozessor einen im BUSY-Zustand erzeugten Interrupt- Zustand bearbeiten kann.
Diese und andere Ziele sind durch die Merkmale des kennzeichnenden Teils des Hauptanspruches gelöst.
Die Datentransfereinrichtung hat vorzugsweise ein Schieberegister mit einem Paralleleingang, der über eine interne Datenbusleitung an die Datenverarbeitungseinrichtung gekoppelt ist, um eine vorbestimmte Länge von Paralleldaten von der Datenverarbeitungseinrichtung zu empfangen, wobei das Schieberegister mit einem seriellen Ausgang an den Datentransferanschluß gekoppelt ist, und eine Taktsteuereinrichtung zum Erzeugen eines seriellen Taktes für einen Taktübertragungsanschluß und das Schieberegister, um zu bewirken, daß die Daten, die im Schieberegister gehalten sind, am seriellen Ausgang des Schieberegisters synchron mit dem seriellen Takt ausgegeben werden.
Weiterhin enthält die Transfer-Sperrsignal-Detektoreinrichtung einen BUSY-Detektor, der auf ein BUSY-Signal von einer Datenempfangseinrichtung anspricht, um ein BUSY-Entdeckungssignal zu erzeugen, und die Transfer-Startsignal-Halteeinrichtung enthält ein Flip-Flop, das so ausgebildet ist, daß es durch das Transfer-Startsignal gesetzt werden kann, um ein Start-Speichersignal zu erzeugen. Zusätzlich hat die Transfersteuereinrichtung einen Transferstartkontroller, der das BUSY-Entdeckungssignal und das Start-Speichersignal empfängt, um bei inaktivem BUSY-Entdeckungssignal und aktivem Start-Speichersignal ein Start-Triggersignal für die Taktsteuereinrichtung und das Flip-Flop zu erzeugen, so daß die Taktsteuereinrichtung bewirkt, daß das Schieberegister die seriellen Daten ausgibt und das Flip- Flop rückgestellt wird.
In einer Ausführungsform ist der BUSY-Detektor mit seinem Eingang an einen BUSY-Signalanschluß unabhängig von dem Datentransferanschluß angeschlossen.
In einer anderen Ausführungsform ist der BUSY-Detektor an seinem Ausgang mit dem Datentransferanschluß verbunden, und der serielle Ausgang des Schieberegisters ist an einen Eingang einer Pufferschaltung angeschlossen, deren Ausgang an den Datentransferanschluß angeschlossen ist. Der Ausgang der Pufferschaltung nimmt entweder einen hohen Impedanzustand oder einen niederen Pegelzustand ein, und zwar in Abhängigkeit von dem Eingang, so daß wenn der Datentransferanschluß an eine hochgezogene Datentransferleitung angeschlossen ist, die Datentransferleitung selektiv entweder auf einen niederen Pegel oder auf einen hohen Pegel, und zwar in Übereinstimmung mit dem Ausgangszustand der Pufferschaltung, gebracht wird.
Gemäß einem anderen Aspekt der vorliegenden Erfindung ist ein Datenprozessor vorgesehen, mit einer Datenempfangseinrichtung zum Empfangen einer vorbestimmten Länge von Daten über einen Datentransferanschluß und zum Erzeugen eines Empfangs-Ende-Signals, wenn die vorbestimmte Länge von Daten empfangen worden ist, mit einer an die Datenempfangseinrichtung gekoppelten Datenverarbeitungseinrichtung, um die empfangenen Daten zu verabeiten und ein Transfer-Bestätigungssignal zu erzeugen, wenn die Verarbeitung der empfangenen Daten beendet worden ist, und mit Mitteln zum Empfangen des Empfangs-Ende-Signal und des Transfer-Bestätigungssignals zum Erzeugen eines Transfer-Sperrsignals nachdem das Empfangs-Ende-Signal erzeugt worden ist, bis das Transfer-Bestätigungssignal erzeugt worden ist.
Die Datenempfangseinrichtung enthält vorzugsweise ein Schieberegister, dessen serieller Eingang an den Datentransferanschluß gekoppelt ist, und einen Parallelausgang, der über eine interne Datenbusleitung an die Datenverarbeitungseinrichtung gekoppelt ist, und eine Taktsteuereinrichtung, die über einen Takttransferanschluß einen seriellen Takt empfängt, um zu bewirken, daß die Transferdaten seriell in das Schieberegister synchron mit dem empfangenen Takt eingegeben werden.
Weiterhin enthält die Transfer-Sperrsignal-Erzeugungseinrichtung ein Flip-Flop mit einem Setzeingang, der so geschaltet ist, daß er das Empfangs-Ende-Signal empfängt, und einem Rückstelleingang, der so geschaltet ist, daß er das Transfer-Bestätigungssignal empfängt. Das Flip-Flop hat auch einen invertierten Ausgang, der ein BUSY-Signal erzeugt, welcher aktiv wird, wenn das Empfangs-Ende-Signal aktiv wird und der inaktiv wird, wenn das Transfer-Bestätigungs-Signal aktiv wird.
In einer Ausführungsform ist der invertierte Ausgang des Flip-Flops an BUSY-Signalanschlüsse unabhängig von dem Datentransferanschluß angeschlossen.
In einer anderen Ausführungsform ist die Taktsteuereinrichtung so ausgebildet, daß sie einen synchronisierenden Takt erzeugt, nachdem die vorbestimmte Länge von Daten empfangen worden ist, und der Prozessor hat weiterhin ein synchronisierendes Flip-Flop, das den invertierten Ausgang des das BUSY-Signal erzeugenden Flip-Flops empfängt, und der synchronisierende Takt zum Erzeugen eines synchronen BUSY-Signals startet von einem ersten synchronisierenden Takt, nachdem der invertierte Ausgang des das BUSY-Signal erzeugenden Flip-Flops aktiv geworden ist, und eine Pufferschaltung, die mit einem Eingang so geschaltet ist, daß sie das synchrone BUSY-Signal empfängt, und einen Ausgang, der an den Datentransferschluß angeschlossen ist. Der Augang der Pufferschaltung nimmt einen hohen Impedanz-Zustand ein, wenn das synchrone BUSY-Signal inaktiv ist, und einen niederen Pegel-Zustand, wenn das synchrone BUSY-Signal aktiv ist, so daß, wenn der Datentransferanschluß an eine hochgezogene Datentransferleitung angeschlossen ist, die Datentransferleitung selektiv entweder auf einen niederen oder einen hohen Pegel, und zwar in Übereinstimmung mit dem Ausgangszustand der Pufferschaltung, gebracht wird.
Die vorstehenden und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsformen der Erfindung anhand der beigleitenden Figuren hervor.

Kurze Beschreibung der Figuren

Es zeigt:
Fig. 1 ein Blockschaltbild eines seriellen Datenprozessors gemäß einer ersten Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung;
Fig. 2 ein Zeitdiagramm von seriellen Daten, die von dem seriellen Datenprozessor gemäß der ersten Ausführungsform übertragen/empfangen werden;
Fig. 3 ein Blockschaltbild eines seriellen Datenprozessors gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 4 ein Zeitdiagramm von seriellen Daten, die von dem seriellen Datenprozessor gemäß der zweiten Ausführungsform übertragen/empfangen werden;
Fig. 5 ein Zeitdiagramm zum Vergleich der jeweiligen Datenverarbeitungsoperationen des seriellen Datenprozessors gemäß der vorliegenden Erfindung und des herkömmlichen seriellen Datenprozessors;
Fig. 6 ein Blockschaltbild eines seriellen Datenprozesors einer dritten Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 7 ein Zeitdiagramm von seriellen Daten, die durch den seriellen Datenprozessor gemäß der dritten Ausführungungsform übertragen/empfangen werden;
Fig. 8 ein Blockschaltbild eines seriellen Datenprozessors gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 9 ein Zeitdiagramm von seriellen Daten, die durch den seriellen Datenprozessor gemäß der vierten Ausführungsform übertragen/empfangen werden; und
Fig. 10 ein Zeitdiagramm zur Erläuterung des Vergleichs der jeweiligen Datenverarbeitungsoperationen durch den seriellen Datenprozessor gemäß der vorliegenden Erfindung und dem herkömmlichen seriellen Datenprozessor.
Beschreibung der bevorzugten Ausführungsformen Fig. 1 ist ein Blockschaltbild eines Datentransfersystems mit einem seriellen Datenprozessor gemäß der ersten Ausführungsform der vorliegenden Erfindung, der einen ersten, seriellen Datenprozessor 100, der als ein Transmitter verwendet wird, und einen zweiten seriellen Datenprozessor 310, der als Empfänger verwendet wird, enthält.
Als erstes wird der erste seriellen Datenprozessor 100, der als Transmitter verwendet wird, erläutert. Der erste serielle Datenprozessor 100 hat ein Schieberegister 301, einen seriellen Takt-Kontroller 302, einen BUSY-Detektor 170, einen Start-Kontroller 171, ein Start-Speicher-Flip-Flop 172, eine interne Datenbusleitung 305, eine Datenverarbeitungseinheit 306, einen seriellen Datenausgangsanschluß 330, einen seriellen Taktanschluß 332 und einen BUSY-Einganganschluß 333, die wie dargestellt gekoppelt sind. Da das Schieberegister 301, der serielle Datenausgangsanschluß 330, der serielle Taktanschluß 332, der BUSY-Eingangsanschluß 333, die interne Datenbusleitung 305 und die Datenverarbeitungseinheit 306 identisch mit den entsprechenden Teilen von herkömmlichen Vorrichtungen sein können, wird auf eine detallierte Beschreibung derselben verzichtet.
Das Start-Speicher-Flip-Flop 172 wird dazu verwendet, zu speichern, daß die Startinstruktion ausgewählt worden ist. Das Flip-Flop 172 wird durch ein Transfer-Startsignal 350, das durch die Datenverarbeitungseinheit 306 erzeugt worden ist, zu dem Zeitpunkt der Durchführung einer Transfer- Start-instruktion gesetzt, um ein Startspeichersignal 154 mit hohem Pegel auszugeben. Der BUSY-Detektor 170 empfängt vom BUSY-Eingangsanschluß 330 ein BUSY-Signal und detektiert den Zustand des BUSY-Signals. Wenn das Eingangssignal auf einem niederen Pegel ist, d.h. in einem BUSY-Zustand, wird als BUSY-Erfassungs-Signal 155 ein Signal mit hohem Pegel ausgegeben. Wenn andererseits das Eingangssignal auf einem hohen Pegel ist, d.h. nicht im BUSY-Zustand, wird ein Signal mit niederem Pegel ausgegeben. Der Startkontroller 171 funktioniert so, daß zum Zeitpunkt des BUSY-Zustandes der Start des seriellen Transfers gesperrt wird. Der Startkontroller 171 empfängt das BUSY-Erfassungssignal 155 und das Start-Speichersignal 154. Wenn das BUSY-Erfassungssignal 155 auf einem niederen Pegel ist, und das Start-Speichersignal 154 auf einem hohen Pegel ist, gibt der Startkontroller 171 einen Einmalimpuls als Starttriggersignal 153 an den Taktkontroller 302. Wenn andererseits das BUSY-Erfassungssignal 152 auf einem niederen Pegel ist, gibt der Startkontroller 171 das Starttriggersignal 153 direkt nachdem das Start- Speichersignal 154 einen hohen Pegel erhalten hat, aus.
Wenn der BUSY-Detektor 170 den Zustand des BUSY-Signals erfaßt, das vom BUSY-Eingangsanschluß 333 eingegeben worden ist, und ein Signal mit hohem Pegel als BUSY-Erfassungssignal 155 ausgibt, wird, selbst wenn ein Signal mit hohem Pegel als Start-Speichersignal 154 ausgegeben worden ist, das Einmalimpuls-Start-Triggersignal 153 nicht an den seriellen Taktkontroller 302 ausgegeben. Somit erzeugt der serielle Taktkontroller 302 nicht einen seriellen Takt. Der Start des seriellen Datentransfers ist nämlich reserviert. Wenn das Start-Speichersignal 154 auf einem hohen Pegel ist, und dann der BUSY-Detektor 170 ein Signal 153 mit niederem Pegel ausgibt, nachdem die Auflösung des BUSY-Zustandes erfaßt worden ist, gibt der Startkontroller 171 das Start-Triggersignal 153 aus, um die Startreservierung zu lösen. Wenn das Start-Triggersignal 153 ausgegeben wird, wird das Startspeicher-Flip-Flop 172 durch das gleiche Signal gelöscht, so daß das Start-Speichersignal 154 einen niederen Pegel erlangt.
Nach dem Empfangen des Start-Triggersignals 153 gibt der serielle Taktkontroller 302 den seriellen Takt an den seriellen Taktanschluß 332 und das Schieberegister 301. Dann löst das Schieberegister 301 die Schiebeoperation aus.
Der zweite serielle Datenprozessor 310, der als Empfänger verwendet wird, kann die gleiche Konstruktion wie der erste serielle Datenprozessor mit Ausnahme, daß der zweite einen BUSY-Signalgenerator 314 hat, aufweisen. Daher haben Schaltkreise, Leitungen, Signale und Anschlüsse ähnlich wie die entsprechenden des ersten Datenprozessors 100 Bezugsziffern, die erhalten worden sind, indem den Bezugsziffern der entsprechenden Teile des ersten Datenprozessors 100, 10 addiert worden ist. Die Erläuterung der ähnlichen Bauteile des zweiten Datenprozessors 310 wird weggelassen.
Als nächstes wird eine Operation für den Fall beschrieben, daß vom ersten seriellen Datenprozessor 100 zum zweiten seriellen Datenprozessor 310 ein 8-Bit-Datum übertragen wird. Der Prozessor 100 ist an dem Prozessor 310 über eine serielle Datenleitung 320, eine serielle Taktleitung 321 und eine BUSY-Signalleitung 323 gekoppelt. Fig. 2 ist ein Zeitdiagramm zur Erläuterung der synchronen Beziehung zwischen einem seriellen Datum an der seriellen Datenleitung 320, einem seriellen Takt an der seriellen Taktleitung 322, einem BUSY-Signal an der BUSY-Signalleitung 323. Eine Transferoperation des 8-Bit-Datums vom ersten seriellen Datenprozessor 100 zum zweiten seriellen Datenprozessor 310 wird ausgeführt, indem jedes Bit des zu übertragenden Datums seriell synchron mit dem Takt, der auf t&sub1;, t&sub3;, t&sub5;...t&sub1;&sub5; fällt, übertragen wird, und seriell synchron mit dem Takt gemäß t&sub2;, ...t&sub1;&sub6;empfangen wird.
Nachdem der zweite serielle Datenprozessor 310 das serielle 8-Bit-Datum empfangen hat, erzeugt er zum Zeitpunkt tig einen seriellen Interrupt. Dann liest die Datenverarbeitungseinheit 315 den Inhalt aus dem Schieberegister 311 über die interne Datenbusleitung 315, um die gewünschte Datenverarbeitung durchzuführen. Der BUSY-Signalgenerator 314 gibt durch eine Interrupt-Verarbeitung ein Signal mit niederem Pegel an die BUSY-Signalleitung 323 zu einem Zeitpunkt t&sub1;&sub7;, um den ersten seriellen Datenprozessor 100 von dem BUSY-Zustand zu informieren.
Der erste serielle Datenprozessor 100, der als Transmitter verwendet wird, erfaßt den BUSY-Zustand mittels des BUSY- Detektors 170. Der BUSY-Detektor 170 erfaßt den Zustand des BUSY-Signals, das zum Zeitpunkt t&sub1;&sub7; vom BUSY-Eingangsanschluß 333 eingegeben worden ist. Wenn dieses in einem BUSY-Zustand ist, schaltet der BUSY-Detektor 170 das BUSY- Erfassungssignal 155 auf einen hohen Pegel. Die Datenverarbeitungseinheit 306, die in einem Interruptmodus die Verarbeitung für das nächste serielle Datum beendet hat (beispielsweise Einstellen des Datums, das als nächstes zum Schieberegister transferiert werden soll), wählt die Transfer-Startinstruktion zu einem Zeitpunkt t&sub1;&sub8; in demselben Interruptmodus, um den nächsten seriellen Datentransfer durchzuführen, und gibt dann das Transfer-Startsignal 350 aus. Diese Operation wird unabhängig von der BUSY-Erfassung durchgeführt. Danach kehrt die Datenverarbeitungseinheit 306 vom seriellen Interruptprogramm zum Hauptprogramm zurück, um ihre eigentliche Datenverabeitung durchzuführen. Das Startspeicher-Flip-Flop 172 ist durch das Transfer- Startsignal 350 gesetzt, so daß das Startspeichersignal 154 auf einen hohen Pegel gebracht ist.
Der Startkontroller 171 erfaßt die Transfer-Startinstruktion, wenn das Startspeichersignal 154 mit einem hohen Pegel eingegeben wird. Während einer Zeitspanne bis zum Zeitpunkt t&sub1;&sub9;, ist aber kein Starttriggersignal 153 ausgegeben, weil der hohe Pegel des BUSY-Erfassungssignals 155 ausgegeben ist. Während nämlich der zweite serielle Datenprozessor 310 das BUSY-Signal ausgibt, wird kein Start-Trigger-Signal 153 ausgegeben, und daher kann der serielle Taktkontroller 302 nicht den seriellen Takt erzeugen. Somit ist in diesem Zustand das Auslösen der seriellen Transferoperation reserviert.
Wenn der zweite serielle Datenprozessor 310, der als Empfänger verwendet wird, die Datenverarbeitung beendet und den BUSY-Zustand löst, so daß die BUSY-Signalleitung 323 von einem niederen Pegel auf einen hohen Pegel umgeschaltet wird, wird das BUSY-Erfassungssignal 155 auf einen niederen Pegel umgeschaltet. Wenn dieses BUSY-Erfassungssignal 155 auf einen niederen Pegel umgeschaltet wird, und wenn das Start-Speichersignal 154 auf einem hohen Pegel ist, d.h. zwei Bedingungen des Nicht-BUSY-Zustandes des zweiten seriellen Datenprozessors 310 und der Startinstruktionsdurchführung erfüllt sind, wird das Einmalimpuls-Start-Triggersignal 153 ausgegeben. Nachdem der Startkontroller 171 das Starttriggersignal 153 ausgibt, erzeugt der serielle Taktkontroller 302 den seriellen Takt. Dann wird die Schiebeoperation des Schieberegisters 301 initiiert, wobei das als nächstes zu übertragende 8-Bit-Datum gesetzt wird, so daß das 8-Bit-Datum ein Bit für ein Bit zum Prozessor 310 übertragen wird. Das Start-Speicher-Flip-Flop 172 wird durch den Ausgang des Start-Trigger-Signals 153 gelöscht. Als Ergebnis wird das Start-Speichersignal 154 auf einen niederen Pegel umgeschaltet.
Wie aus dem Vorstehenden zu ersehen ist, speichert bei dieser Ausführungsform das Start-Speicher-Flip-Flop, daß eine Transfer-Startinstruktion der seriellen Daten stattgefunden hat. Daher kann die Datenverarbeitungseinheit sofort von dem seriellen Interruptprogramm zum Hauptprogramm zurückkehren, ohne daß sie warten muß, während das BUSY-Signal ausgegeben wird, um die richtige Datenverarbeitung durchzuführen.
Fig. 3 ist ein Blockschaltbild einer zweiten Ausführungsform eines seriellen Datenprozessors mit einem ersten seriellen Datenprozessor 200, der als ein Transmitter verwendet wird und einen zweiten seriellen Datenprozessor 210, der als ein Empfänger verwendet wird. Bei dieser Ausführungsform ist die BUSY-Signalleitung weggelassen worden und das BUSY-Signal wird unter Verwendung der seriellen Datentransferleitung verwendet. Somit sind die ersten und zweiten Datenprozessoren miteinander mittels nur zwei Signalleitungen (der Datenleitung und der Taktleitung) verbunden. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform in ihrer Konstruktion dadurch, daß der BUSY-Zustand des Empfängers auf den Transmitter über die seriellen Daten-Eingangs/Ausgangs-Anschlüsse übertragen wird. Daher haben Schaltungen, Leitungen, Signale und Anschlüsse, die jenen wie in der Fig. 1 gezeigt ähnlich sind, die gleichen Bezugsziffern.
Als erstes wird der erste serielle Datenprozessor 200 erläutert. Der erste serielle Datenprozessor 200 hat ein Schieberegister 301, einen seriellen Taktkontroller 302, einen BUSY-Detektor 170, einen Startkontroller 171, ein Start-Speicher-Flip-Flop 172, eine interne Datenbusleitung 305, eine Datenverarbeitungseinheit 306, einen Schieberegister-Ausgangspuffer 281, einen seriellen Daten-Eingangs- Ausgangs-Anschluß 235 und einen seriellen Taktanschluß 332, die wie gezeigt gekoppelt sind. Von diesen sind das Schieberegister 301, der Startkontroller 171, das Start-Speicher-Flip-Flop 172, die interne Datenbusleitung 305, die Datenverarbeitungseinheit 306 und der serielle Taktanschluß identisch mit jenen der ersten Ausführungsform wie in der Fig. 1 gezeigt, und daher wird eine detaillierte Beschreibung weggelassen.
Das Schieberegister 301 gibt über den Schieberegister-Ausgangspuffer 281 ein serielles Datum an den seriellen Daten- Eingangs-Ausgangs-Anschluß 235. Der Schieberegister-Ausgangspuffer 281 arbeitet so, daß sein Ausgang auf einer hohen Impedanz gehalten wird, wenn der Ausgang des Schieberegisters 301 "1" ist, und ein Signal mit niederem Pegel ausgegeben wird, wenn der Ausgang des Schieberegisters 301 "0" ist. Die serielle Datenübertragungs/Empfangsleitung 224 wird durch einen Hochziehwiderstand 280 auf eine gewisse Versorgungsspannung hochgezogen. Wenn das Schieberegister 301 "1" ausgibt, erhält der Ausgang des Schieberegister- Ausgangspuffers 281 eine hohe Impedanz, aber die serielle Daten-Übertragungs-/Empfangleitung 224 wird durch den Hochziehwiderstand 280 auf einen hohen Pegel geschaltet. Der Ausgang des Schieberegisters 301 ist so gesteuert, daß nach der Beendigung des seriellen 8-Bit-Datentransfers ein hoher Pegel aufrechterhalten wird. Der BUSY-Detektor 170 erfaßt das BUSY-Signal an der seriellen Daten-Übertragungs/Empfangsleitung 224 über den seriellen Daten-Eingangs/Ausgangs-Anschluß 253.
Als nächstes wird der zweite serielle Datenprozessor 210, der als ein Empfänger verwendet wird, erläutert. Der serielle Datenprozessor 210 hat ein Schieberegister 311, einen seriellen Taktkontroller 312, eine BUSY-Ausgangsschaltung 314, eine interne Datenbusleitung 315, eine Datenverarbeitungseinheit 316, einen BUSY-Ausgangspuffer 292, einen seriellen Daten-Eingangs-/Ausgangs-Anschluß 245 und einen seriellen Taktanschluß 342. Hierbei sind das Schieberegister 311, der serielle Taktkontroller 312, die BUSY-Ausgangsschaltung 314, die interne Datenbusleitung 315, die Datenverarbeitungseinheit 316 und der serielle Taktanschluß 342 identisch mit den in der Fig. 1 gezeigten, und daher ist eine detaillierte Beschreibung derselben weggelassen worden. Bei dieser Auführungsform wird jedoch der Ausgang der BUSY-Ausgangsschaltung 314 über den BUSY-Ausgangspuffer 292 und den seriellen Daten-Eingangs-Ausgangs-Anschluß 245 und auch über die serielle Daten-Übertragungs-Empfangs-Leitung 224 auf den ersten seriellen Datenprozessor 200 übertragen. Der BUSY-Ausgangspuffer 292 ist so ausgebildet, daß er seinen Ausgang auf eine hohe Impedanz bringen kann, wenn der Ausgang der BUSY-Ausgangsschaltung 314 "1" ist, und ein Signal mit niederem Pegel ausgibt, wenn der Ausgang der BUSY- Ausgangsschaltung 314 "0" ist.
Wenn der Ausgang des ersten seriellen Datenprozessors 200 "1" ist, hat der Schieberegister-Ausgangspuffer 281 eine hohe Ausgangsimpedanz. Andererseits wird die serielle Daten-Übertragungs-/Empfangsleitung 224 durch den Hochzieh- Widerstand 280 auf einen hohen Pegel hochgezogen. Aber wenn die BUSY-Ausgangsschaltung 314 des zweiten seriellen Datenprozessors 210 über den BUSY-Ausgangspuffer 292 ein Signal mit niederem Pegel ausgibt, wird die serielle Daten-Übertragungs-Empfangsleitung 224 auf einen niederen Pegel geschaltet, so daß der BUSY-Detektor 170 des ersten seriellen Datenprozessors 200 über den seriellen Daten-Eingangs/Ausgangs-Anschluß 235 ein Signal mit niederem Pegel detektiert.
Nun wird anhand der Fig. 4 die Synchron-Beziehung für den Fall gezeigt, daß ein 8-Bit-Datum vom ersten seriellen Datenprozessor 200 zum zweiten seriellen Datenprozessor 210 übertragen wird. Fig. 4 ist ein Zeitdiagramm zur Erläuterung der synchronen Beziehung zwischen einem seriellen Datum an der seriellen Daten-Übertragungs-Empfangsleitung 224, einem seriellen Takt an der seriellen Taktleitung 322 und dem BUSY-Signal an der seriellen Daten-Übertragungs/Empfangs-Leitung 224. Die Schiebeoperation des 8-Bit-Datums vom ersten seriellen Datenprozessor 200 zum zweiten seriellen Datenprozessor 210 erfolgt auf ähnliche Art und Weise wie bei der Fig. 1, und daher wird eine detaillierte Beschreibung weggelassen. Aber der Ausgang des Schieberegisters 301 wird zum Zeitpunkg t&sub1;&sub7; nach Beendigung des seriellen 8-Bit-Datentransfers auf einen hohen Pegel geschaltet, um den Empfang des BUSY-Signals vom Empfänger vorzubereiten.
Der serielle Datenprozessor 210, der das serielle 8-Bit-Datum empfangen hat, erzeugt zum Zeitpunkt t&sub1;&sub6; eine serielle Unterbrechung. Dann liest die Datenverarbeitungseinheit 316 den Inhalt aus dem Schieberegister 311 über die interne Datenbusleitung 315, um die gewünschte Datenverarbeitung durchzuführen.
Der BUSY-Signalgenerator 314 gibt durch einen Interrupt- Prozeß zum Zeitpunkt t&sub1;&sub7; ein Signal mit niederem Pegel über den BUSY-Ausgangspuffer 292 an die serielle Daten-Übertragungs-Empfangs-Leitung 224, um den ersten seriellen Datenprozessor 200 vom BUSY-Zustand zu informieren.
Der erste serielle Datenprozessor 200, der als Transmitter verwendet wird, erfaßt den BUSY-Zustand mittels des BUSY- Detektors 170. Der erste serielle Datenprozessor 200 erfaßt nämlich das BUSY-Signal, welches vom BUSY-Eingangsanschluß 333 eingegeben worden ist, und schaltet das BUSY-Erfassungssignal 155 auf einen hohen Pegel.
Die Datenverarbeitungseinheit 306, die die Verarbeitung für die nächsten seriellen Daten beendet hat, schreibt das nächste zu übertragende Datum zum Zeitpunkt t&sub1;&sub8; in das Schieberegister 311. Als ein Ergebnis wird das Transfer- Startsignal 350 ungeachtet des BUSY-Zustandes erzeugt. Danach kehrt die Datenverarbeitungseinheit 306 vom seriellen Interruptprogramm zum Hauptprogramm zurück, um die richtige Datenverarbeitung durchzuführen.
Das Start-Speicher-Flip-Flop 172 wird durch das Transfer- Startsignal 350 gesetzt, so daß das Start-Speichersignal 154 auf einen hohen Pegel geschaltet ist.
Der Startkontroller 171 erfaßt, daß die Transfer-Startinstruktion gewählt worden ist, wenn der Startkontroller 171 das Startspeichersignal 154 mit hohem Pegel empfängt. Da aber das BUSY-Erfassungssignal 155 während einer Zeitspanne bis zum Zeitpunkt t&sub1;&sub9; auf einem hohen Pegel ist, gibt der Startkontroller 171 das Starttriggersignal 153 nicht aus. Das Starttriggersignal 153 wird nämlich nicht ausgegeben, während der zweite serielle Datenprozessor 210 das BUSY-Signal ausgibt. Da somit der serielle Taktkontroller 302 nicht einen seriellen Takt erzeugt, wird die Inituerung der seriellen Transferoperation reserviert.
Nach Beendigung der Datenverarbeitung durch den zweiten seriellen Datenprozessor 210, der als ein Empfänger verwendet wird, wird zu einem Zeitpunkt t&sub1;&sub9; der BUSY-Zustand gelöst. Dann wird die serielle Daten-Übertragungs-Empfangs-Leitung 224 von einem niederen Pegel auf einen hohen Pegel geschaltet, so daß das BUSY-Erfassungssignal 155 auf einen niederen Pegel geschaltet wird. In diesem Zustand sind, da das Startspeichersignal 154 auf einem hohen Pegel ist, die zwei Bedingungen erfüllt, d. h. die Nicht-BUSY-Bedingung des zweiten seriellen Datenprozessors und die Start-Instruktions-Durchführung. Als ein Ergebnis wird das Start-Trigger- Signal 153 ausgegeben. Wenn der Startkontroller 171 das start-Trigger-Signal 153 ausgibt, erzeugt der serielle Taktkontroller 302 einen seriellen Takt, um die Schiebeoperation des nächsten 8-Bit-Schieberegisters 301 zu initiieren. Das Startspeicher-Flip-Flop 172 wird durch das Starttriggersignal 153 gelöscht, so daß das Startspeichersignal 154 auf einen niederen Pegel geschaltet ist.
Wie vorstehend angegeben, kann die gleiche Wirkung wie bei der ersten Ausführungsform mittels eines Apparates erzielt werden, der das Daten- und das BUSY-Signal über eine Signal leitung tranferiert.
Wie aus dem Vorstehenden zu ersehen ist, hat der vorstehend erwähnte serielle Datenprozessor eine Funktion zur Startsignalreservierung während des BUSY-Zustands, und kann sofort vom seriellen Interruptprogramm zum Hauptprogramm zurückkehren, ohne daß er warten muß, während die Empfängereinrichtung das BUSY-Signal ausgibt, um die eigentliche Daten verarbeitung wieder zu starten. Somit ist die Datenverarbeitungskapazität stark erhöht.
Beispielsweise wird anhand der Figur 5 ein Fall erläuert, bei dem eine Vielzahl von Bytes von seriellen 8-Bit-Daten übertragen werden. Die Fig. 5 ist ein Zeitdiagramm, das jede Datenverarbeitungsoperation des vorstehend erwähnten seriellen Datenprozessors und eines herkömmlichen seriellen Datenprozessors zeigt.
Bei der Ausführungsform gemäß der vorliegenden Erfindung werden für den Transfer eines 8-Bit-Datums 80 µsec benötigt, da es 10 µsec benotigt, um ein Datum von 1-Bit zu übertragen. Bei dem herkömmlichen seriellen Datenprozessor werden andererseits 60 µsec für einen Interruptprozeß nach dem Datentransfer und damit 140 µsec insgesamt benötigt. Der Interruptprozeß von 60 µsec besteht aus einer seriellen Datenverarbeitung von 20 µsec und einer Wartezeit von 40 µsec zur Auflösung des BUSY-Zustandes. Anders ausgedrückt, nimmt herkömmlicherweise die Hauptprogrammdurchführungszeit 80 µsec von der Gesamtzeit von 140 µsec ein, so daß die Datenverarbeitungseffizienz 57 % ist. Bei dem seriellen Datenprozessor gemäß der vorliegenden Erfindung kann andererseits nach der seriellen Datenverarbeitung, selbst während einer Zeitspanne von 40 µsec bis zur Initiierung der nächsten seriellen Datenübertragung die eigentliche Datenverarbeitung durchgeführt werden. Daher nimmt die Hauptprogrammdurchführungszeit 120 µsec der Gesamtzeit von 140 µsec ein, so daß die Datenverarbeitungseffizienz 86 % beträgt, was verglichen mit der herkömmlichen das 1,5-fache bedeutet.
Weiterhin kann nach Beendigung der seriellen Unterbrechung der serielle Datenprozessor gemäß der vorliegenden Erfindung vom seriellen Interruptprogramm zum Hauptprogramm zurückkehren. Daher ist es möglich, die Verarbeitung der anderen Unterbrechung, die im BUSY-Zustand erzeugt wird, durchzuführen. Somit ist insbesondere im Datenprozessor, der nicht mehrfach unterbrechen kann, die Ansprechzeit der Unterbrechung bemerkenswert reduziert. Auch für den Fall der Anwendung einer Realzeitverarbeitung kann eine große Wirkung erzielt werden.
Darüberhinaus ist es nicht notwendig, ein Programm für das Warten bis zur Auflösung des BUSY-Zustandes des Empfängers vorzubereiten, so daß in der verbleibenden Programmfläche ein Programm für die Datenverarbeitung gespeichert werden kann. Somit ist es möglich, den begrenzten Speicher effektiv auszunutzen.
Verglichen mit dem herkömmlichen seriellen Datenprozessor kann der Prozessor gemäß der vorliegenden Erfindung durch Hinzufügen einer sehr viel geringeren Anzahl von Hardware, wie beispielsweise einem BUSY-Signaldetektor, einem Startspeicher-Flip-Flop und einer Start-Reservierungs-Schaltung, realisiert werden. Daher kann eine große Wirkung erzielt werden, wenn die vorliegende Erfindung bei einem seriellen Datenprozessor angewendet wird. Zusätzlich kann die vorliegende Erfindung bei einer BUSY-Verarbeitung bei Parallel- Datentransfer angewendet werden.
Fig. 6 ist ein Blockschaltbild einer dritten Ausführungsform des Ubertragungs-/Empfangsssystems, das aus einem Paar serieller Datenprozessoren zusammengesetzt ist, mit einem ersten seriellen Datenprozessor 300, der als ein Hauptprozessor verwendet wird, und einem zweiten seriellen Datenprozessor 110, der als Hilfsprozessor verwendet wird.
Der erste serielle Datenprozessor 300, der als Hauptprozessor verwendet wird, hat ein Schieberegister 301 für den Datenübertragungs-/Empfang, einen seriellen Takttransmitter 302, einen BUSY-Signal-Eingangspuffer 303 und eine Daten verarbeitungseinheit 306, die alle miteinander über eine interne Busleitung 305 gekoppelt sind.
Das Schieberegister 301 ist ein Register mit 8-Bit-Konstruktion, das eine Schiebeoperation für Daten-Eingang/Ausgang synchron mit der abfallenden Kante eines seriellen Taktes 352 durchführt. Der Ausgang des Schieberegisters 301 wird über einen seriellen Datenausgangsanschluß 330 an eine serielle Datenübertragungsleitung 320 ausgegeben. Die Datenverarbeitungseinheit 306 steuert die Prozeßoperation des gesamten seriellen Datenprozessors 300. Die Datenverabeitungseinheit 306 führt die Schreiboperation der übertragungsdaten auf das Schieberegister 301 und die Herausleseoperation des Eingangspuffers 306 aus, und zwar beides über die interne Datenbusleitung 305. Wenn weiterhin die Startinstruktion durchgeführt wird, gibt die Datenverarbeitungseinheit 306 das Transferstartsignal 350 aus. Darüberhinaus startet die Datenverarbeitungseinheit 306 die Unterbrechung durch ein serielles Interruptsignal 351, um den Interruptprozeß durchzuführen. Wenn das Transferstartsignal 350 eingegeben ist, erzeugt der serielle Taktkontroller 302 den vorstehend erwähnten seriellen Takt 352, der an einem seriellen Taktanschluß ausgegeben wird, und auch einen Schiebetakt 353 des Schieberegisters 301. Wenn acht serielle Taktimpulse 352 ausgegeben sind, wird die Versorgung mit dem seriellen Takt 352 gestoppt, um den seriellen Transfer zu stoppen, und es wird das serielle Interruptsignal 351 erzeugt. In der Zeit in der kein Transfer stattfindet, wird ein Signal mit hohem Pegel an die serielle Taktleitung 322 ausgegeben. Ein BUSY-Eingangsanschluß 333 ist an eine BUSY-Signalleitung 323 angeschlossen. Der Eingangspuffer 303 ist so ausgebildet, daß er den Zustand des BUSY-Eingangsanschlusses 333 an die interne Datenbusleitung 305 ausgeben kann, und wird eingeschaltet, wenn die Datenverarbeitungseinheit 306 eine BUSY-Signalleseinstruktion durchführt.
Als nächstes wird der zweite serielle Datenprozessor 110 beschrieben, der ein Hilfsprozessor ist. Der zweite serielle Datenprozessor 110 hat ein Schieberegister 311, einen seriellen Taktempfänger 312, ein BUSY-Flip-Flop 180, eine interne Datenbusleitung 315, eine Datenverarbeitungseinheit 316, einen seriellen Dateneingangsanschluß 341, einen seriellen Taktanschluß 342 und einen BUSY-Ausgangsanschluß 344. Von diesen können das Schieberegister 311, der interne Datenbus 315, die Datenverarbeitungseinheit 316, der serielle Dateneingangsanschluß 341, der serielle Taktanschluß 342 und der BUSY-Ausgangsanschluß 344 identisch mit jenen der Einrichtung 300 des Hauptprozessors sein, und daher wird eine detaillierte Beschreibung weggelassen.
Das BUSY-Flip-Flop 180 arbeitet so, daß es jeweils an einem Setz-Eingangsanschluß ein serielles Interruptsignal 361 und an einem Rückstell-Eingangsanschluß ein Transfer-Bestätigungssignal 360 empfängt, und an seinem invertierten Ausgang Q ein BUSY-Signal 364 ausgibt. Wenn die Anstiegskante des seriellen Interruptsignals 361 eingegeben wird, wird das BUSY-Flip-Flop 180 so gesetzt, daß ein Signal mit niederem Pegel am BUSY-Ausgangsanschluß 344 ausgegeben wird. Wenn andererseits die Anstiegskante des Transfer-Bestätigungssignals 360 eingegeben wird, wird das BUSY-Flip-Flop 180 gelöscht, um am BUSY-Ausgangsanschluß 344 ein Signal mit hohem Pegel auszugeben.
Als nächstes wird anhand eines Zeitdiagramms gemäß Fig. 7 eine synchrone Beziehung für den Fall gezeigt, daß ein 8- Bit-Datum vom ersten seriellen Datenprozessor 300 auf den zweiten seriellen Datenprozessor 110 übertragen wird. Fig. 7 ist ein Zeitdiagramm, das die synchrone Beziehung zwischen einem seriellen Datum an der seriellen Datenleitung 320, einem seriellen Takt an der seriellen Taktleitung 322 und einem BUSY-Signal an der BUSY-Signalleitung 323 zeigt.
Hier wird im ersten seriellen Datenprozessor 30 das Datum Bit für Bit synchron mit dem Takt übertragen. Dann ist das Datum synchron mit dem Anstieg des Taktes vom zweiten seriellen Datenprozessor 110 empfangen.
Der zweite serielle Datenprozessor 110, der das serielle 8-Bit-Datum empfangen hat, erzeugt, zum Zeitpunkt t&sub1;&sub1; das Interruptsignal 361. Das BUSY-Flip-Flop 180, das zum Zeitpunkt t&sub1;&sub1; gesetzt wird, gibt ein Signal mit niederem Pegel an die BUSY-Signalleitung 323, um den ersten seriellen Datenprozessor 300 vom BUSY-Zustand zu informieren.
Eine Datenverarbeitungseinheit 316 liest den Inhalt des Schieberegisters 311 durch einen Interruptprozeß heraus und führt die notwendige Datenverarbeitung durch, um die Transferstart- oder Bestätigungsinstruktion zum Empfangen des nächsten seriellen Datums zu einem Zeitpunkt t&sub1;&sub2; durchzuführen. Das BUSY-Flip-Flop 180, das zum Zeitpunkt t&sub1;&sub2; gelöscht wird, gibt ein Signal mit hohem Pegel an die BUSY- Signalleitung 323, um den ersten seriellen Datenprozessor 300 zu informieren, daß der BUSY-Zustand ausgelöst ist.
Der erste serielle Datenprozessor 300, der zu irgendeinem Zeitpunkt die Abtastung der BUSY-Signalleitung 323 durchführt, bestätigt die Auflösung des BUSY-Zustandes des zweiten seriellen Datenprozessors 110, um den nächsten seriellen Datentransfer zu initiieren.
Wie vorstehend erwähnt wird bei dieser Ausführungsform der BUSY-Zustand automatisch gesetzt, nachdem der serielle 8-Bit-Datentransfer empfangen worden ist, und der BUSY-Zustand wird durch die Bezeichnung des Transferstarts oder der -bestätigung für den nächsten seriellen Datenempfang aufgelöst.
Fig. 8 ist ein Blockschaltbild einer vierten Ausführungsform eines seriellen Datenprozessors gemäß der vorliegenden Erfindung. In dieser Figur ist ein erster serieller Datenprozessor 400 gezeigt&sub5; der als ein Transmitter (Hauptprozessor) verwendet wird, und ein zweiter serieller Datenprozessor 410 gezeigt, der als Empfänger (Hilfsprozessor) verwendet wird.
Die vierte Ausführungsform zeigt einen seriellen Datenprozessor, der einen BUSY-Signaltransfer über eine serielle Datenleitung durchführen kann. Diese Ausführungsform unterscheidet sich von der dritten in der Konstruktion dadurch, daß der BUSY-Zustand des Empfängers auf den Empfänger über den seriellen Daten-Eingangs-/Ausgangsanschluß übertragen wird.
Als erstes wird der erste serielle Datenprozessor 400 beschrieben, der als Transmitter verwendet wird. Der erste serielle Datenprozessor 400 ist aus einem Schieberegister 301, einem seriellen Taktkontroller 202, einem Eingangspuffer 303, einem BUSY-Detektor 283, einer internen Datenbusleitung 305, einer Datenverarbeitungseinheit 306, einem Schieberegister-Ausgangspuffer 282, einem seriellen Daten- Eingangs-/Ausgangs-Anschluß 235 und einem seriellen Taktanschluß 332 gebildet. Von diesen können das Schieberegister 301, der Eingangspuffer 303, die interne Datenbusleitung 305, die Datenverarbeitungseinheit 306 und der serielle Taktanschluß 332 identisch mit jenen in der Fig. 6 gezeigten sein, so daß eine detaillierte Beschreibung derselben weggelassen wird.
Das Schieberegister 301 gibt über den Schieberegister-Ausgangspuffer 282 ein serielles Datum auf den seriellen Daten-Eingangs-/Ausgangs-Anschluß 235. Der Ausgang des Schieberegisters 301 wird nach dem Übertragen eines seriellen 8- Bit-Datums auf einem hohen Pegel gehalten. Der Schieberegister-Ausgangspuffer 282 ist vom offenen Drain-Ausgangstyp, der so arbeitet, daß sein Ausgang auf eine hohe Impedanz gebracht wird, wenn der Ausgang des Schieberegisters 301 "1" ist, und ein Signal mit niederem Pegel ausgegeben wird, wenn der Ausgang des Schieberegisters 301 auf "0" ist. Die serielle Daten-Übertragungs-Empfangs-Leitung 224 wird mittels eines Hochziehwiderstandes 290 auf eine gewisse Versorgungsspannung hochgezogen. Wenn das Schieberegister 301 einen Ausgang "1" hat, erhält der Ausgang des Schieberegister-Ausgangspuffers 282 eine hohe Impedanz, aber die serielle Daten-Übertragungs-/Empfangsleitung 224 wird durch den Hochziehwiderstand 290 auf einen hohen Pegel geschaltet. Der BUSY-Detektor 283 erfaßt das BUSY-Signal 364 an der seriellen Daten-Übertragungs-Empfangsleitung 224 über den seriellen Daten-Eingangs-/Ausgangs-Anschluß 235. Wenn der BUSY-Detektor 283 ein Signal mit hohem Pegel erfaßt, das die Auflösung des BUSY-Zustandes angibt, gibt der BUSY-Detektor 283 ein Takt-Stopsignal 257 aus. Der serielle Taktkontroller 302 der Fig. 8 unterscheidet sich von dem seriellen Takttransmitter 302, der in der Fig. 6 gezeigt ist, in dem Punkt, daß die Versorgung des seriellen Taktes 252 zum seriellen Taktanschluß 332 selbst dann fortgeführt wird, nachdem das serielle Interruptsignal 351 erzeugt worden ist, und die Erzeugung des seriellen Taktes 352 wird durch das Taktstop-Signal 257 gestoppt.
Als nächstes wird der zweite serielle Datenprozessor 410 beschrieben, der als ein Empfänger verwendet wird.
Der zweite serielle Datenprozessor 410 ist aus einem Schieberegister 311, einem seriellen Taktkontroller 212, einem BUSY-Flip-Flop 180, einem synchronisierenden Flip-Flop 271, einer internen Datenbusleitung 315, einer Datenverarbeitungseinheit 316, einem BUSY-Ausgangspuffer 214, einem seriellen Daten-Eingangs-/Ausgangs-Anschluß 245 und einem seriellen Taktanschluß 342 zusammengesetzt. Von diesen sind das Schieberegister 311, die interne Datenbusleitung 315, die Datenverarbeitungseinheit 316, der serielle Taktanschluß 342 und das BUSY-Flip-Flop 180 identisch mit dem in der Fig. 6 gezeigten, und daher wird eine detaillierte Beschreibung derselben weggelassen.
Der serielle Taktkontroller 212 hat weiterhin die Funktion, einen BUSY-Synchronisiertakt 266 auszugeben. Der BUSY-Synchronisiertakt 266 ist aus einem neunten Takt und den darauffolgenden Taktimpulsen des seriellen Taktes 352 zusammengesetzt. Das synchronisierende Flip-Flop 271 arbeitet so, daß es ein BUSY-Signal 364 empfängt, und synchron mit der fallenden Kante des BUSY-Synchronisiertaktes 266 ein synchrones BUSY-Signal 265 ausgibt. Der BUSY-Ausgangspuffer 214 ist vom offenen Drain-Ausgangstyp, der so arbeitet, daß er einen hohen Impedanz-Ausgangszustand einnimmt, wenn der Ausgang des synchronisierenden Flip-Flops 271 "1" ist, und ein Signal mit niederem Pegel an die serielle Daten-Übertragungs-Empfangs-Leitung 224 ausgibt, wenn der Ausgang am synchronisierenden Flip-Flop 271 "0" ist.
Bei Beendigung des seriellen 8-Bit-Datentransfers erhält der Zustand des seriellen Daten-Eingangs-Ausgangs-Anschlusses 235 des ersten seriellen Datenprozessors 200 eine hohe Impedanz, während die serielle Daten-Übertragungs-Empfangs- Leitung 224 durch einen Hochziehwiderstand 299 auf einen hohen Pegel geschaltet wird. Zu diesem Zeitpunkt wird, wenn der zweite serielle Datenprozessor über den BUSY-Ausgangspuffer 214 ein Signal mit niederem Pegel ausgibt, die serielle Daten-Übertragungs-Empfangs-Leitung 224 auf einen niederen Pegel geschaltet, was durch den BUSY-Detektor 283 detektiert werden kann.
Als nächstes wird anhand des Zeitdiagramms gemäß Fig. 9 eine synchrone Beziehung für den Fall gezeigt, daß von dem ersten seriellen Datenprozessor 400 ein 8-Bit-Datum auf den zweiten seriellen Datenprozessor 410 übertragen wird. Fig. 9 ist ein Zeitdiagramm, das eine sychrone Beziehung zwischen einem seriellen Datum und einem BUSY-Signal an der seriellen Daten-Ubertragungs-Empfangsleitung 224 und einem seriellen Takt an der seriellen Taktleitung 322, zeigt. Die 8-Bit-Daten-Transferoperation vom ersten seriellen Datenprozessor 400 zum zweiten seriellen Datenprozessor 410 erfolgt auf die gleiche Art und Weise wie bei der Fig. 6, und daher wird eine detaillierte Beschreibung derselben weggelassen. Der Ausgang des Schieberegisters 301 wird jedoch zum Zeitpunkt t&sub2;&sub2; nach Beendigung des seriellen 8-Bit-Datentransfers auf einen hohen Pegel geschaltet, so daß das BUSY-Signal am Empfänger empfangen werden kann.
Der zweite serielle Datenprozessor 410, der das serielle 8- Bit-Datum empfangen hat, erzeugt zum Zeitpunkt t&sub2;&sub1; ein Interruptsignal 361. Das BUSY-Flip-Flop 180 wird zum Zeitpunkt t&sub2;&sub1; gesetzt, so daß es ein Signal mit niederem Pegel ausgibt. Das synchronisierende Flip-Flop 271 gibt ein Signal mit niederem Pegel an die serielle Daten-Übertragungs- Empfangs-Leitung 224 synchron mit dem Abfallzeitpunkt t&sub2;&sub2; des BUSY-Synchronisiertaktes 266, um den ersten seriellen Datenprozessor 400 vom BUSY-Zustand zu informieren. Der Datenprozessor 316 liest den Inhalt aus dem Schieberegister 311 mittels des Interruptprozesses, um eine notwendige Datenverarbeitung durchzuführen und erzeugt dann das Transferstart- oder Transfer-Bestätigungs-Signal zum Zeitpunkt t&sub2;&sub3;, um das nächste serielle Datum zu empfangen. Das BUSY- Flip-Flop 180, das zum Zeitpunkt t&sub2;&sub3; gelöscht worden ist, gibt ein Signal mit hohem Pegel aus. Das synchronisierende Flip-Flop 271 gibt ein Signal mit hohem Pegel an die serielle Datenübertragungsleitung 224 synchron mit dem Abfallzeitpunkt t&sub2;&sub4; des BUSY-Synchronisiertaktes 266, um den ersten seriellen Datenprozessor 400 zu informieren, daß der BUSY-Zustand aufgelöst ist.
Der erste serielle Datenprozessor 400 führt das Abtasten des BUSY-Zustandes an der seriellen Daten-Ubertragungs-Empfangs-Leitung 224 durch den BUSY-Detektor 283 aus, nachdem das serielle Datum übertragen worden ist, und löst den nächsten seriellen Datentransfer aus, nachdem die Auflösung des BUSY-Zustandes des seriellen Datenprozessors 210 bestätigt worden ist.
Wie aus dem Vorstehenden zu ersehen ist, macht es für den Fall, daß die Übertragung/der Empfang des seriellen Datums und des BUSY-Signals zwischen seriellen Datenprozessoren, die mittels einer einfachen Datenleitung verbunden sind, durchgeführt wird, eine Konstruktion, wie sie in der Fig. 8 gezeigt ist, möglich, daß automatisch der BUSY-Zustand gesetzt werden kann, nachdem der serielle 8-Bit-Datentransfer beendet ist und der BUSY-Zustand aufzullsen, und zwar mit der Bezeichnung des Transferstarts oder dessen Bestätigung, ohne daß spezielle BUSY-Steuerungsprogramme durchgeführt werden müssen.
Wie vorstehend erwähnt hat der vorstehend beschriebene serielle Datenprozessor eine Funktion, die es möglich macht, das Setzen des BUSY-Zustandes, automatisch nach der Beendigung des seriellen 8-Bit-Datentransfers, und die Auflösung des BUSY-Zustandes durch die serielle Transferstartoperation durchzuführen. Daher ist es möglich, nachdem der serielle Transfer für den nächsten seriellen Datenempfang gestartet worden ist, sofort von dem seriellen Interruptprogramm zum Hauptprogramm zurückzukehren, um die eigentliche Datenverarbeitung wieder zu starten, ohne daß die Auflösung des BUSY-Signals mittels eines Programms durchgeführt wird. Somit kann die Datenverarbeitungs-Kapazität stark verbessert werden.
Beispielsweise wird anhand der Fig. 10 ein Fall beschrieben, bei dem eine Vielzahl von Bytes in Form von seriellen 8-Bit-Daten übertragen werden. Fig. 10 ist ein Zeitdiagramm zur Erläuterung der Datenverarbeitungsoperationen des seriellen Datenprozessors gemäß der vorliegenden Erfindung bzw. des herkömmlichen seriellen Datenprozessors.
In dem herkömmlichen seriellen Datenprozessor werden 80 µsec benotigt, um den seriellen 8-Bit-Datentransfer durchzuführen. In dem seriellen Datenprozessor, der als Empfänger verwendet wird, beträgt die Zeit für den Interruptprozeß nach dem Transfer 90 µsec, was zu einer Gesamtzeit von 170 µsec führt. Die Interruptprozeß-Zeiten von 90 µsec besteht aus dem Setzen des BUSY-Zustandes mit 20 µsec, der eigentlichen Datenverarbeitung des empfangenen Datums mit 50 µsec und der Auflösung des BUSY-Zustandes mit 20 µsec. Bei dem seriellen Datenprozessor, der als ein Transmitter verwendet wird, beträgt andererseits der Interruptprozeß nach dem Transfer 90 µsec, der aus der Verarbeitung des nächsten Transfers mit 40 µsec und der Wartezeit von 50 µsec auf die Auflösung des BUSY-Zustandes, besteht.
In dem seriellen Datenprozessor gemäß der vorliegenden Erfindung werden 80 µsec wie beim herkömmlichen Prozessor benötigt, um den seriellen 8-Bit-Datentransfer durchzuführen. Bei dem seriellen Datenprozessor, der als Empfänger verwendet wird, beträgt aber die Interruptprozeß-Zeit nach dem Transfer 50 µsec, was zu einer Gesamtzeit von 130 µsec führt. Die Interruptprozeßzeit von 50 µsec besteht aus 50 µsec für die Durchführung der Verarbeitung der empfangenen Daten, da das Programm zum Einstellen und Auflösen des BUSY-Zustandes nicht mehr notwendig ist. Auch in dem seriellen Datenprozessor, der als Transmitter verwendet wird, benötigt der Interruptprozeß nach dem Transfer 50 µsec, bestehend aus der Verarbeitung des nächsten Datentransfers mit 40 µsec und der Wartezeit von 10 µsec auf die Auflösung des BUSY-Zustandes. Nun werden die detaillierten Wirkungen der vorliegenden Erfindung erläutert.
Als erstes wird die Interruptprozeß-Zeit beschrieben. Herkömmucherweise hat der Interruptprozeß 90 µsec benotigt. Gemäß der vorliegenden Erfindung benötigt er nur 50 µsec, was für die Verarbeitung der empfangenen Daten erforderlich ist, da eine Prozeßzeit von 40 µsec für das Einstellen und Auflösen des BUSY-Zustandes abgeschnitten werden kann. Somit kann die Interruptprozeß-Zeit verglichen mit der des herkömmlichen Datenprozessors um fast die Hälfte reduziert werden.
Zweitens wird die Hauptprogramm-Verarbeitungszeit beschrieben. Die Hauptprogramm-Verarbeitungszeit hat herkömmlicherweise 80 µsec der insgesamt 170 µsec für den seriellen 8- Bit-Datentransfer eingenommen, was zu einer Verarbeitungseffizienz von 47 % führt. Gemäß der vorliegenden Erfindung ist andererseits eine Verarbeitungszeit von 40 µsec für das Einstellen und Auflösen des BUSY-Zustandes nicht notwendig, so daß während der Zeitspanne von 40 µsec das Hauptprogramm durchgeführt werden kann. Daher resultiert eine Hauptprogramm-Verarbeitungszeit von 120 µsec aus dem Addieren von 40 µsec zu 80 µsec für das Übertragen des seriellen 8-Bit- Datums. Somit wird die Prozeßeffizienz auf 67 % erhöht, d.h., verglichen mit der herkömmlichen Einrichtung kann das 1,5-fache der Datenverarbeitung durchgeführt werden.
Drittens wird die serielle Datentranfergeschwindigkeit beschrieben. Eine Zyklus der seriellen Datenverarbeitungszeit, die aus der seriellen 8-Bit-Datentransferzeit und der Interruptprozeß-Zeit besteht, beträgt herkömmlicherweise 170 µsec. Gemäß der vorliegenden Erfindung werden nur 130 µsec benötigt, was dazu führt, daß die Geschwindigkeit eines seriellen Datentransferzyklus verglichen mit der herkömmlichen um das 1,3-fache erhöht ist. Somit kann insbesondere für den Fall, daß eine große Menge an seriellen Daten übertragen wird, eine große Wirkung erwartet werden.
Viertens wird die Rückkehrzeit zum Hauptprogramm bei dem seriellen Datenprozessor beschrieben, der als ein Transmitter verwendet wird. Der serielle Datenprozessor, der als Transmitter verwendet wird, kann um 40 µsec früher zum Hauptprogramm zurückkehren, als Ergebnis der verringerten Zeit des Interruptprozesses des seriellen Datenprozessors, der als Empfänger verwendet wird. Somit kann in einem Datenprozessor, der keine Multiinterruptfunktion hat, die Ansprechgeschwindigkeit auf die Unterbrechung merklich verbessert werden. Insbesondere wenn er bei der Realzeit-Verarbeitung verwendet wird, kann eine große Wirkung erwartet werden.
Fünftens wird die Verwendungseffizienz der Programmfläche beschrieben. Bei dem seriellen Datenprozessor, der als Empfänger verwendet wird, sind die Programme zum Setzen und Auflösen des BUSY-Zustandes nicht mehr notwendig, so daß in der Programmfläche, die für die vorstehend genannten Programme vorgesehen ist, das Programm für die Datenverarbeitung gespeichert werden kann. Daher ist es möglich, den begrenzten Speicher effektiv zu nutzen.
Weiterhin können solche Vorteile wie Vereinfachung des Designs und Verringerung der Kosten erzielt werden, da die BUSY-Signalausgangsschaltungen mit einer extrem kleinen Menge an Hardware realisiert werden können.
Weiterhin kann die vorliegende Erfindung bei einer BUSY- Steuerung für Parallel-Verarbeitung angewandt werden.
Die Erfindung wurde anhand der spezifischen Ausführungsformen gezeigt und beschrieben. Es ist jedoch anzumerken, daß die Erfindung auf keine Weise durch die Einzelheiten der dargestellten Strukturen begrenzt ist, sondern daß Änderungen und Modifikationen möglich sind.

Claims

1. Datentransfersystem mit einem Datenprozessor (100) zum Zuführen einer vorbestimmten zu übertragenden Datenlänge und einem zweiten Datenprozessor (310) zum Empfangen der vorbestimmten Datenlänge,

einem ersten und zweiten Datenprozessor, die über eine Datentransferleitung (320) und eine Taktleitung (322) gekoppelt sind, wobei der erste Datenprozessor eine erste Datenverarbeitungsvorrichtung (306) und einen Datentransfervorrichtung (301, 305) aufweist, die die vorbestimmte Datenlänge empfängt, um die gleichen Daten über die Datentransferleitungen synchronisiert mit einem Synchrontaktsignal über die Taktleitung zu übertragen, wobei der erste Datenprozessor ferner aufweist eine serielle Taktvorrichtung (302), die das synchrone Taktsignal zur Taktleitung überträgt, eine Busy-Ermittlungsvorrichtung (170, 322, 283) zum Erfassen eines Busy-Signals, das erzeugt wird durch den zweiten Datenprozessor bei einem Interrupt-Prozeß, nachdem der zweite Datenprozessor die vorbestimmte Datenlänge empfangen hat, wobei das Busy-Signal ausgelöst wird, nachdem der zweite Datenprozessor die Datenverarbeitung der empfangenen Daten vollendet hat,

wobei das Datentransfersystem

dadurch gekennzeichnet ist, daß

der erste Datenprozessor (100) eine Sperrvorrichtung (172) aufweist zum Empfangen eines Transfer-Startsignals (350) von der ersten Datenprozessorvorrichtung (306) und zum Sperren des Transferdatensignales (154); und

daß der erste Datenprozessor ferner eine Transfer-Steuervorrichtung (171) enthält, die verbunden ist mit der Sperrvorrichtung (172), der Busy-Erfassungsvorrichtung (170) und der seriellen Taktvorrichtung (302), um ein Start-Trigger- Signal (153) zu erzeugen;

wodurch das Start-Trigger-Signal nur erzeugt wird, wenn das Busy-Signal inaktiv ist oder wird, nachdem das Transfer- Startsignal gesperrt wurde, und

wodurch infolge der Erzeugung des Start-Trigger-Signals die serielle Taktvorrichtung das synchrone Taktsignal erzeugt und die Sperrvorrichtung gelöscht wird.

2. Datentransfersystem nach Anspruch 1,

wobei die Datentransfervorrichtung ein Schieberegister (301) aufweist, das einen parallelen Eingang hat, der über einen internen Datenbus (305) mit der Datenverarbeitungsvorrichtung (306) verbunden ist, um eine vorbestimmte Länge von parallelen Daten von der Datenverarbeitungsvorrichtung zu empfangen, wobei das Schieberegister (301) einen seriellen Ausgang hat, der mit einem Datentransferanschluß (330) gekoppelt ist, und eine Taktsteuervorrichtung (302) zum Erzeugen eines seriellen Taktes an einen Taktübertragungsanschluß (232) und das Schieberegister (301), um so zu verursachen, daß die Daten, die im Schieberegister (301) gehalten sind aus dem seriellen Ausgang des Schieberegisters (301) synchron mit dem seriellen Takt ausgegeben werden.

3. Datentransfersystem nach Anspruch 2,

wobei die Busy-Feststellungsvorrichtung einen Busy-Detektor (170) aufweist, der in Antwort auf ein Busy-Signal (332) vom zweiten Datenprozessor (310) ein Busy-Entdeckungssignal (155) erzeugt, wobei die Transfer-Startsignal-Haltevorrichtung eine Sperrvorrichtung (172) aufweist, die durch das Transfer-Startsignal (350) gesetzt werden kann, um ein Start-Speichersignal (154) zu erzeugen, und wobei die Transfer-Steuervorrichtung einen Transfer-Startkontroller (171) enthält, der das Busy-Ermittlungssignal (155) und das Start-Speicher-Signal (154) empfängt, um, wenn das Busy-Ermittlungssignal (155) inaktiv ist und das Start-Speicher- Signal (154) aktiv, ein Start-Trigger-Signal (153) zur seriellen Taktvorrichtung (302) und der Sperrvorrichtung (172) zu erzeugen, so daß die serielle Taktvorrichtung veranlaßt, daß das Schieberegister (301) die seriellen Daten ausgibt und die Sperrvorrichtung (172) rückgesetzt wird.

4. Datentransfersystem nach Anspruch 3,

wobei der Busy-Detektor (170) mit seinem Eingang verbunden ist mit einem vom Datentransferanschluß unabhängigen Busy- Signalanschluß (333).

5. Datentransfersystem nach Anspruch 3,

wobei der Busy-Detektor (170) mit seinem Eingang verbunden ist mit dem Datentransferanschluß (235), und wobei der serielle Ausgang des Schieberegisters (301) verbunden ist mit einem Eingang eines Pufferschaltkreises (281), dessen Ausgang verbunden ist mit dem Datentransferanschluß (235), wobei der Ausgang des Pufferschaltkreises (281) entweder einen Zustand hoher Impedanz oder niederer Impedanz annimmt in Antwort auf den Eingang, so daß, wenn der Datentransferanschluß (235) verbunden ist mit einer hochgezogenen (Pulled up) Datentransferleitung (224), die Datentransferleitung wahlweise entweder auf niedrigen Pegel oder auf hohen Pegel gebracht wird in Ubereinstimmung mit dem Ausgangszustand des Pufferschaltkreises (281).