KR910008415B1

KR910008415B1 - 센트로닉스 호환 병렬 접속시 응답 및 비지신호 발생회로

Info

Publication number: KR910008415B1
Application number: KR1019890011724A
Authority: KR
Inventors: 오수환
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1989-08-17
Filing date: 1989-08-17
Publication date: 1991-10-15
Also published as: KR910005172A; FR2651626B1; FR2651626A1

Abstract

내용 없음.

Description

센트로닉스 호환 병렬 접속시 응답 및 비지신호 발생회로

제1도는 종래의 회로도.

제2도는 본 발명의 회로도.

제3도 및 제4도는 종래의 파형도.

제5도는 본 발명의 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : CPU 20 : 비지 발생부

30 : 센트로닉스 케이블 40 : D플립플롭

50 : 카운트부 60 : 클럭 발생부

G1 : 오아게이트 G2-G4 : 앤드게이트

본 발명은 센트로닉스(centronics)호환 병렬 접속(interface)을 사용하는 장치에 있어서 통신 제어회로에 관한 것으로, 특히 통신 쌍방간의 데이터 송수신을 제어하는 응답(Acknowledge)신호와 비지(Busy)신호를 발생하는 회로에 관한 것이다.

일반적으로 레이저 프린터등과 같이 센트로닉스 호환 병렬접속을 사용하는 장치 사이의 데이터 송수신 방식은 센트로닉스의 기본 규칙을 따르게 되는데 종래의 경우에는 예를 들어 컴퓨터로부터 데이타가 전송될 시 제1도에 도시된 바와 같이 접속 케이블(30)의 스트로브(strobe)신호(S1)와 함께 데이타가 전송되었다. 상기 스트로브 신호(S1)가 발생되면 현재 전송된 데이타의 처리를 CPU(10)가 처리할 때까지 다른 데이타의 전송을 중지시키기 위해 비지 발생부(20)를 통해 하이 상태의 비지 신호(S2)를 발생한다. 이때 상기 비지신호(S2)는 CPU(10)의 인터럽트(INT)단자로 인가되어 상기 CPU(10)에 데이타 수신을 알인다. 상기 CPU(10)는 수신된 데이타를 읽어들이고 출력포트(Y1)을 통해 응답신호(S3)를 발생하여 센트로닉스 케이블(30) 입력단자

를 통해 전송기기로 송출하여 데이타 수신완료를 통지한다. 동시에 비지 발생부(20)에 의해 하이 상태로 출력되던 비지신호(S2)를 로우상태로 변환하여 다른 데이타 수신 준비를 완료한다.

한편 상기 CPU(10)가 데이타 수신 불능인 상황이 되면 비지신호(S2)를 하이 상태로 변환시켜야 한다. 즉 상기 비지발생부(20)가 CPU(10)로부터 데이타 수신 후의 비지 발생 및 해제를 제어하는 제1제어신호(S5)의 제어를 받아 비지신호(S2)를 발생하면 상기 비지신호(S2)와 상기 CPU(10)로부터 발생되는 제2제어신호(S6)는 오아게이트(G1)로 입력되어 논리 조합된 결과를 상기 센트로닉스 케이블(30)의 비지 입력단(BUSY)으로 인가한다.

여기서 상기 제2제어신호(S6)는 상기 CPU(10)가 임의의 순간에 필요에 따라 비지를 발생 또는 해제시키기 위하여 출력하는 신호이다.

한편 데이타 수신후 응답신호(S3)와 비지신호(S2)의 타이밍 관계는 전송기기 측에서 보면 한 데이타를 전송한 후 수신측으로부터의 비지신호(S2)가 로우 상태이고, 응답신호(S3)가 수신되면 다음 데이타를 전송할 수 있게 되어야 하며 상기 CPU(10)에서 소프트 웨어적으로 발생시키게 된다. 즉 제1도에 도시된 바와 같이(t1)시점에서 데이타가 수신된 후 (t2) 시점에서 데이타를 상기 CPU(10)에서 읽은 다음 (t3) 시점에서 출력 포트를 통해 비지신호(S2) 및 응답신호(S2)를 순서적으로 출력시켜 다음 데이타 수신 준비 상태임을 전송기기에 알리게 된다. 이는 상기 (t3) 시점이 되는 순간 전송기기는 다음 데이타를 송신하게 되고 다시 상기 CPU(10)로 비지신호(S2)에 의한 인터럽트 신호가 발생되어 제3도의 경우 (3b)와 같이 응답신호(S3)가 다시 하이상태로 변하기 전에 다른 데이타 수신을 처리해야 하므로 CPU(10)의 오동작을 초래하게 되는 단점이 있었다. 그러므로 이러한 문제를 해결하기위하여 제4도의 (4c)에 도시된 바와 같이 응답신호 (S3)를 먼저 처리한 후 비지신호(S2)처리하도록 할 수는 있었으나 상기와 같이 할 경우에는 스트로브신호(S1)와 응답신호 (S3)만으로 핸드 쉐이킹(Hand shaking)하는 경우가 있어 유사한 문제를 초래하게 되는 단점이 있었다. 뿐만 아니라 응답신호(S3)를 상기 CPU(10)에서 소프트웨어적으로 처리하면 응답신호(S3)가 로우 상태로 약 10μsec 정도 소요되므로 이 기간 동안 상기 CPU(10)에서는 발생시키기만 하므로 전체 시스템의 성능을 저하시키는 결과를 초래하는 문제점이 있었다. 또한 제3 및 제4도와 같이 비지신호(S2) 및 응답신호(S3)를 모두 소프트웨어적으로 처리하는 경우에는 출력 포트 출력이 (Y0) 및 (Y1)단자로 2번 발생하게 되는 등 상기 CPU(10)의 실행 시간이 길어지게 된다. 이 시간은 전체적으로 보면 짧은 시간이라 할 수 있으나 데이타 전송량이 많아지면 시스템의 성능을 저하시키는 단점이 있었다.

따라서 본 발명의 목적은 응답신호와 비지신호를 정확하게 발생시켜 통신 쌍방간의 데이타 송수신을 정확하게 수행토록 하는 응답 및 비지신호 발생회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제2도는 본 발명의 회로도로써, 시스템을 제어하는 CPU(10)와, 컴퓨터와 접속되어 상기 컴퓨터로부터 데이타가 수신되면 스트로브 신호(S1)를 발생하는 센트로닉스 케이블(30)과 소정 제어 및 상기 스트로브 신호(S1) 상태에 따라 비지신호(S2)를 발생하여 상기 CPU(10)의 인터럽트 단자(INT) 및 상기 센트로닉스 케이블(30)의 비지단자(BUSY)로 인가하는 비지발생부(20)와, 상기 CPU(10)의 제어를 받아 상기 센트로닉스 케이블(30)로 응답신호(S32)를 발생하며 상기 비지발생부(20)를 제어하는 응답신호 발생 제어회로(100)로 구성된다. 여기서 상기 응답신호 발생 제어회로(100)의 구성을 살펴보면, 소정 주파수를 갖는 클럭을 발생하는 클럭발생부(60)와, 상기 CPU(10)로부터 발생되는 처리 완료 신호(S31)상태에 따라 소정 제어 신호와 상기 클럭신호를 논리 조합하는 제2앤드게이트(G3)와, 상기 제2앤드게이트(G3) 출력을 카운팅하여 응답 신호 발생제어신호(S8) 및 비지소거신호(S9)를 발생하는 카운터부(50)와 상기 응답 신호 발생제어신호(S8)와 액티브 로우로 동작하는 리세트 제어신호

를 논리 조합하는 제3앤드게이트(G4)와, 상기 제3앤드게이트(G4) 출력상태에 따라 상기 처리 완료신호(S31)에 동기되어 응답신호(S32)를 발생하는 D플립플롭(40)과, 상기 비지소거신호(S9)와 상기 리세트 제어신호

를 논리 조합하여 상기 비지 발생부(20)의 클리어바

단자로 인가하는 제1앤드게이트(G2)로 구성된다.

상술한 구성에 의거 본 발명을 상세히 설명한다.

먼저 타자기로부터 데이타가 수신되면 센트로닉스 케이블(30)로부터 제5도의 (t7) 시점에서 (5a)에 도시된 바와 같이 스트로브 신호가 발생되어 비지발생부(20)로 인가된다. 이때 상기 비지발생부(20)로부터는 하아상태의 비지신호(S2)가 발생되어 오아게이트(G1)의 한 입력단으로 인가됨과 동시에 CPU(10)의 인터럽트 입력단자(INT)로 인가되어 데이타 수신 상태임을 알리게 된다.

(t8) 시점에서 상기 인터럽트 신호(이하 상기 CPU(10)의 인터럽트 단자로 인가되는 상기 비지신호(S2)를 편의상 인터럽트 신호라 한다)에 의해 CPU(10)가 데이타 처리를 완료하면 출력포트(Y1)를 통해 처리완료 신호(S31)를 발생하여 응답신호 발생 제어회로(100)를 동작시키게 된다. 이때 상기 처리완료 신호(S31)는 카운터부(50)의 초기치를 "0"로 세트한다. 한편 D플립플롭(40)은 상기 처리완료신호(S31)의 상승에지(rising edge)에 의해 클럭킹되어 비반전 출력단자(Q)를 통해 하이상태를 출력하게 되므로 반전단자

로 부터 출력되어 상기 센트로닉스 케이블(30)의 입력단자

로 공급되는 응답신호(S32) (t9) 시점에서 (5c)와 같이 로우상태가 된다.

이 순간에 상기 CPU(10)는 센트로닉스 핸드 쉐이킹 작업이 완료되어 다음 데이타 수신 준비를 완료할 수 있게 된다. 상기와 같은 (t9) 시점 이후는 제2앤드게이트(G3)의 한 단자로 공급되는 상기 D플립플롭(40)의 비반전출력(Q)이 제5도의 (5e)와 같이 하이 상태로 되므로 클럭발생부(60)로부터 상기 제2앤드게이트(G3)의 타단으로 공급되는 클럭 신호를 카운트부(50)의 클럭입력단자(Ckin)로 입력되어 상기 카운트부(50)가 동작을 시작한다.

여기서 상기 클럭발생회로(60)를 조정하여 카운터의 최대치가 약 10μsec 정도가 되도록 하여 최대치에 도달하면 응답 신호(S32)가 (t11)시점에서와 같이 하이 상태로 되도록 한다. 이때 비지신호(S2)는 (t10)시점에서와 같이 카운트부(50)에서 카운트한 값이 최대치의 반이 되는 순간 제1앤드게이트(G2)를 통해 상기 카운트부(50) 제1출력단자(Hfco)로부터 (5f)와 같이 비지 소거 신호(S9)가 발생되어 비지 발생부(30)로 인가되어 비지신호(S2)를 로우상태로 전환시키게 된다. 그러므로 (t10) 시점에서 다음 데이타 수신 가능 상태가 된다.

상술한 바와 같이 CPU에서 응답신호 발생 제어신호만으로 비지신호 및 응답신호를 발생시킬 수 있어 시스템의 성능을 향상시킬 수 있으며 상기 CPU에서는 응답신호 발생을 한번의 출력 포트를 억세스(access)하므로써 완료되므로 전술한 바와 같은 10μsec 정도의 시간을 낭비할 필요가 없어지는 이점이 있을 뿐만 아니라 상기 비지신호와 응답신호는 CPU가 수신 준비 상태로 가기 위해 충분한 시간을 두고 하드웨어적으로 만들어지므로 안정적으로 데이타 수신을 할 수 있게 되어 상대적으로 속도가 느린 CPU를 사용할 시에도 안정적인 통신이 가능한 장점이 있다.

Claims

센트로닉스 호환 병렬 접속시 응답 및 비지신호 발생회로에 있어서, 컴퓨터로부터 데이타 수신시 스트로브 신호(S1)를 발생하는 센트로닉스 케이블(30)과, 소정 제어 및 상기 스트로브 신호(S1)상태에 따라 비지신호(S2)를 발생하여 상기 센트로닉스 케이블(30)로 인가하는 비지발생부(20)와, 시스템을 제어하며 상기 비지신호(S2)상태에 따라 수신데이타 처리완료신호(S31)를 발생하는 CPU(10)와, 소정 제어를 받아 상기 처리 완료신호(S31)상태에 따라 상기 센트로닉스 케이블(30)로 응답신호를 발생하는 응답신호 발생부와 상기 처리완료신호(S31)상태에 따라 소정 클럭을 카운팅하여 상기 응답신호 발생부로 응답신호 발생 제어신호(S8)를 발생하며 상기 비지발생부(20)로 비지소거신호(S9)를 발생하는 카운트부(50)로 구성됨을 특징으로 하는 회로.