JPH0658656B2 - データ転送システム - Google Patents
データ転送システムInfo
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- JPH0658656B2 JPH0658656B2 JP59194488A JP19448884A JPH0658656B2 JP H0658656 B2 JPH0658656 B2 JP H0658656B2 JP 59194488 A JP59194488 A JP 59194488A JP 19448884 A JP19448884 A JP 19448884A JP H0658656 B2 JPH0658656 B2 JP H0658656B2
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- bus
- data transfer
- transfer
- dma
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通バスを利用してデータ転送を行なうデー
タ転送システムに関し、特に同期制御と非同期制御を混
在させたデータ転送システムに関する。
タ転送システムに関し、特に同期制御と非同期制御を混
在させたデータ転送システムに関する。
コンピュータシステムにおいては、共通バスにプロセツ
サ，メモリ及びチヤネル等が接続され、これらの間で共
通バスを利用してアドレス，データのやりとりが行なわ
れる。例えば、チヤネルがメモリに対しＤＭＡ（ダイレ
クトメモリアクセス）を行なう場合には、共通バスの支
配権を獲得した後、共通バスを介しメモリにアドレスを
与えて、メモリからの読出しデータを共通バスを介して
受けるようにしており、このため共通バスに対するデー
タ転送制御が必要となる。
サ，メモリ及びチヤネル等が接続され、これらの間で共
通バスを利用してアドレス，データのやりとりが行なわ
れる。例えば、チヤネルがメモリに対しＤＭＡ（ダイレ
クトメモリアクセス）を行なう場合には、共通バスの支
配権を獲得した後、共通バスを介しメモリにアドレスを
与えて、メモリからの読出しデータを共通バスを介して
受けるようにしており、このため共通バスに対するデー
タ転送制御が必要となる。
第４図は従来の共通バスを利用したデータ転送制御方式
の構成図であり、データバスＤ−ＢＵＳ，アドレスバス
Ａ−ＢＵＳ及び制御線Ｃ−ＢＵＳにプロセツサ１，メモ
リ２及びチヤネル３ａ，３ｂが接続されている。メモリ
２には、プロセツサ１及び各チヤネル３ａ，３ｂからの
要求に応じバス支配権獲得制御を行なうバス支配権獲得
制御部（以下バス制御部と称す）２１と、メモリ制御部
２２と、メモリ素子２０と、アドレスレシーバ２３と、
データトランシーバー２４とが設けられており、制御線
Ｃ−ＢＵＳから与えられる制御信号に従つてメモリ制御
部２２がアドレスバスＡ−ＢＵＳからアドレスレシーバ
２３から受けたアドレスをメモリ素子２０へ与え、１ワ
ードのデータを読出し、データトランシーバ２４を介し
てデータバスＤ−ＢＵＳに送出する。一方、各チヤネル
３ａ，３ｂは、各々ＤＭＡコントローラ３０ａ，３０ｂ
と、入出力コントローラ３１ａ，３１ｂとを有し、ＤＭ
Ａ転送を行なうため、ＤＭＡコントローラ３０ａ，３０
ｂからバス支配権要求ＤＭＡＲＱ１，２をバス制御部２
１に送出してバス支配権を獲得した後、アドレスバスＡ
−ＢＵＳにアドレスを送出し、入出力コントローラ３１
ａ，３１ｂがデータバスＤ−ＢＵＳよりメモリ２からの
データを受け取る。
の構成図であり、データバスＤ−ＢＵＳ，アドレスバス
Ａ−ＢＵＳ及び制御線Ｃ−ＢＵＳにプロセツサ１，メモ
リ２及びチヤネル３ａ，３ｂが接続されている。メモリ
２には、プロセツサ１及び各チヤネル３ａ，３ｂからの
要求に応じバス支配権獲得制御を行なうバス支配権獲得
制御部（以下バス制御部と称す）２１と、メモリ制御部
２２と、メモリ素子２０と、アドレスレシーバ２３と、
データトランシーバー２４とが設けられており、制御線
Ｃ−ＢＵＳから与えられる制御信号に従つてメモリ制御
部２２がアドレスバスＡ−ＢＵＳからアドレスレシーバ
２３から受けたアドレスをメモリ素子２０へ与え、１ワ
ードのデータを読出し、データトランシーバ２４を介し
てデータバスＤ−ＢＵＳに送出する。一方、各チヤネル
３ａ，３ｂは、各々ＤＭＡコントローラ３０ａ，３０ｂ
と、入出力コントローラ３１ａ，３１ｂとを有し、ＤＭ
Ａ転送を行なうため、ＤＭＡコントローラ３０ａ，３０
ｂからバス支配権要求ＤＭＡＲＱ１，２をバス制御部２
１に送出してバス支配権を獲得した後、アドレスバスＡ
−ＢＵＳにアドレスを送出し、入出力コントローラ３１
ａ，３１ｂがデータバスＤ−ＢＵＳよりメモリ２からの
データを受け取る。
また、プロセツサ１がメモリ２又はチヤネル３ａ，３ｂ
とデータ転送するには、プロセツサ１がバス支配要求Ｂ
ＣＲＱをバス制御部２１に送出してバス支配許可ＢＣＡ
ＣＫを受けて、バス支配権を獲得した後、アドレスバス
Ａ−ＢＵＳにアドレスを送出し、チヤネル３ａ，３ｂ又
はメモリ２とデータバスＤ−ＢＵＳを介しデータのやり
とりを行なう。
とデータ転送するには、プロセツサ１がバス支配要求Ｂ
ＣＲＱをバス制御部２１に送出してバス支配許可ＢＣＡ
ＣＫを受けて、バス支配権を獲得した後、アドレスバス
Ａ−ＢＵＳにアドレスを送出し、チヤネル３ａ，３ｂ又
はメモリ２とデータバスＤ−ＢＵＳを介しデータのやり
とりを行なう。
このようにして、バス支配権を獲得し、プロセツサ１が
メモリ２又はチヤネル３ａ，３ｂとの間でデータ転送
（以下Ｐモードのデータ転送と言う）を行ない、又はチ
ヤネル３ａ，３ｂがメモリ２へＤＭＡ転送を行なう。こ
のような転送制御においては、第５図(A)の非同期制御
方式と第５図(B)の同期制御方式がある。非同期制御方
式では、各プロセツサ，メモリ，チヤネルで別個の自己
のクロツクに従つて転送動作が制御され、例えば第５図
(イ)においては、チヤネル３ａがクロツクＣＬＫ１で、
メモリ２がクロツクＣＬＫ２で制御され、チヤネル３ａ
がメモリ２に対し自己のクロツクＣＬＫ１のタイミング
でＤＭＡ要求（バス支配権要求）ＤＭＡＲＱを発し、メ
モリ２は自己のクロツクＣＬＫ２のタイミングでこれを
受けてＤＭＡ許可（バス支配許可）ＤＭＡＡＣＫを返
し、チヤネル３ａは自己のクロツクＣＬＫ１のタイミン
グでＤＭＡ許可ＤＭＡＡＣＫを受け、アドレスバスＡ−
ＢＵＳにアドレスを送出し、更に送出ストローブＤＳＶ
ｉを出力する。メモリ２は送出ストローブＤＳＶｉを自
己のクロツクＣＬＫ２のタイミングで受け、アドレスバ
スＡ−ＢＵＳ上のアドレスを取込み、アクセスしてデー
タを出力するとともに応答信号ＳＲＶを出力する。一
方、同期制御方式は、共有バスに接続された全ての装置
がクロツク線を介して与えられる１つのクロツクに同期
して制御され、第５図(B)の如く、第５図(A)と同様のシ
ーケンスが１つのクロツクＣＬＫに従つて実行される。
このため、同期制御方式では１アクセスサイクルがτ０
と非同期制御方式のτに比し短くでき、効率的なデータ
転送が実現できる。
メモリ２又はチヤネル３ａ，３ｂとの間でデータ転送
（以下Ｐモードのデータ転送と言う）を行ない、又はチ
ヤネル３ａ，３ｂがメモリ２へＤＭＡ転送を行なう。こ
のような転送制御においては、第５図(A)の非同期制御
方式と第５図(B)の同期制御方式がある。非同期制御方
式では、各プロセツサ，メモリ，チヤネルで別個の自己
のクロツクに従つて転送動作が制御され、例えば第５図
(イ)においては、チヤネル３ａがクロツクＣＬＫ１で、
メモリ２がクロツクＣＬＫ２で制御され、チヤネル３ａ
がメモリ２に対し自己のクロツクＣＬＫ１のタイミング
でＤＭＡ要求（バス支配権要求）ＤＭＡＲＱを発し、メ
モリ２は自己のクロツクＣＬＫ２のタイミングでこれを
受けてＤＭＡ許可（バス支配許可）ＤＭＡＡＣＫを返
し、チヤネル３ａは自己のクロツクＣＬＫ１のタイミン
グでＤＭＡ許可ＤＭＡＡＣＫを受け、アドレスバスＡ−
ＢＵＳにアドレスを送出し、更に送出ストローブＤＳＶ
ｉを出力する。メモリ２は送出ストローブＤＳＶｉを自
己のクロツクＣＬＫ２のタイミングで受け、アドレスバ
スＡ−ＢＵＳ上のアドレスを取込み、アクセスしてデー
タを出力するとともに応答信号ＳＲＶを出力する。一
方、同期制御方式は、共有バスに接続された全ての装置
がクロツク線を介して与えられる１つのクロツクに同期
して制御され、第５図(B)の如く、第５図(A)と同様のシ
ーケンスが１つのクロツクＣＬＫに従つて実行される。
このため、同期制御方式では１アクセスサイクルがτ０
と非同期制御方式のτに比し短くでき、効率的なデータ
転送が実現できる。
一方、第６図に示す様に、基本ユニツト筐体ＢＵ内にプ
ロセツサ１，メモリ２及びチヤネル３ａ，３ｂを収容し
た構成において、例えばチヤネル３ｃ，３ｄを増設する
場合に基本ユニツト筐体ＢＵ内に空きスペースがなくこ
の筐体内に収容できないことがある。このため増設ユニ
ツト用筐体ＡＵを設け、この中に増設したチヤネル３
ｃ，３ｄを収容するとともにバツクパネル上にコネクタ
ＣＮを設けて拡張バスD-BUS′，A-BUS′，C-BUS′を付
設し、バツクパネルの拡張バスに増設チヤネル３ｃ，３
ｄを接続する構成が採用される。
ロセツサ１，メモリ２及びチヤネル３ａ，３ｂを収容し
た構成において、例えばチヤネル３ｃ，３ｄを増設する
場合に基本ユニツト筐体ＢＵ内に空きスペースがなくこ
の筐体内に収容できないことがある。このため増設ユニ
ツト用筐体ＡＵを設け、この中に増設したチヤネル３
ｃ，３ｄを収容するとともにバツクパネル上にコネクタ
ＣＮを設けて拡張バスD-BUS′，A-BUS′，C-BUS′を付
設し、バツクパネルの拡張バスに増設チヤネル３ｃ，３
ｄを接続する構成が採用される。
このような場合にデータ転送速度の早い同期制御を行な
おうとするとクロツク線も増設ユニツト用筐体ＡＵに設
ける必要があるが、クロツク線を長くとるとクロツクが
歪んで正確な動作が保証できないことから、クロツク線
の増設は困難であり、拡張性に乏しく高速データ転送の
可能な同期制御が適用できないという問題があつた。こ
れとは逆に非同期制御はこのような制約がなく拡張性が
あるため適用できるが、データ転送速度が遅くなるとい
う問題があつた。
おうとするとクロツク線も増設ユニツト用筐体ＡＵに設
ける必要があるが、クロツク線を長くとるとクロツクが
歪んで正確な動作が保証できないことから、クロツク線
の増設は困難であり、拡張性に乏しく高速データ転送の
可能な同期制御が適用できないという問題があつた。こ
れとは逆に非同期制御はこのような制約がなく拡張性が
あるため適用できるが、データ転送速度が遅くなるとい
う問題があつた。
本発明は、必要なユニツトに同期制御によるデータ転送
を可能とするとともに拡張性のあるシステム構成の可能
なデータ転送システムを提供するにある。
を可能とするとともに拡張性のあるシステム構成の可能
なデータ転送システムを提供するにある。
このため、本発明は、プロセッサと、共有バスと、該共
有バスに接続され、同期データ転送と非同期データ転送
可能なメモリと、該メモリをアクセスする時は、該共有
バスを介し該メモリと同期データ転送する第１のアクセ
スユニットと、該メモリをアクセスする時は、該共有バ
スを介し該メモリと非同期データ転送する第２のアクセ
スユニットとを有するシステムであって、該第１のアク
セスユニットを同期データ転送と非同期データ転送可能
に構成するとともに、該第１、第２のアクセスユニット
と該メモリ間に転送モードを指示するためのモード線を
設け、該第１のアクセスユニットは、データ転送に先立
って、該モード線を介し同期データ転送を該メモリに通
知して、該メモリをアクセスして、同期データ転送を行
い、該第２のアクセスユニットは、データ転送に先立っ
て、該モード線を介し非同期データ転送を該メモリに通
知して、該メモリをアクセスして、非同期データ転送を
行い、該プロセッサは、該メモリ、該第１のアクセスユ
ニット、該第２のアクセスユニットと非同期データ転送
を行うことを特徴とする。
有バスに接続され、同期データ転送と非同期データ転送
可能なメモリと、該メモリをアクセスする時は、該共有
バスを介し該メモリと同期データ転送する第１のアクセ
スユニットと、該メモリをアクセスする時は、該共有バ
スを介し該メモリと非同期データ転送する第２のアクセ
スユニットとを有するシステムであって、該第１のアク
セスユニットを同期データ転送と非同期データ転送可能
に構成するとともに、該第１、第２のアクセスユニット
と該メモリ間に転送モードを指示するためのモード線を
設け、該第１のアクセスユニットは、データ転送に先立
って、該モード線を介し同期データ転送を該メモリに通
知して、該メモリをアクセスして、同期データ転送を行
い、該第２のアクセスユニットは、データ転送に先立っ
て、該モード線を介し非同期データ転送を該メモリに通
知して、該メモリをアクセスして、非同期データ転送を
行い、該プロセッサは、該メモリ、該第１のアクセスユ
ニット、該第２のアクセスユニットと非同期データ転送
を行うことを特徴とする。
本発明では、チャネル等のアクセスユニットに対し高速
転送を要求する高優先レベルのユニットと、高速転送を
要求しない低優先レベルのユニットとに分け、高優先レ
ベルのアクセスユニットについては同期制御によってデ
ータ転送を行い、低優先レベルのアクセスユニットにつ
いては非同期制御によってデータ転送を行うようにし、
高優先レベルのアクセスユニットには高速性を持たせ、
低優先レベルのアクセスユニットには拡張性を持たせる
ようにしている。
転送を要求する高優先レベルのユニットと、高速転送を
要求しない低優先レベルのユニットとに分け、高優先レ
ベルのアクセスユニットについては同期制御によってデ
ータ転送を行い、低優先レベルのアクセスユニットにつ
いては非同期制御によってデータ転送を行うようにし、
高優先レベルのアクセスユニットには高速性を持たせ、
低優先レベルのアクセスユニットには拡張性を持たせる
ようにしている。
又、メモリが同期／非同期データ転送でき、各アクセス
ユニットがメモリにモード線を介し同期／非同期データ
転送を通知するため、簡単な制御で、メモリとの間で同
期／非同期データ転送でき、転送効率が向上する。
ユニットがメモリにモード線を介し同期／非同期データ
転送を通知するため、簡単な制御で、メモリとの間で同
期／非同期データ転送でき、転送効率が向上する。
これとともに、各アクセスユニットは、データ転送に先
立って、データ転送種別を通知するので、アクセスの
際、自動的にダイナミックに必要なデータ転送モードに
切り換えることができ、同期と非同期データ転送を混在
動作させることができる。
立って、データ転送種別を通知するので、アクセスの
際、自動的にダイナミックに必要なデータ転送モードに
切り換えることができ、同期と非同期データ転送を混在
動作させることができる。
更に、このように構成しても、メモリと第１のアクセス
ユニットを同期／非同期データ転送可能としたため、プ
ロセッサは全てのユニット、即ち両アクセスユニット及
びメモリに非同期データ転送でき、単一転送モードでデ
ータ転送でき、システムの拡張が容易となる。
ユニットを同期／非同期データ転送可能としたため、プ
ロセッサは全てのユニット、即ち両アクセスユニット及
びメモリに非同期データ転送でき、単一転送モードでデ
ータ転送でき、システムの拡張が容易となる。
以下、本発明を実施例により詳細に説明する。
第１図は本発明の一実施例構成図であり、図中第６図で
示したものと同一のものは同一の記号で示してあり、Ｃ
Ｌはクロツクが供給されるクロツク線である。
示したものと同一のものは同一の記号で示してあり、Ｃ
Ｌはクロツクが供給されるクロツク線である。
共通バスに接続される全てのアクセスユニツトであるチ
ヤネル３ａ〜３ｄが高速データ転送を要求しているもの
ではなく、低速データ転送で良いものもある。例えば、
プリンタ，ＲＳ−２３２Ｃ等のシリアルインターフエイ
ス用のチヤネルは低速データ転送でもよく、逆に磁気デ
イスクやＬＡＮ（ローカル・エリア・ネツトワーク）用
のチヤネルは高速データ転送を要求する。そこで、本発
明では、チヤネル３ａ〜３ｄを高速用，低速用に分け、
更にデータ転送シーケンスを次のようにレベル（優先順
位）分けする。先づ、高優先レベルとして高速要求チヤ
ネルによるＤＭＡ（上位レベルＤＭＡと称す）を、低優
先レベルとして低速要求チヤネルによるＤＭＡ（下位レ
ベルＤＭＡと称す）及びプロセツサによる転送モード
（Ｐモードと称す）を設定する。
ヤネル３ａ〜３ｄが高速データ転送を要求しているもの
ではなく、低速データ転送で良いものもある。例えば、
プリンタ，ＲＳ−２３２Ｃ等のシリアルインターフエイ
ス用のチヤネルは低速データ転送でもよく、逆に磁気デ
イスクやＬＡＮ（ローカル・エリア・ネツトワーク）用
のチヤネルは高速データ転送を要求する。そこで、本発
明では、チヤネル３ａ〜３ｄを高速用，低速用に分け、
更にデータ転送シーケンスを次のようにレベル（優先順
位）分けする。先づ、高優先レベルとして高速要求チヤ
ネルによるＤＭＡ（上位レベルＤＭＡと称す）を、低優
先レベルとして低速要求チヤネルによるＤＭＡ（下位レ
ベルＤＭＡと称す）及びプロセツサによる転送モード
（Ｐモードと称す）を設定する。
そして、基本ユニツト筐体ＢＵには、クロツク線ＣＬを
設け、高速要求チヤネル（例えば３ａ，３ｃ）及びプロ
セツサ１，メモリ２を収容し、増設ユニツト筐体ＡＵに
は、低速要求チヤネル（例えば３ｂ，３ｄ）を収容す
る。従つて、高速要求チヤネル３ａ，３ｃはクロツク線
ＣＬを用いて同期制御によるデータ転送を、低速チヤネ
ル３ｂ，３ｄは非同期制御によるデータ転送を行なう。
尚、プロセツサ１は全てのチヤネル３ａ〜３ｄ及びメモ
リ２とデータのやりとりを行うべく非同期制御によるデ
ータ転送を行なう。これによつて高速要求チヤネル３
ａ，３ｃは高速データ転送が与えられ、更にシステム全
体に非同期制御による拡張性が与えられる。
設け、高速要求チヤネル（例えば３ａ，３ｃ）及びプロ
セツサ１，メモリ２を収容し、増設ユニツト筐体ＡＵに
は、低速要求チヤネル（例えば３ｂ，３ｄ）を収容す
る。従つて、高速要求チヤネル３ａ，３ｃはクロツク線
ＣＬを用いて同期制御によるデータ転送を、低速チヤネ
ル３ｂ，３ｄは非同期制御によるデータ転送を行なう。
尚、プロセツサ１は全てのチヤネル３ａ〜３ｄ及びメモ
リ２とデータのやりとりを行うべく非同期制御によるデ
ータ転送を行なう。これによつて高速要求チヤネル３
ａ，３ｃは高速データ転送が与えられ、更にシステム全
体に非同期制御による拡張性が与えられる。
更に詳細に、本発明を説明する。
第２図は、第１図実施例構成における要部詳細ブロツク
図であり、高速要求チヤネル３ａ(3)とメモリ２間との
詳細を示している。図中、第３図で示したものと同一の
ものは同一の記号で示してあり、２２ａは応答（メモリ
アクセス）カウンタであり、メモリ制御部２２内に設け
られ、１ストローブに対する応答信号（メモリアクセ
ス）の発生回数を計数するもの、２２ｂはメモリアクセ
ス制御部であり、後述するＤＭＡモード信号ＤＭＡ Ｍ
ＯＤＥに応じてメモリアクセスの回数を制御するととも
に応答信号を発生するもの、２５はアドレスカウンタで
あり、ブロツク転送要求時メモリ素子２０の下位アドレ
スを発生するもの、３２はアドレスカウンタであり、Ｄ
ＭＡコントローラ３０内に設けられ、転送要求するメモ
リアドレスを発生するもの、Ｃ１は応答信号機でありメ
モリ２からの応答信号をチヤネル３へ伝えるもの、C2は
ストローブ線であり、チヤネル３からのストローブをメ
モリ２へ伝えるもの、ＣＬは同期クロツク線であり、メ
モリ２から同期クロツクＣＬＫをチヤネル３へ伝えるも
の、Ｃ４はメインクロツク線であり、ＤＭＡ（バス占
有）要求ＤＭＡＲＱ及びＤＭＡ（バス占有）許可ＤＭＡ
ＡＣＫのための制御クロツクＭＣＬＫをメモリ２からチ
ヤネル３へ伝えるもの、Ｃ５はビジー線であり、バス占
有中を示すビジー信号busyがメモリ２より送られるも
の、ｄ１はバス占有要求線であり、チヤネル３からメモ
リ２へＤＭＡ要求ＤＭＡＲＱを伝えるもの、ｄ２はバス
占有許可線であり、メモリ２からチヤネル３へＤＭＡ許
可ＤＭＡＡＣＫを伝えるもの、ｄ３はＤＭＡモード線で
あり、チヤネル３からメモリ２へＤＭＡモード、即ちワ
ード転送かバイト転送かを指定するものである。
図であり、高速要求チヤネル３ａ(3)とメモリ２間との
詳細を示している。図中、第３図で示したものと同一の
ものは同一の記号で示してあり、２２ａは応答（メモリ
アクセス）カウンタであり、メモリ制御部２２内に設け
られ、１ストローブに対する応答信号（メモリアクセ
ス）の発生回数を計数するもの、２２ｂはメモリアクセ
ス制御部であり、後述するＤＭＡモード信号ＤＭＡ Ｍ
ＯＤＥに応じてメモリアクセスの回数を制御するととも
に応答信号を発生するもの、２５はアドレスカウンタで
あり、ブロツク転送要求時メモリ素子２０の下位アドレ
スを発生するもの、３２はアドレスカウンタであり、Ｄ
ＭＡコントローラ３０内に設けられ、転送要求するメモ
リアドレスを発生するもの、Ｃ１は応答信号機でありメ
モリ２からの応答信号をチヤネル３へ伝えるもの、C2は
ストローブ線であり、チヤネル３からのストローブをメ
モリ２へ伝えるもの、ＣＬは同期クロツク線であり、メ
モリ２から同期クロツクＣＬＫをチヤネル３へ伝えるも
の、Ｃ４はメインクロツク線であり、ＤＭＡ（バス占
有）要求ＤＭＡＲＱ及びＤＭＡ（バス占有）許可ＤＭＡ
ＡＣＫのための制御クロツクＭＣＬＫをメモリ２からチ
ヤネル３へ伝えるもの、Ｃ５はビジー線であり、バス占
有中を示すビジー信号busyがメモリ２より送られるも
の、ｄ１はバス占有要求線であり、チヤネル３からメモ
リ２へＤＭＡ要求ＤＭＡＲＱを伝えるもの、ｄ２はバス
占有許可線であり、メモリ２からチヤネル３へＤＭＡ許
可ＤＭＡＡＣＫを伝えるもの、ｄ３はＤＭＡモード線で
あり、チヤネル３からメモリ２へＤＭＡモード、即ちワ
ード転送かバイト転送かを指定するものである。
この実施例では、高速要求チヤネル３が、ブロツク転送
モードの同期制御によるブロツクデータ転送と、ワード
転送モードの非同期制御によるワードデータ転送の両方
を行なうように構成された例を示している。
モードの同期制御によるブロツクデータ転送と、ワード
転送モードの非同期制御によるワードデータ転送の両方
を行なうように構成された例を示している。
次に、第２図実施例構成の動作について第３図のタイム
チヤート図を用いて説明する。尚、第３図(A)は同期制
御によるブロツクデータ転送のタイムチヤート図、第３
図(B)は非同期制御によるワードデータ転送のタイムチ
ヤート図である。
チヤート図を用いて説明する。尚、第３図(A)は同期制
御によるブロツクデータ転送のタイムチヤート図、第３
図(B)は非同期制御によるワードデータ転送のタイムチ
ヤート図である。
先づ、チヤネル３の内部回路がＤＭＡ転送を要求す
ると、ＤＭＡコントローラ３０はバス占有要求線ｄ１を
介しメモリ２のバス制御部２１へＤＭＡ要求ＤＭＡＲＱ
を送る。
ると、ＤＭＡコントローラ３０はバス占有要求線ｄ１を
介しメモリ２のバス制御部２１へＤＭＡ要求ＤＭＡＲＱ
を送る。
バス制御部２１は、ビジー線Ｃ５の状態を見てバスが占
有されていないと、ＤＭＡ許可ＤＭＡＡＣＫをバス占有
許可線ｄ２を介しＤＭＡコントローラ３０に送る。これ
によつてチヤネル３はバス支配権を獲得する。尚、これ
らＤＭＡ要求ＤＭＡＲＱ，ＤＭＡ許可ＤＭＡＡＣＫは、
バス制御部２１の制御クロツクＭＣＬＫに同期して行な
われる。
有されていないと、ＤＭＡ許可ＤＭＡＡＣＫをバス占有
許可線ｄ２を介しＤＭＡコントローラ３０に送る。これ
によつてチヤネル３はバス支配権を獲得する。尚、これ
らＤＭＡ要求ＤＭＡＲＱ，ＤＭＡ許可ＤＭＡＡＣＫは、
バス制御部２１の制御クロツクＭＣＬＫに同期して行な
われる。
ＤＭＡコントローラ３０はＤＭＡ許可ＤＭＡＡＣＫ
を受けると、ビジー線Ｃ５上のビジー信号busyをオンと
し、バス占有を宣言し、更にワード転送かブロツク転送
かを見て、ブロツク転送であれば、ＤＭＡモード信号Ｄ
ＭＡＭＯＤＥをロ−（“Ｏ”）としてモード線ｄ３によ
つてメモリ制御部２２へ与える。これにより、同期制御
のブロツク転送が指示され、ＤＭＡコントローラ３０は
クロツク線ＣＬの同期クロツクＣＬＫに従つて動作す
る。これとともに、ＤＭＡコントローラ３０は、当該ブ
ロツクの先頭（開始）アドレスをアドレスカウンタ３２
よりクロツクＣＬＫに同期してアドレスバスＡ−ＢＵＳ
に送出する。この実施例では、ブロツク転送は４ワード
の固定長であるから、アドレスカウンタ３２の下位２ビ
ツトを除いた上位ビツト（例えば１６ビツトアクセスな
ら上位１４ビツト）をアドレスバスＡ−ＢＵＳに送出す
る。
を受けると、ビジー線Ｃ５上のビジー信号busyをオンと
し、バス占有を宣言し、更にワード転送かブロツク転送
かを見て、ブロツク転送であれば、ＤＭＡモード信号Ｄ
ＭＡＭＯＤＥをロ−（“Ｏ”）としてモード線ｄ３によ
つてメモリ制御部２２へ与える。これにより、同期制御
のブロツク転送が指示され、ＤＭＡコントローラ３０は
クロツク線ＣＬの同期クロツクＣＬＫに従つて動作す
る。これとともに、ＤＭＡコントローラ３０は、当該ブ
ロツクの先頭（開始）アドレスをアドレスカウンタ３２
よりクロツクＣＬＫに同期してアドレスバスＡ−ＢＵＳ
に送出する。この実施例では、ブロツク転送は４ワード
の固定長であるから、アドレスカウンタ３２の下位２ビ
ツトを除いた上位ビツト（例えば１６ビツトアクセスな
ら上位１４ビツト）をアドレスバスＡ−ＢＵＳに送出す
る。
更にＤＭＡコントローラ３０は、バススキユー及び
アドレスデコード時間を保証し、次のクロツクＣＬＫの
立下りでストローブ信号ＤＳＶｉを制御線Ｃ２に出力す
る。
アドレスデコード時間を保証し、次のクロツクＣＬＫの
立下りでストローブ信号ＤＳＶｉを制御線Ｃ２に出力す
る。
メモリ２もクロツクＣＬＫで動作し、メモリ２で
は、メモリ制御部２２のメモリアクセス制御部２２ｂが
このストローブ信号ＤＳＶｉを制御線Ｃ２より受け、メ
モリ素子２０に行及び列ストローブＣＡＳ，ＲＡＳを与
える。更に、メモリアクセス制御部２２ｂはＤＭＡモー
ド信号ＤＭＡＭＯＤＥによつてブロツク転送要求を検知
し、レシーバ２３の下位ビツトをアドレスカウンタ２５
側に切換える。これによつてメモリ素子２０はレシーバ
２３を介しアドレスバスＡ−ＢＵＳ上の開始アドレスを
受けるとともにアドレスカウンタ２５からの下位２ビツ
トのアドレスをレシーバ２３を介し受けアクセスを行な
う。即ち、レシーバ２３はアドレスバスＡ−ＢＵＳより
の上位１４ビツトとカウンタ２５からの下位２ビツトを
合成してメモリ素子２０に与える。
は、メモリ制御部２２のメモリアクセス制御部２２ｂが
このストローブ信号ＤＳＶｉを制御線Ｃ２より受け、メ
モリ素子２０に行及び列ストローブＣＡＳ，ＲＡＳを与
える。更に、メモリアクセス制御部２２ｂはＤＭＡモー
ド信号ＤＭＡＭＯＤＥによつてブロツク転送要求を検知
し、レシーバ２３の下位ビツトをアドレスカウンタ２５
側に切換える。これによつてメモリ素子２０はレシーバ
２３を介しアドレスバスＡ−ＢＵＳ上の開始アドレスを
受けるとともにアドレスカウンタ２５からの下位２ビツ
トのアドレスをレシーバ２３を介し受けアクセスを行な
う。即ち、レシーバ２３はアドレスバスＡ−ＢＵＳより
の上位１４ビツトとカウンタ２５からの下位２ビツトを
合成してメモリ素子２０に与える。
これによつてメモリ素子２０から対応するデータ
（ワード）がトランシーバ２４よりクロツクＣＬＫに同
期し、データバスＤ−ＢＵＳに出力される。これととも
にメモリ制御部２２では、クロツクＣＬＫの立下りでメ
モリアクセス制御部２２ｂより応答信号ＳＲＶを発
生せしめ、応答信号Ｃ１に出力する。
（ワード）がトランシーバ２４よりクロツクＣＬＫに同
期し、データバスＤ−ＢＵＳに出力される。これととも
にメモリ制御部２２では、クロツクＣＬＫの立下りでメ
モリアクセス制御部２２ｂより応答信号ＳＲＶを発
生せしめ、応答信号Ｃ１に出力する。
一方、チヤネル３ではＤＭＡコントローラ３０が応
答信号ＳＲＶＯをクロツクＣＬＫに同期して応答信号線
Ｃ１より受け、入出力コントローラ３１にデータバスＤ
−ＢＵＳ上のデータ取込を指示し、入出力コントローラ
３１はデータバスＤ−ＢＵＳよりメモリ素子２０からの
データを取込む。
答信号ＳＲＶＯをクロツクＣＬＫに同期して応答信号線
Ｃ１より受け、入出力コントローラ３１にデータバスＤ
−ＢＵＳ上のデータ取込を指示し、入出力コントローラ
３１はデータバスＤ−ＢＵＳよりメモリ素子２０からの
データを取込む。
メモリ２では、メモリアクセス制御部２２ｂが前述
の応答信号ＳＲＶの出力後、１ストローブに対する
応答信号の出力回数を計数するカウンタ２２ａをカウン
トアツプし、更にアドレスカウンタ２５をカウントアツ
プする。
の応答信号ＳＲＶの出力後、１ストローブに対する
応答信号の出力回数を計数するカウンタ２２ａをカウン
トアツプし、更にアドレスカウンタ２５をカウントアツ
プする。
そして、メモリアクセス制御部２２ｂは再びメモリ素子
２０に行及び列ストローブＣＡＳ，ＲＡＳを与える。こ
れによつてメモリ素子２０にはアドレスバスＡ−ＢＵＳ
からの上位１４ビツトとカウントアツプされたアドレス
カウンタ２５の下位２ビツトがメモリアドレスとして、
与えられ次のワードがアクセスされる。
２０に行及び列ストローブＣＡＳ，ＲＡＳを与える。こ
れによつてメモリ素子２０にはアドレスバスＡ−ＢＵＳ
からの上位１４ビツトとカウントアツプされたアドレス
カウンタ２５の下位２ビツトがメモリアドレスとして、
与えられ次のワードがアクセスされる。
これによつてメモリ素子２０から次のワードがトラ
ンシーバ２４よりデータバスＤ−ＢＵＳに出力されると
ともにメモリアクセス制御部２２ｂより応答信号ＳＲＶ
を発生せしめ、応答信号線Ｃ１に出力する。チヤネ
ル２ではステツプと同様にしてデータを取込む。
ンシーバ２４よりデータバスＤ−ＢＵＳに出力されると
ともにメモリアクセス制御部２２ｂより応答信号ＳＲＶ
を発生せしめ、応答信号線Ｃ１に出力する。チヤネ
ル２ではステツプと同様にしてデータを取込む。
メモリ２側ではステツプと同様にカウンタ２２
ａ，アドレスカウンタ２５をカウントアツプし、メモリ
素子２０の次のワードをアクセスする。このようにし
て、応答カウンタ２２ａのカウント値が“４”となり、
データを４回出力、即ち、応答信号が４回発せられる
と、メモリアクセス制御部２２ｂはメモリ素子２０のア
クセスを止める。
ａ，アドレスカウンタ２５をカウントアツプし、メモリ
素子２０の次のワードをアクセスする。このようにし
て、応答カウンタ２２ａのカウント値が“４”となり、
データを４回出力、即ち、応答信号が４回発せられる
と、メモリアクセス制御部２２ｂはメモリ素子２０のア
クセスを止める。
一方、チヤネル３側では、ＤＭＡコントローラ３０
が応答信号を４回受けると、ＤＭＡモード信号ＤＭＡＭ
ＯＤＥをハイに戻し、ストローブＤＳＶｉをハイに戻
す。更にビジー線Ｃ５上のビジー信号busyを落としてバ
ス占有を解放する。
が応答信号を４回受けると、ＤＭＡモード信号ＤＭＡＭ
ＯＤＥをハイに戻し、ストローブＤＳＶｉをハイに戻
す。更にビジー線Ｃ５上のビジー信号busyを落としてバ
ス占有を解放する。
一方ステツプに於て、非同期制御のワード転送の
場合にはＤＭＡコントローラ３０はクロツク線のＣＬの
クロツクを受けずに、自己のクロツクで動作し、ＤＭＡ
モード信号ＤＭＡＭＯＤＥをハイのままにし、これによ
つてメモリアクセス制御部２２ｂはワード転送指示を検
知し、両カウンタ２２ａ，２５の動作を禁止する。この
ため、ＤＭＡコントローラ３０からのストローブＤＳＶ
ｉに対し、１つの応答信号ＳＲＶを返すようにし、又
ＤＭＡコントローラ３０からは自己のクロツクに同期し
てアドレスカウンタ３２のフルビツト１６ビツトがメモ
リアドレスとしてアドレスバスＡ−ＢＵＳに与えられ、
メモリ２のレシーバ２３は、メモリアクセス制御部２２
ｂの指示でアドレスカウンタ２５の出力が入力されるの
を禁止されてアドレスバスＡ−ＢＵＳの１６ビツトアド
レスをメモリ２のクロツクＣＬＫのタイミングでメモリ
素子２０に与える。メモリ素子はこのアドレスに応じて
対応するワードをトランシーバ２４よりデータバスＤ−
ＢＵＳへ出力し、チヤネル３では、自己のクロツクのタ
イミングでＤＭＡコントローラ３０が応答信号を受けて
入出力コントローラ３１にデータ取込みを指示し、ビジ
ー線Ｃ５のビジー信号busyを落としてバス占有を解放す
る。
場合にはＤＭＡコントローラ３０はクロツク線のＣＬの
クロツクを受けずに、自己のクロツクで動作し、ＤＭＡ
モード信号ＤＭＡＭＯＤＥをハイのままにし、これによ
つてメモリアクセス制御部２２ｂはワード転送指示を検
知し、両カウンタ２２ａ，２５の動作を禁止する。この
ため、ＤＭＡコントローラ３０からのストローブＤＳＶ
ｉに対し、１つの応答信号ＳＲＶを返すようにし、又
ＤＭＡコントローラ３０からは自己のクロツクに同期し
てアドレスカウンタ３２のフルビツト１６ビツトがメモ
リアドレスとしてアドレスバスＡ−ＢＵＳに与えられ、
メモリ２のレシーバ２３は、メモリアクセス制御部２２
ｂの指示でアドレスカウンタ２５の出力が入力されるの
を禁止されてアドレスバスＡ−ＢＵＳの１６ビツトアド
レスをメモリ２のクロツクＣＬＫのタイミングでメモリ
素子２０に与える。メモリ素子はこのアドレスに応じて
対応するワードをトランシーバ２４よりデータバスＤ−
ＢＵＳへ出力し、チヤネル３では、自己のクロツクのタ
イミングでＤＭＡコントローラ３０が応答信号を受けて
入出力コントローラ３１にデータ取込みを指示し、ビジ
ー線Ｃ５のビジー信号busyを落としてバス占有を解放す
る。
このようにして高速要求チヤネルは、上位レベルＤＭＡ
で同期制御（ブロツク転送）を行う時は、ＤＭＡモード
信号ＤＭＡＭＯＤＥをローにしてメモリ２に同期制御を
通知し、クロツク線ＣＬのクロツクＣＬＫに従つて動作
し、下位レベルＤＭＡで非同期制御（ワード転送）を行
う時には、ＤＭＡモード信号ＤＭＡＭＯＤＥをハイとし
てメモリ２に非同期制御を通知し、クロツク線ＣＬのク
ロツクＣＬＫによらず自己のクロツクで動作する。
で同期制御（ブロツク転送）を行う時は、ＤＭＡモード
信号ＤＭＡＭＯＤＥをローにしてメモリ２に同期制御を
通知し、クロツク線ＣＬのクロツクＣＬＫに従つて動作
し、下位レベルＤＭＡで非同期制御（ワード転送）を行
う時には、ＤＭＡモード信号ＤＭＡＭＯＤＥをハイとし
てメモリ２に非同期制御を通知し、クロツク線ＣＬのク
ロツクＣＬＫによらず自己のクロツクで動作する。
次に、低速要求チヤネル３ｂ，３ｄは、前述の高速要求
チヤネルと同様の構成を有し、クロツク線ＣＬに接続さ
れておらず、前述の非同期制御（ワード転送）のみを行
なう。このためＤＭＡモード信号ＤＭＡＭＯＤＥはロー
となることなくハイのままである。又、プロセツサ１
は、非同期制御のみを行ないメモリ２及び各チヤネル３
ａ〜３３ｄとデータのやりとりを行なう。
チヤネルと同様の構成を有し、クロツク線ＣＬに接続さ
れておらず、前述の非同期制御（ワード転送）のみを行
なう。このためＤＭＡモード信号ＤＭＡＭＯＤＥはロー
となることなくハイのままである。又、プロセツサ１
は、非同期制御のみを行ないメモリ２及び各チヤネル３
ａ〜３３ｄとデータのやりとりを行なう。
前述の実施例では、高速チヤネル３ａ，３ｃが上位レベ
ルＤＭＡと下位レベルＤＭＡの両方と行い、同期及び非
同期制御される例について説明したが、上位レベルＤＭ
Ａのみ行なうようにしてもよい。又、上位レベルＤＭＡ
の動作として開始アドレスのみを行つてブロツクデータ
を受ける例について説明したが、該ブロツクの各アドレ
スをワード転送と同様に発生してメモリ２へ与えてもよ
い。更に、バス支配権獲得制御部２１をメモリ２内に設
けた例で説明したが、これに限られず、例えばプロセツ
サ１に設けてもよい。
ルＤＭＡと下位レベルＤＭＡの両方と行い、同期及び非
同期制御される例について説明したが、上位レベルＤＭ
Ａのみ行なうようにしてもよい。又、上位レベルＤＭＡ
の動作として開始アドレスのみを行つてブロツクデータ
を受ける例について説明したが、該ブロツクの各アドレ
スをワード転送と同様に発生してメモリ２へ与えてもよ
い。更に、バス支配権獲得制御部２１をメモリ２内に設
けた例で説明したが、これに限られず、例えばプロセツ
サ１に設けてもよい。
以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明した様に、本発明によれば、次の効果を奏す
る。
る。
第１のアクセスユニツトがメモリと同期データ転送
し、第２のアクセスユニツトがメモリと非同期データ転
送するので、システム内で同期バスと非同期バスを混在
でき、同期バスの長所である高速性と非同期バスの長所
である拡張性を兼ね備えたシステムが可能となる。
し、第２のアクセスユニツトがメモリと非同期データ転
送するので、システム内で同期バスと非同期バスを混在
でき、同期バスの長所である高速性と非同期バスの長所
である拡張性を兼ね備えたシステムが可能となる。
メモリが同期／非同期データ転送でき、各アクセス
ユニツトがメモリに同期／非同期データ転送を通知する
ので、簡単な制御でメモリが同期か非同期か認識し、そ
れに応じてアクセスの際、メモリとの間で同期／非同期
データ転送でき、転送効率が向上する。
ユニツトがメモリに同期／非同期データ転送を通知する
ので、簡単な制御でメモリが同期か非同期か認識し、そ
れに応じてアクセスの際、メモリとの間で同期／非同期
データ転送でき、転送効率が向上する。
又、各アクセスユニツトは、データ転送に先立っ
て、データ転送種別を通知するので、アクセスの際、自
動的にダイナミツクに必要なデータ転送モードに切換え
ることができ、同期と非同期データ転送を混在動作させ
ることができる。
て、データ転送種別を通知するので、アクセスの際、自
動的にダイナミツクに必要なデータ転送モードに切換え
ることができ、同期と非同期データ転送を混在動作させ
ることができる。
このようにしても、メモリと第１のアクセスユニツ
トを同期／非同期データ転送可能としたため、プロセツ
サは全ユニツト即ち両アクセスユニツト及びメモリに非
同期データ転送でき、単一転送モードでデータ転送で
き、システムの拡張が容易となる。
トを同期／非同期データ転送可能としたため、プロセツ
サは全ユニツト即ち両アクセスユニツト及びメモリに非
同期データ転送でき、単一転送モードでデータ転送で
き、システムの拡張が容易となる。
第１図は本発明の一実施例全体構成図、第２図は第１図
実施例構成における要部詳細ブロツク図、第３図は第２
図構成におけるタイムチヤート図、第４図は従来の構成
の構成図、第５図は従来の構成によるタイムチヤート
図、第６図は従来の問題点説明図である。 図中、１……プロセツサ、２……メモリ、３ａ〜３ｄ…
…チヤネル、２０……メモリ素子、２１……バス支配権
獲得制御部、２２……メモリ制御部、３０，３０ａ，３
０ｂ……ＤＭＡコントローラ、ＣＬ……クロツク線、Ｄ
−ＢＵＳ……データバス、Ａ−ＢＵＳ……アドレスバ
ス、Ｃ−ＢＵＳ……制御線。
実施例構成における要部詳細ブロツク図、第３図は第２
図構成におけるタイムチヤート図、第４図は従来の構成
の構成図、第５図は従来の構成によるタイムチヤート
図、第６図は従来の問題点説明図である。 図中、１……プロセツサ、２……メモリ、３ａ〜３ｄ…
…チヤネル、２０……メモリ素子、２１……バス支配権
獲得制御部、２２……メモリ制御部、３０，３０ａ，３
０ｂ……ＤＭＡコントローラ、ＣＬ……クロツク線、Ｄ
−ＢＵＳ……データバス、Ａ−ＢＵＳ……アドレスバ
ス、Ｃ−ＢＵＳ……制御線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−76034（ＪＰ，Ａ) 特開 昭57−101925（ＪＰ，Ａ) 特開 昭49−15327（ＪＰ，Ａ) 特開 昭60−73774（ＪＰ，Ａ)
Claims (1)
- 【請求項１】プロセッサと、 共有バスと、 該共有バスに接続され、同期データ転送と非同期データ
転送可能なメモリと、 該メモリをアクセスする時は、該共有バスを介し該メモ
リと同期データ転送する第１のアクセスユニットと、 該メモリをアクセスする時は、該共有バスを介し該メモ
リと非同期データ転送する第２のアクセスユニットとを
有するシステムであって、 該第１のアクセスユニットを同期データ転送と非同期デ
ータ転送可能に構成するとともに、 該第１、第２のアクセスユニットと該メモリ間に転送モ
ードを指示するためのモード線を設け、 該第１のアクセスユニットは、データ転送に先立って、
該モード線を介し同期データ転送を該メモリに通知し
て、該メモリをアクセスして、同期データ転送を行い、 該第２のアクセスユニットは、データ転送に先立って、
該モード線を介し非同期データ転送を該メモリに通知し
て、該メモリをアクセスして、非同期データ転送を行
い、 該プロセッサは、該メモリ、該第１のアクセスユニッ
ト、該第２のアクセスユニットと非同期データ転送を行
うことを 特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194488A JPH0658656B2 (ja) | 1984-09-17 | 1984-09-17 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194488A JPH0658656B2 (ja) | 1984-09-17 | 1984-09-17 | データ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6172351A JPS6172351A (ja) | 1986-04-14 |
| JPH0658656B2 true JPH0658656B2 (ja) | 1994-08-03 |
Family
ID=16325360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194488A Expired - Fee Related JPH0658656B2 (ja) | 1984-09-17 | 1984-09-17 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658656B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS529338B2 (ja) * | 1972-05-17 | 1977-03-15 | ||
| JPS5476034A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Bus data transfer system |
| JPS57101925A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Data processing system having asynchronous interface |
| US4615017A (en) * | 1983-09-19 | 1986-09-30 | International Business Machines Corporation | Memory controller with synchronous or asynchronous interface |
-
1984
- 1984-09-17 JP JP59194488A patent/JPH0658656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6172351A (ja) | 1986-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |