JPS6172351A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共通バスを利用してデータ転送を行なうデー
タ転送制御方式に関し、特に同期制御と非同期制御を混
在させたデータ転送制御方式に関する。

コンピュータシステムにおいては、共通バスにプロセッ
サ、メモリ及びチャネル等が接続され、これらの間で共
通バスを利用してアドレス、データのやりとりが行、ｆ
ｌわれる。例えば、チャネルがメモリに対しＤＭＡ　（
ダイレクトメモリアクセス）を行なう場合には、共通バ
スの支配権を獲得した後、共通バスを介しメモリにアド
レスを与えて、メモリからの読出しデータを共通バスを
介して受けるようにしており、このため共通バスに対す
るデータ転送制御が必要となる。

〔従来の技術〕

第４図は従来の共通バスを利用したデータ転送制御方式
の構成図であり、データバスＤ−ＢＵＳ。

アドレスバスＡ−ＢＵＳ・及び制御線Ｃ−ＢＵＳにプロ
セッサ１．メモリ２及びチャネル３α、３６が接続され
ている。メモリ２には、プロセッサ１及び各チャネル３
α、３ｂからの要求に応じバス支配権獲得制御を行なう
バス支配権獲得制御部（以下バス制御部と称す）２１と
、メモリ制御部２２と、メモリ素子２０と、アドレスレ
シーバ２３と、データトランシーバ−２４とが設けられ
ており、制御線Ｃ−ＢＵＳから与えられる制御信号に従
ってメモリ制御部２２がアドレスバスＡ−ＢＵＳからア
ドレスレシーバ２３から受けたアドレスをメモリ素子２
０へ与え、１ワードのデータを読出し、データトランシ
ーバ２４を介してデータバスＤ−ＢＵＳに送出する。一
方、各チャネル３ｃＬ、３ｂは、各々ＤＭＡコントロー
ラ３０α。

３０ｂと、入出力コントローラ３１α、３１ｂとを有し
、ＤＭＡ転送を行なうため、ＤＭＡコントローラ３０α
、３０ｂからバス支配権要求ＤＭＡＲＱＩ、２をバス制
御部２１に送出してバス支配権を獲得した後、アドレス
バスＡ−ＢＵＳにアドレスを送出し、入出力コントロー
ラ３１α、３１ｂがデータバスＤ−ＢＵＳよりメモリ２
からのデータを受は取る。

また、プロセッサ１がメモリ２スはチャネル３・Δ　　
α、３ｂとデータ転送するには、プロセッサ１かバス支
配要求ＢＣＲＱをバス制御部２１に送出してバス支配許
可ＢＣＡＣＫを受けて、バス支配権を獲得した後、アド
レスバスＡ−ＢＵＳにアドレスを送出し、チャネル３α
、３ｂ又はメモリ２とデータバスＤ−ＢＵＳを介しデー
タのやりとりを行なう。

このようにして、バス支配権を獲得し、プロセッサ１が
メモリ２又はチャネル３α、３７Ｓとの間でデータ転送
（以下Ｐモードのデータ転送と言う）を行ない、又はチ
ャネル３α、３ｂがメモリ２へＤＭＡ転送を行なう。こ
のような転送制御においては、第５回国の非同期制御方
式と第５図（Ｂ）の同期制御方式がある。非同期制御方
式では、各プロセッサ、メモリ、チャネルで別個の自己
のクロックに従って転送動作が制御され、例えば第５図
（イ）においては、チャネル３αがクロックＣＬＫＩで
、メモリ２がクロックＣＬＫ２で制御され、チャネル３
αがメモリ２に対し自己のクロックＣＬＫＩのタイミン
グでＤＭＡ要求（バス支配権要求）ＤＭＡＲＱを発し、
メモリ２は自己のクロックＣＬＫ２のタイミングでこれ
を受けてＤＭＡ許可（バス支配許可）ＤＭＡＡＣＫを返
し、チャネル３、αは自己のクロ゛ンクＣＬＫＩのタイ
ミングでＤＭＡ許可ＤＭＡＡＣＫを受け、アドレスバス
Ａ−ＢＵＳにアドレスを送出し、更に送出ストローブＤ
ＳＶｉを出力する。メモリ２は送出ストローブＤＳＶｔ
を自己のクロ゛ンクＣＬＫ２のタイミングで受ケ、アド
レスバスＡ−ＢＵＳ上のアドレスを取込み、アクセスし
てデータを出力するとともに応答信号５ａｖｏを出力す
る。一方、同期制御方式は、共有バスに接続された全て
の装置がクロック線を介して与えられる１つのクロック
に同期して制御され、第５図（Ｂ）の如く、第５図（４
）と同様のシーケンスが１つのクロックＣＬＫに従って
実行される。このため、同期制御方式では１アクセスサ
イクルが７０と非同期制御方式のτに比し短くでき、効
率的なデータ転送が実現できる。

〔発明が解決しようとする問題点〕

一方、第６図に示す様に、基本ユニット筐体・ＢＵ内に
プロセッサ１．メモリ２及びチャネル３α、３ｂを収容
した構成において、例えばチャネル３ｃ　、３ｄを増設
する場合に基本ユニ２Ｂｆ体ＢＵ内に空きスペースがな
くこの筐体内に収容できないことがある。このため増設
ユニット用筐体ＡＵを設け、この中に増設したチャネル
３ｃ　、３ｄを収容するとともにバックパネル上ζこコ
ネクタＣＮを設けて拡張バスＤ−ＢＵＳ’、Ａ−ＢＵＳ
’、Ｃ−ＢＵＳ’を付設し、バックパネルの拡張バスに
増設チャネル３Ｃ，３ｄを接続する構成が採用される。

このような場合にデータ転送速度の早い同期側　・御を
行なおうとするとクロック線も増設ユニット用筐体ＡＵ
に設ける必要があるか、クロック線を長くとるとクロッ
クが歪んで正確な動作が保証できないことから、クロッ
ク線の増設は困難であり、拡張性に乏しく高速データ転
送の可能な同期制御が適用できないという問題があった
。これとは逆に非同期制御はこのような制約がなく拡張
性があるため適用できるが、データ転送速度が遅くなる
という問題があった。

〔問題点を解決するための手段〕

本発明は、必要なユニットに同期制御によるデータ転送
を可能とするとともに拡張性のあるシステム構成の可能
なデータ転送制御方式を提供するにある。

このため、本発明は、共有バスζこ接続されたメモリと
、該メモリを高優先レベルの転送モードでアクセスする
第１のアクセスユニットと、該メモリを低優先レベルの
転送モードでアクセスする第２のアクセスユニットとを
有し、該高優先レベルのデータ転送は該メモリと同期し
たクロックによる同期制御により、該低優先レベルのデ
ータ転送は非同期制御により行なうことを特徴としてい
る。

〔作　用〕

本発明では、チャネル等のアクセスユニットに対し高速
転送を要求する高優先レベルのユニットと、高速転送を
要求しない低優先レベルのユニットとに分け、高優先レ
ベルのアクセスユニットについては同期制御によってデ
ータ転送を行ない、ノ　低優先レベルのアクセスユニッ
トについては非同期制御によってデータ転送を行なうよ
うにし、高優先レベルのアクセスユニットには高速性を
持たせ、低優先レベルのアクセスユニットには拡張性を
持たせるようにしている。

〔実施例〕

以下、本発明を実施例により詳細に説明する。

第１図は本発明の一実施例構成図であり、図中第６図で
示したものと同一のものは同一の記号で示してあり、Ｃ
Ｌはクロックが供給されるクロック線である。

共通バスに接続される全てのアクセスユニットであるチ
ャネル３α〜３ｄが高速データ転送を要求しているもの
ではなく、低速データ転送で良いものもある。例えば、
プリンタ、Ｒ８−２３２Ｃ等のシリアルインターフェイ
ス用のチャネルは低速データ転送でもよく、逆に磁気デ
ィスクやＬＡＮ（ローカル・エリア・ネットワーク）用
のチャネルは高速データ転送を要求する。そこで、本発
明では、チャネル３α〜３ｄを高速用、低速用に分け、
更にデータ転送シーケンスを次のようにレベル（優先順
位）分けする。先づ、高優先レベルとして高速要求チャ
ネルによるＤＭＡ　（上位レベルＤＭＡと称す）を、低
優先レベルとして低速要求チャネルによるＤＭＡ（下位
レベルＤＭＡと称す）及びプロセッサによる転送モード
（Ｐモードと称す）を設定する。

そして、基本ユニット筺体ＢＵには、クロック線ＣＬを
設け、高速要求チャネル（例えば３α。

３Ｃ゛）及びプロセッサ１．メモリ２を収容し、増設ユ
ニット筐体ＡＵには、低速要求チャネル（例えば３ｂ、
３ｄ）を収容する。従って、高速要求チャネル３α、３
ｃはクロック線ＣＬを用いて同期制御によるデータ転送
を、低速チャネル３ｂ。

３ｄは非同期制御によるデータ転送を行なう。尚、プロ
セッサ１は全てのチャネル３α〜３ｄ及びメモリ２とデ
ータのやりとりを行うべく非同期制御によるデータ転送
を行なう。これによって高速要求チャネル３ｃＬ、３ｃ
は高速データ転送が与えられ、更にシステム全体に非同
期制御による拡張性が与えられる。

更に詳細に、本発明を説明する。

第２図は、第１図実施例構成における要部詳細ブロック
図であり、高速要求チャネル３α（３）とメモリ２間と
の詳細を示している。図中、第３図で示したものと同一
のものは同一の記号で示してあり、２２αは応答（メモ
リアクセス）カウンタであり、メモリ制御部２２内に設
けられ、ｌストローブに対する応答信号（メモリアクセ
ス）の発生回数を計数するもの、２２ｂはメモリアクセ
ス制御部であり、後述するＤＭＡモード信号ＤＭＡＭＯ
ＤＥに応じてメモリアクセスの回数を制御するとともに
応答信号を発生するもの、２５はアドレスカウンタであ
り、ブロック転送要求時メモリ素子２０の下位アドレス
を発生するもの、３２はアドレスカウンタであり、ＤＭ
Ａコントローラ３０内に設けられ、転送要求するメモリ
アドレスを発生するもの、Ｃ１は応答信号線でありメモ
リ２からの応答信号をチャネル３へ伝えるもの、Ｃ２は
ストローブ線であり、チャネル３からのストローブをメ
モリ２へ伝えるもの、ＣＬは同期クロック線であり、メ
モリ２から同期クロックＣＬＫをチャネル３へ伝えるも
の、Ｃ４はメインクロック線であり、ＤＭＡ　（バス占
有）要求ＤＭＡＲＱ及びＤＭＡ（バス占有）許可ＤＭＡ
ＡＣＫのための制御クロックＭＣＬＫをメモリ２からチ
ャネル３へ伝えるもの、Ｃ５はビジー線であり、バス占
有中を示すビジー信号ｂμＪＰｙがメモリ２より送られ
るもの、ｄ、１はバス占有要求線であり、チャネル３か
らメモリ２へＤＭＡ要求ＤＭＡＲＱを伝えるもの、ｄ２
はバス占有許可線であり、メモリ２からチャネル３へＤ
ＭＡ許可ＤＭＡＡＣＫを伝えるもの、ｄ３はＤＭＡモー
ド線であり、チャネル３からメモリ２へＤＭＡモード、
即ちワード転送かバイト転送かを指定するものである。

この実施例では、高速要求チャネル３が、ブロック転送
モードの同期制御によるブロックデータ転送と、ワード
転送モードの非同期制御によるワードデータ転送の両方
を行なうように構成された例を示している。

次に、第２図実施例構成の動作について第３図・′　　
のタイムチャート図を用いて説明する。尚、第３図（５
）は同期制御によるブロックデータ転送のタイムチャー
ト図、第３図（Ｂ）は非同期制御によるワードデータ転
送のタイムチャート図である。

■　先づ、チャネル３の内部回路がＤＭＡ転送を要求す
ると、ＤＭＡコントローラ３ｏはバス占有要求線ｃｔ１
を介しメモリ２のバス制御部２１はＤＭＡ要求ＤＭＡＲ
Ｑを送る。

バス制御部２１は、ビジー線ｃ５の状態を見てバスが占
有されていないと、ＤＭＡ許可ＤＭＡＡＣＫをバス占有
許可線ｄ２を介しＤＭＡコントローラ３０に送る。これ
によってチャネル３はバス支配権を獲得する。尚、これ
らＤＭＡ要求ＤＭＡＲＱ　、ＤＭＡ許可ＤＭＡＡＣＫは
、バス制御部２１の制御クロックＭＣＬＫに同期して行
なわれる。

■　ＤＭＡコントローラ３０はＤＭＡ許可ＤＭＡＡＣＫ
を受けると、ビジー線ｃ５上のビジー信号Ａｔｂｓｙを
オンとし、バス占有を宣言し、更ｌこワード転送かブロ
ック転送かを見て、ブロック転送であれば、ＤＭＡモー
ド信号ＤＭＡＭＯＤＥをＱ−（“０″）としてモード線
ｄ３によってメモリ制御部２２へ与える。これにより、
同期制御のブロック転送が指示され、ＤＭＡコントロ〜
　ラ３０はクロック線ＣＬの同期クロックＣＬＫに従っ
て動作する。これとともに、ＤＭＡコントローラ３０は
、当該ブロックの先頭（開始）アドレスをアドレスカウ
ンタ３２よりクロックＣ，ＬＫに同期してアドレスバス
Ａ−ＢＵＳに送出する。この実施例では、ブロック転送
は４ワードの固定長であるから、アドレスカウンタ３２
の下位２ビツトを除いた上位ビット（例えば１６ビツト
アクセスなら上位１４ビツト）をアドレスバスＡ−ＢＵ
Ｓに送出する。

■　更にＤＭＡコントローラ３０は、バススキュー及び
アドレスデコード時間を保証し、次のクロックＣＬＫの
立下りでストローブ信号Ｄ　Ｓ　Ｖ　＆を制御線Ｃ２に
出力する。

■　メモリ２もクロックＣＬＫで動作し、メモリ２では
、メモリ制御部２２のメモリアクセス制御部２２．６が
このストローブ信号ＤＳＶｉを制御線Ｃ２より受け、メ
モリ素子２０に行及び列ストローブＣＡＳ、ＲＡＳを与
える。更に、メモリアクセス制御部２２．６はＤＭＡモ
ード信号ＤＭＡＭＯＤＥによってブロック転送要求を検
知し、レシーバ２３の下位ビットをアドレスカウンタ２
５側ｌこ切換える。これによってメモリ素子２０はレシ
ーバ２３を介しアドレスバスＡ　−ＢＵＳ上の開始アド
レスを受けるとともにアドレスカウンタ２５からの下位
２ビツトのアドレスをレシーバ２３を介し受はアクセス
を行なう。即ち、レシーバ２３はアドレスバスＡ−ＢＵ
Ｓよりの上位１４ピッｈ、Ｈカウンタ２５からの下位２
ビツトを合成してメモＩＪ　ｉ子２０に与える。

■　これによってメモリ素子２０から対応するデータ（
ワード）がトランシーバ２４よりクロックＣＬＫに同期
し、データバスＤ　−ＢＵＳに出力される。これととも
にメモリ制御部２２では、クロックＣＬＫの立下りでメ
モリアクセス制御部２２ｂより応答信号ｓｇｖｏ■を発
生せしめ、応答信号線Ｃ１に出力する。

■　一方、チャネル３ではＤＭＡコントローラ３０が応
答信号５ＲＶＯをクロックＣＬＫに同期して応答信号線
Ｃ１より受け、入出力コントローラ３１にデータバスＤ
−ＢＵＳ上のデータ取込を指示し、入出力コントローラ
３１はデータバスＤ−ＢＵＳよりメモリ素子２０からの
データを取込む。

■　メモリ２では、メモリアクセス制御部２２Ａが前述
の応答信号ＳＲＶδ■の出力後、１ストローブに対する
応答信号の出力回数を計数するカウンタ２２αをカウン
トアツプし、更にアドレスカウンタ２５をカウントアツ
プする。

そして、メモリアクセス制御部２２ｂは再びメモリ素子
２０に行及び列ストローブＣＡＳ１．ＲＡＳを与える。

これによってメモリ素子２０にはアドレスバスＡ−ＢＵ
Ｓからの上位１４ビツトとカウントアツプされたアドレ
スカウンタ２５の下位２ビツトがメモリアドレスとして
、与えられ次のワードがアクセスされる。

■　これによってメモリ素子２０から次のワードがトラ
ンシーバ２４よりデータバスＤ−ＢＵＳにメ 出力されるとともζこメモリアクセス制御部２２６より
応答信号ｓＲｖ？５■を発生せしめ、応答信号線Ｃ１に
出力する。チャネル２ではステップ■と同様にしてデー
タを取込む。

■　メモリ２側ではステップのと同様にカウンタ２２α
、アドレスカウンタ２５をカウントアツプし、メモリ素
子２σの次のワードをアクセスする。

このようにして、応答カウンタ２２αのカウント値が”
４”となり、データを４入出力、即ち、応答信号が４回
発せられると、メモリアクセス制御部２２７５はメモリ
素子２０のアクセスを止める。

■　一方、チャネル３側では、ＤＭＡコントローラ３０
が応答信号を４回受けると、ＤＭＡモード信号ＤＭＡＭ
ＯＤＥをハイに戻し、ストローブＤ　Ｓ　Ｖ　Ｅをハイ
に戻す。更にビジー線Ｃ５上のビジー信号ＡｔＬｓｙを
落としてバス占有を解放する。

■　一方ステップ■に於て、非同期制御のワード転送の
場合にはＤＭＡコントローラ３０はクロック線のＣＬの
クロックを受けずに、自己のクロックで動作し、ＤＭＡ
モード信号ＤＭＡＭＯＤＥをハイのままにし、これによ
ってメモリアクセス制御部２２０はワード転送指示を検
知し、両カウンタ２２α、２５の動作を禁止する。この
ため、ＤＭＡコントローラ３０からのストローブＤＳＶ
ｖｉこ対し、１つの応答信号ＳＲ”１０を返すようにし
、又ＤＭＡコントローラ３０からは自己のクロ′ンクに
同期してアドレスカウンタ３２のフルビット１６ビツト
がメモリアドレスとしてアドレスバスＡ−ＢＵＳに与え
られ、メモリ２のレシーバ２３は、メモリアクセス制御
部２２ｂの指示でアドレスカウンタ２５の出力が入力さ
れるのを禁止されてアドレスバスＡ−ＢＵＳの１６ビツ
トアドレスをメモリ２のクロックＣＬＫのタイミングで
メモリ素子２０に与える。メモリ素子はこのアドレスに
応じて対応するワードをトランシーバ２４よりデータバ
スＤ−ＢＵＳへ出力し、チャネル３では、自己のクロッ
クのタイミングでＤＭＡコントローラ３０が応答信号を
受けて入出力コントローラ３１にデータ取込みを指示し
、ビジー線Ｃ５のビジー信号ｂＬＬｓｙを落としてバス
占有を解放する。

このようにして高速要求チャネルは、上位レベルＤＭＡ
で同期制御（ブロック転送）を行う時は、ＤＭＡモード
信号ＤＭＡＭＯＤＥをローにしてメモリ２に同期制御を
通知し、クロック線ＣＬのクロックＣＬＫに従って動作
し、下位レベルｐ　Ｍ　Ａで非同期制御（ワード転送）
を行う時には、ＤＭＡモード信号ＤＭＡＭＯＤＩをハイ
としてメモリ２に非同期制御を通知し、クロック線ＣＬ
のクロックＣＬＫによらず自己のタロツクで動作する。

次に、低速要求チャネル３ｂ、３ｃｔは、前述の高速要
求チャネルと同様の構成を有し、クロック線ＣＬに接続
されておらず、前述の非同期制御（ワード転送）のみを
行なう。このためＤＭＡモード信号ＤＭＡＭＯＤＥはロ
ーとなることなくハイのママである。又、プロセッサ１
は、非同期制御のみを行ないメモリ２及び各チャネル３
α〜３ｄとデータのやりとりを行なう。

前述の実施例では、高速チャネル３α、３Ｃが上位レベ
ルＤＭＡと下位レベルＤＭＡの両方と行い、同期及び非
同期制御される例について説明したが、上位レベルＤＭ
Ａのみ行なうようにしてもよい。又、上位レベルＤＭＡ
の動作として開始アドレスのみを行ってブロックデータ
を受ける例について説明したか、該ブロックの各アドレ
スをワード転送と同様に発生してメモリ２へ与えてもよ
い。更に、バス支配権獲得制御部２１をメモリ２内に設
けた例で説明したが、これに限られず、例えはプロセッ
サーに設けてもよい。

以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、共有バスに接続さ
れたメモリと、該メモリを高優先レベルの転送モードで
アクセスする第１のアクセスユニットと、該メモリを低
優先レベルの転送モードでアクセスする第２のアクセス
ユニットとを有し、該高優先レベルのデータ転送は該メ
モリと同期したクロックによる同期制御により、該低優
先レベルのデータ転送は非同期制御により行なうことを
特徴としているので、システム内で同期バスと非同期バ
スを混在させることができ、同期バスの長所である高速
性と非同期バスの長所である拡張性を兼ね備えたシステ
ムが可能となるという効果を奏する他に、高優先レベル
のアクセスユニットについては高速データ転送を可能と
しながら、低浚先レベルのアクセスユニットの増設を容
易にするというシステム構成の柔軟性を持たせることも
可能となるという効果も奏し、全体として高速データ転
送が可能で且つ拡張性もあるシステムの提供が可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例全体構成図、第２図は第１図
実施例構成における要部詳細ブロック図、第３図は第２
図構成におけるタイムチャート図、第４図は従来の構成
の構成図、第５図は従来の構成によるタイムチャート図
、第６図は従来の問題点説明図である。 図中、１・・・プロセッサ、２・・・メモリ、３α〜３
ｄ・・・チャネル、２０・・・メモリ素子、２１・・・
バス支配権獲得制御部、２２・・・メモリ制御部、３０
　、３０ｃＬ、３０ｂ・・・ＤＭＡコントローラ、ＣＬ
・・・クロック線、Ｄ−ＢＵＳ・・・データバス、Ａ−
ＢＵＳ・・・アドレスバス、Ｃ−ＢＵＳ・・・制御線。

Claims (1)

【特許請求の範囲】
1. 共有バスに接続されたメモリと、該メモリを高優先レベ
   ルの転送モードでアクセスする第１のアクセスユニット
   と、該メモリを低優先レベルの転送モードでアクセスす
   る第２のアクセスユニットとを有し、該高優先レベルの
   データ転送は該メモリと同期したクロックによる同期制
   御により、該低優先レベルのデータ転送は非同期制御に
   より行なうことを特徴とするデータ転送制御方式。