JPH0452949A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0452949A JPH0452949A JP16211490A JP16211490A JPH0452949A JP H0452949 A JPH0452949 A JP H0452949A JP 16211490 A JP16211490 A JP 16211490A JP 16211490 A JP16211490 A JP 16211490A JP H0452949 A JPH0452949 A JP H0452949A
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- JP
- Japan
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- address
- read
- memory
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- circuit
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分■を
本発明は、メモリ間でデータを高速に転送ず゛るデータ
転送装置に関する。
転送装置に関する。
従来の技術
マイクロプロセッサ応用装置等においてメモリ間で多量
のデータを高速に転送するために、一般にＤＭＡ （直
接メモリアクセス）方式が採用されている。この−例を
第３図で説明すると、ＣＰＵＩのバスにメモリ２および
メモリ３の２・つのメ七りが接続されたシステムにおい
て、周知のＤＭＡＣ（直接メモリ°？クセスコントロー
ラ）１０を付加し、ＤＭＡによるメモリ間のデータ転送
を行う。
のデータを高速に転送するために、一般にＤＭＡ （直
接メモリアクセス）方式が採用されている。この−例を
第３図で説明すると、ＣＰＵＩのバスにメモリ２および
メモリ３の２・つのメ七りが接続されたシステムにおい
て、周知のＤＭＡＣ（直接メモリ°？クセスコントロー
ラ）１０を付加し、ＤＭＡによるメモリ間のデータ転送
を行う。
メモリ２からメモリ３にデータを転送するものとすると
、ＣＰ Ｕ ｌはリードアドレスの先頭、ライトアドレ
スの先頭、それに転送語数をＤＭＡＣｌ０にセットし、
バスを開放してその後の動作をＤＭＡＣｌ０にまかせる
。ＤＭＡＣｌ０はまｒリードサイクルに入り、アドレス
バスにリードアドレスを出力するとともにメモリ２にリ
ード制御信号を印加し、メモリ２からデータバスに読み
出されるデータをＤＭＡＣｌ０の内部レジスタにストア
４−る７次にライトサイクルに入り、アドレスバスにラ
イトアドレスを出力するとともに前記内部レジスタのデ
ータをデータバスに出力し、同時にメモリ３にライト制
御信号を印加する。これでメモリ２から読み出された１
ワードのデータがメモリ３に書き込まれる。以上の動作
を転送語数分だけ繰り返す。
、ＣＰ Ｕ ｌはリードアドレスの先頭、ライトアドレ
スの先頭、それに転送語数をＤＭＡＣｌ０にセットし、
バスを開放してその後の動作をＤＭＡＣｌ０にまかせる
。ＤＭＡＣｌ０はまｒリードサイクルに入り、アドレス
バスにリードアドレスを出力するとともにメモリ２にリ
ード制御信号を印加し、メモリ２からデータバスに読み
出されるデータをＤＭＡＣｌ０の内部レジスタにストア
４−る７次にライトサイクルに入り、アドレスバスにラ
イトアドレスを出力するとともに前記内部レジスタのデ
ータをデータバスに出力し、同時にメモリ３にライト制
御信号を印加する。これでメモリ２から読み出された１
ワードのデータがメモリ３に書き込まれる。以上の動作
を転送語数分だけ繰り返す。
第４図は第３図に示すＤＭＡのタイミングチャートを示
す。リードサイクル、ライトサイクルは共に４クロンク
よりなる。リードサイクルにおいて、この期間アドレス
バスにリードアドレスが出力されている。リード信号が
第１クロツクの立下りで出力され、第３クロツクと第４
クロツクの間リードデータがデータバスに出力される。
す。リードサイクル、ライトサイクルは共に４クロンク
よりなる。リードサイクルにおいて、この期間アドレス
バスにリードアドレスが出力されている。リード信号が
第１クロツクの立下りで出力され、第３クロツクと第４
クロツクの間リードデータがデータバスに出力される。
ライトサイクルにおいては、この期間ライトアドレスが
出力されライト信号が第２クロンクの立上りで出力され
、データバスに出力されているライトデータを読み込む
。
出力されライト信号が第２クロンクの立上りで出力され
、データバスに出力されているライトデータを読み込む
。
発明が解決しようとする課題
前述したＤＭＡによるメモリ間データ転送はＣＰＵのプ
ログラム処理による転送より高速であるが、１ワードの
データを転送するのにリードサイクルとライトサイクル
の２サイクルを直列に行うので、より一層の高速化を達
成するのが困難であった。
ログラム処理による転送より高速であるが、１ワードの
データを転送するのにリードサイクルとライトサイクル
の２サイクルを直列に行うので、より一層の高速化を達
成するのが困難であった。
本発明は、上述の課題に鑑みてなされたものであり、リ
ードアドレスとライトアドレスを並列に出力することに
より高速なデータ転送を実現するデータ転送装置を提供
することを目的とする。
ードアドレスとライトアドレスを並列に出力することに
より高速なデータ転送を実現するデータ転送装置を提供
することを目的とする。
課題を解決するための手段
上記目的を達成するため、伝送を行う各メモリにアドレ
ス切替回路を設は制御回路によりこの各アドレス発生回
路と各メモリとを制御するようにしたもので、本発明の
データ転送装置は、アドレスバス、データバス、ＣＰＵ
１ｌｊｌｌｌラインによりＣＰＵに共通に接続された２
つのメモリと、このメモリごとに設けられメモリリード
／ライトアドレスを発生するアドレス発生回路と、この
アドレス発生回路とこのアドレス発生回路に対応した前
記メモリとの間に設けられこのアドレス発生回路からの
アドレスバスと前記ＣＰＵからのアドレスバスとを切替
えるアドレス切替回路と、前記各アドレス発生回路を制
御し前記各メモリに制御ラインにより制御信号を出力す
る制御回路と、この制御回路と前記各メモリの間に設け
られ前記ＣＰＵ制御ラインと前記制御ラインを切替える
制御信号切替回路とを備えたものである。
ス切替回路を設は制御回路によりこの各アドレス発生回
路と各メモリとを制御するようにしたもので、本発明の
データ転送装置は、アドレスバス、データバス、ＣＰＵ
１ｌｊｌｌｌラインによりＣＰＵに共通に接続された２
つのメモリと、このメモリごとに設けられメモリリード
／ライトアドレスを発生するアドレス発生回路と、この
アドレス発生回路とこのアドレス発生回路に対応した前
記メモリとの間に設けられこのアドレス発生回路からの
アドレスバスと前記ＣＰＵからのアドレスバスとを切替
えるアドレス切替回路と、前記各アドレス発生回路を制
御し前記各メモリに制御ラインにより制御信号を出力す
る制御回路と、この制御回路と前記各メモリの間に設け
られ前記ＣＰＵ制御ラインと前記制御ラインを切替える
制御信号切替回路とを備えたものである。
作用
上記構成により、アドレス切替回路と、制御信号切替回
路とを切替えることによりＣＰＵによるメモリ制御から
メモリ間のデータ転送モードに容易に切替えられる。切
替えにあたっては、読み出し側のアドレス発生回路に読
み出し先頭アドレスを設定し、書き込み側のアドレス発
生回路に書き込み先頭アドレスを設定しておく。読み出
し側のアドレス発生回路はリードアドレスを、書き込み
側のアドレス発生回路はライトアドレスを同時に発生し
、読み出し側のメモリより１ワード読み出し、これを書
き込み側のメモリに書き込んで１転送サイクルを行う、
このように転送サイクル中、各アドレス発止器よりアド
レスが同時に出力されているので転送を高速に行うこと
が可能となる。
路とを切替えることによりＣＰＵによるメモリ制御から
メモリ間のデータ転送モードに容易に切替えられる。切
替えにあたっては、読み出し側のアドレス発生回路に読
み出し先頭アドレスを設定し、書き込み側のアドレス発
生回路に書き込み先頭アドレスを設定しておく。読み出
し側のアドレス発生回路はリードアドレスを、書き込み
側のアドレス発生回路はライトアドレスを同時に発生し
、読み出し側のメモリより１ワード読み出し、これを書
き込み側のメモリに書き込んで１転送サイクルを行う、
このように転送サイクル中、各アドレス発止器よりアド
レスが同時に出力されているので転送を高速に行うこと
が可能となる。
実施例
以下本発明の一実施例を第１図、第２図を用いて説明す
る。第１図は本実施例の構成を示すブロック図である。
る。第１図は本実施例の構成を示すブロック図である。
第１図においてＣＰＵＩは、アドレスバスａ、データバ
スｂ、制Ｊｉ１ｍｇにヨリメモＩＪ ２およびメモリ３
と接続する。カウンタ４，５はアドレスバスａ、データ
バスｂ、制御線ｇによりＣＰＵＩより初期埴を設定可能
なように接続され、アドレスバスｅ、ｆヘアドレスを出
力する。
スｂ、制Ｊｉ１ｍｇにヨリメモＩＪ ２およびメモリ３
と接続する。カウンタ４，５はアドレスバスａ、データ
バスｂ、制御線ｇによりＣＰＵＩより初期埴を設定可能
なように接続され、アドレスバスｅ、ｆヘアドレスを出
力する。
コントロール回路６は、カウンタ４．５への制御信号ｈ
（クロック信号、イネーブル信号）を生成しカウンタ４
，５よりアドレス出力を指令し、転送が終了したときイ
ンタラブドを介してＣＰＵＩへ終了を通知する終了信号
１を生成する。またデータ転送時メモリ２，３に対する
制御信号ｊ （リード／ライト制御信号）を生成する。
（クロック信号、イネーブル信号）を生成しカウンタ４
，５よりアドレス出力を指令し、転送が終了したときイ
ンタラブドを介してＣＰＵＩへ終了を通知する終了信号
１を生成する。またデータ転送時メモリ２，３に対する
制御信号ｊ （リード／ライト制御信号）を生成する。
マルチプレクサ７はＣＰＵＩのアドレスバスａとカウン
タ４より出力されるアドレスバスｅを選択してメモリ２
に接続し、マルチプレクサ８はアドレスバスａとカウン
タ５より出力されｚ′ｌ′メトＬ／スハスｒを選択しメ
モリ３へ接続−４−る。マルチプレクサ９は（Ｐ Ｕ
１より出力された制御信号ｊ （リード／″、Ｊイ１制
御仇号）とコン；・ＣＩ−小回路６より出力される制御
信号ｇ（リー ド／′−ンイト制御仏号）を選択しメモ
リ２，３へ接続する。
タ４より出力されるアドレスバスｅを選択してメモリ２
に接続し、マルチプレクサ８はアドレスバスａとカウン
タ５より出力されｚ′ｌ′メトＬ／スハスｒを選択しメ
モリ３へ接続−４−る。マルチプレクサ９は（Ｐ Ｕ
１より出力された制御信号ｊ （リード／″、Ｊイ１制
御仇号）とコン；・ＣＩ−小回路６より出力される制御
信号ｇ（リー ド／′−ンイト制御仏号）を選択しメモ
リ２，３へ接続する。
以上のように構成された本実施例の動作に゛）いて説明
する４１通常ば、ＣＰ ｌｊ １よりメモリ２，３に直
接アクセスできるよう、メ（す２．３のアルレスはアト
し・スハスａ乙こマルチプレクサ７．８により接続され
、制御線ｇばマルチプレクサ９により、メモリ２４３に
接続し、制御信号ｋ（リード、ライ（・信号）により読
み出し、書き込みが行われる。
する４１通常ば、ＣＰ ｌｊ １よりメモリ２，３に直
接アクセスできるよう、メ（す２．３のアルレスはアト
し・スハスａ乙こマルチプレクサ７．８により接続され
、制御線ｇばマルチプレクサ９により、メモリ２４３に
接続し、制御信号ｋ（リード、ライ（・信号）により読
み出し、書き込みが行われる。
次にメモリ２からメモリ３へ高速Ｃごテ′−タ転送を行
う場合の動作を説明する。Ｃ，Ｐ ＩＪ Ｉはアドレス
バスａ、アドレスバス１）７ 制御線りを通し７てカウ
ンタ４にソース側先頭アドレスを設定し、カウンタ５に
チ゛イスト不−’ｙ−’ｙ側先頭アドレスヲ設定する１
、さらにＣＰ Ｌ、Ｉ １は：１ン１０−ル回路６に転
送ワー ド数を設定し、コン１−ロール回路６のスター
トピノ［をＯＮにしてＣＰ ＩＪ ｌ自身はｆ ＨＡ１
−＋ ′ｒｊする。コントロール回路６はスタートビッ
トがＯＮになるとマルザブレクサ７．８．９４切換え、
メモリ２のアドレスをアドレスバスｅ、ｃを介してカウ
ンタ４へ接続し、メモリ３のアドレスをアドレスバスｆ
、ｄを介してカウンタ５ｔ・接続し、メモリ２．３へ制
御信号」、ｋを伝速できるようにして、ＣＰＵ １とメ
モリ２，３とを切り離しする。次にコントロ−ル回路６
はスターｌ信号およびクロック信号をカウンタ４，５へ
供給すると共に、メモリ２に対しリード信号を、メモリ
３に対しライト信号を供給する。カウンタ４．５はコン
トロール回路６より供給されたクロックに同期してメモ
リ２．３へそれぞれリードアドレスライトアドレスを供
給する。
う場合の動作を説明する。Ｃ，Ｐ ＩＪ Ｉはアドレス
バスａ、アドレスバス１）７ 制御線りを通し７てカウ
ンタ４にソース側先頭アドレスを設定し、カウンタ５に
チ゛イスト不−’ｙ−’ｙ側先頭アドレスヲ設定する１
、さらにＣＰ Ｌ、Ｉ １は：１ン１０−ル回路６に転
送ワー ド数を設定し、コン１−ロール回路６のスター
トピノ［をＯＮにしてＣＰ ＩＪ ｌ自身はｆ ＨＡ１
−＋ ′ｒｊする。コントロール回路６はスタートビッ
トがＯＮになるとマルザブレクサ７．８．９４切換え、
メモリ２のアドレスをアドレスバスｅ、ｃを介してカウ
ンタ４へ接続し、メモリ３のアドレスをアドレスバスｆ
、ｄを介してカウンタ５ｔ・接続し、メモリ２．３へ制
御信号」、ｋを伝速できるようにして、ＣＰＵ １とメ
モリ２，３とを切り離しする。次にコントロ−ル回路６
はスターｌ信号およびクロック信号をカウンタ４，５へ
供給すると共に、メモリ２に対しリード信号を、メモリ
３に対しライト信号を供給する。カウンタ４．５はコン
トロール回路６より供給されたクロックに同期してメモ
リ２．３へそれぞれリードアドレスライトアドレスを供
給する。
第２図は動作を説明するタイミングチャー１である。同
図においてスタート信号に同期してリード信号がメモリ
２に出力される。コントし１−小回路６ではクロ・２り
信号を２分周した内部伝号１を生成し、この内部信号１
に同期し７てメモリ３にライトｉ号が出力される。内部
信号２は内部信号１に対し７１／４クロック周期遅延さ
れた信号であり、この内部信号２によりカウンタ４より
アトしスバスＣＱこリードアドレスを出力し、カウンタ
５より゛？ルスハスｄにライトアルレスを出力覆る。内
部信号２によりライト信号に対し１／４クロンク周期遅
延さセることによりライトホールド時間を確保している
。
図においてスタート信号に同期してリード信号がメモリ
２に出力される。コントし１−小回路６ではクロ・２り
信号を２分周した内部伝号１を生成し、この内部信号１
に同期し７てメモリ３にライトｉ号が出力される。内部
信号２は内部信号１に対し７１／４クロック周期遅延さ
れた信号であり、この内部信号２によりカウンタ４より
アトしスバスＣＱこリードアドレスを出力し、カウンタ
５より゛？ルスハスｄにライトアルレスを出力覆る。内
部信号２によりライト信号に対し１／４クロンク周期遅
延さセることによりライトホールド時間を確保している
。
以上のように本実施例では２クロツクを］サイクルとし
７．１サイクルで１ワードのデータを転送することが可
能であり、従来例で示したＤＭＡＣ転送方式（この場合
、リードサイクルおよびライトサイクルが直列となり各
サイクル共４クロックであるため本実施例に比べ４倍の
長さとなる。）に比ベタモリ間でデータ転送を高速に転
送することが可能となる。
７．１サイクルで１ワードのデータを転送することが可
能であり、従来例で示したＤＭＡＣ転送方式（この場合
、リードサイクルおよびライトサイクルが直列となり各
サイクル共４クロックであるため本実施例に比べ４倍の
長さとなる。）に比ベタモリ間でデータ転送を高速に転
送することが可能となる。
転送が終了すると、コントロール回路６はＣＰＵ１のイ
ンタラブド端子へ終了信号１を出力する。
ンタラブド端子へ終了信号１を出力する。
なお、本実施例によれば、２つのメモリとＣＰＵからな
るシステムに対し、追加するハードウェアはコントロー
ル回路６、カウンタ４，５．ハスおよび信号を切り替え
るマルチプレクサ７．８．９であり、ＤＭＡＣを使用す
るより低コストとなる。
るシステムに対し、追加するハードウェアはコントロー
ル回路６、カウンタ４，５．ハスおよび信号を切り替え
るマルチプレクサ７．８．９であり、ＤＭＡＣを使用す
るより低コストとなる。
発明の効果
以上の説明から明らかなように、本発明は名メモリに対
するアドレス発住回路とこれを制御する制御回路を設け
ること６．−より、メモリ間のデータ転送を高速に実施
することを可能とする。また、ＤＭＡ方式より低コスト
のハードウェアを実現する。
するアドレス発住回路とこれを制御する制御回路を設け
ること６．−より、メモリ間のデータ転送を高速に実施
することを可能とする。また、ＤＭＡ方式より低コスト
のハードウェアを実現する。
第１図は本発明の実施例の構成を示すブロック図、第２
図は第１図に示す実施例の動作を示すタイミングチャー
ト、第３図はＤＭＡ方式を示すプロ、り図、第４図はＩ
） Ｍ Ａ方式のタイミングチャートの一例である。 １・・・・・・ＣＰＵ、２．３・・・・・・メモリ、、
４．５・−・・・・カウンタ、６・・・・・・コントロ
ール回路、７，８．９・・・・・・マルチプレクサ。
図は第１図に示す実施例の動作を示すタイミングチャー
ト、第３図はＤＭＡ方式を示すプロ、り図、第４図はＩ
） Ｍ Ａ方式のタイミングチャートの一例である。 １・・・・・・ＣＰＵ、２．３・・・・・・メモリ、、
４．５・−・・・・カウンタ、６・・・・・・コントロ
ール回路、７，８．９・・・・・・マルチプレクサ。
Claims (1)
- アドレスバス、データバス、ＣＰＵ制御ラインにより
ＣＰＵに共通に接続された２つのメモリと、このメモリ
ごとに設けられメモリリード／ライトアドレスを発生す
るアドレス発生回路と、このアドレス発生回路とこのア
ドレス発生回路に対応した前記メモリとの間に設けられ
このアドレス発生回路からのアドレスバスと前記ＣＰＵ
からのアドレスバスとを切替えるアドレス切替回路と、
前記各アドレス発生回路を制御し前記各メモリに制御ラ
インにより制御信号を出力する制御回路と、この制御回
路と前記各メモリの間に設けられ前記ＣＰＵ制御ライン
と前記制御ラインを切替える制御信号切替回路とを備え
たことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16211490A JPH0452949A (ja) | 1990-06-20 | 1990-06-20 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16211490A JPH0452949A (ja) | 1990-06-20 | 1990-06-20 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452949A true JPH0452949A (ja) | 1992-02-20 |
Family
ID=15748311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16211490A Pending JPH0452949A (ja) | 1990-06-20 | 1990-06-20 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452949A (ja) |
-
1990
- 1990-06-20 JP JP16211490A patent/JPH0452949A/ja active Pending
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