JPS60201465A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60201465A JPS60201465A JP5793684A JP5793684A JPS60201465A JP S60201465 A JPS60201465 A JP S60201465A JP 5793684 A JP5793684 A JP 5793684A JP 5793684 A JP5793684 A JP 5793684A JP S60201465 A JPS60201465 A JP S60201465A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- slave
- timing change
- change instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ処理装置に関し、特に汎用バスとの互換
性を考慮した共通バスインタフェイスのバスタイミング
を改善するデータ処理装置に関するものである。
性を考慮した共通バスインタフェイスのバスタイミング
を改善するデータ処理装置に関するものである。
（従来技術）
データ処理装置に於ては共通バス上にプロセッサやメモ
リあるいは入出力装置を接続する為のアダプタが接続さ
れるという形態が多い。この場合共通バスとしてはコン
ピュータのバスとして標準化され、あるいは広く普及し
ている汎用バスを採用しておれば、既に存在する各種ア
ダプタを有効に利用できるという点で大きなメリットが
ある。
リあるいは入出力装置を接続する為のアダプタが接続さ
れるという形態が多い。この場合共通バスとしてはコン
ピュータのバスとして標準化され、あるいは広く普及し
ている汎用バスを採用しておれば、既に存在する各種ア
ダプタを有効に利用できるという点で大きなメリットが
ある。
しかし、この汎用バスを採用したデータ処理装置はその
タイミングスペックが明確に規定されている為個々の装
置に最適のタイミングで動作させることができなくなる
という問題がある。
タイミングスペックが明確に規定されている為個々の装
置に最適のタイミングで動作させることができなくなる
という問題がある。
すなわち、この種のデータ処理装置は第１図に示すよう
に汎用パスインタフェイス金持チ、カッバスマスタ１１
およびパススレーブ１２を持っており、更に第２図に示
す動作タイムチャートのように作動する。なお、第２図
の最上段にＭＯＤＥの信号が記されているが、この信号
はこの発明の実施例に適用した場合の信号で従来の装置
においては存在しないもの−で無視される。
に汎用パスインタフェイス金持チ、カッバスマスタ１１
およびパススレーブ１２を持っており、更に第２図に示
す動作タイムチャートのように作動する。なお、第２図
の最上段にＭＯＤＥの信号が記されているが、この信号
はこの発明の実施例に適用した場合の信号で従来の装置
においては存在しないもの−で無視される。
第２図において、この従迷のデータ処理装置はデータの
転送が終了し、データ転送終了を示す応答信号ＡＣＫが
出た稜３りｏツク稜にデータ転送サイクルを終了する。
転送が終了し、データ転送終了を示す応答信号ＡＣＫが
出た稜３りｏツク稜にデータ転送サイクルを終了する。
ここで延長されている時間はバスを占有したままで、し
かも、この間は本来不要な無駄な時間で、特にデータを
受けるバスマスタがＬＳＩで構成されている場合等、こ
の様なことが応々にして起り得る。
かも、この間は本来不要な無駄な時間で、特にデータを
受けるバスマスタがＬＳＩで構成されている場合等、こ
の様なことが応々にして起り得る。
また、従来のデータ処理装置は共通バスを使用したデー
タ転送を終了する際に必要とされる時間が各アダプタ毎
に異なる為、転送終了の応答信号を待つことにより、そ
の終了を認識するようになっている汎用バスインタフェ
イスがあるがこの場合応答信号がくるまでの間バスサイ
クルを延長して待っている必要があり、応答信号が来て
直ちにバスサイクルを終了するということが困難で、場
合によっては２〜３クロック相当分の時間を要すること
もある。
タ転送を終了する際に必要とされる時間が各アダプタ毎
に異なる為、転送終了の応答信号を待つことにより、そ
の終了を認識するようになっている汎用バスインタフェ
イスがあるがこの場合応答信号がくるまでの間バスサイ
クルを延長して待っている必要があり、応答信号が来て
直ちにバスサイクルを終了するということが困難で、場
合によっては２〜３クロック相当分の時間を要すること
もある。
すなわち、このデータ処理装置では、この時間が損失時
間となり、システムの能力を落す原因となる等の欠点を
有していた。
間となり、システムの能力を落す原因となる等の欠点を
有していた。
（発明の目的）
本発明の目的は従来のデータ処理装置の欠点を除去する
と共に汎用パスインタフェイスを採用しているデータ処
理装置に於てタイミング変更指示の機能を付加すること
によシ汎用パスインタフェイスとの互換性を保ちながら
システムの能力を低下させる要因を除去するデータ処理
装置を提供することにある。
と共に汎用パスインタフェイスを採用しているデータ処
理装置に於てタイミング変更指示の機能を付加すること
によシ汎用パスインタフェイスとの互換性を保ちながら
システムの能力を低下させる要因を除去するデータ処理
装置を提供することにある。
（発明の構成）
本発明によれば１つ以上のバス・マスク及び１つ以上の
バス・スレーブをバス上に接続するととのできる汎用パ
スインタフェイスを持つデータ処理装置において、 データ転送終了を示す為の応答信号線を含む前記汎用パ
スインタフェイスと、 タイミング変更指示信号を含む汎用バス信号群を出力し
得る１つ以上のバスマスタと、バスマスタからの前記タ
イミング変更指示信号によりタイミング変更の指示會受
けた場合、予め定めたデータ転送終了時間よりも早く前
記応答信号を返送する機能を持つ少なくとも１つ以上の
前記バススレーブとを有し、 バスマスタからタイミング変更指示が出された場合、応
答信号を早く返送するデータ処理装置が得られる。
バス・スレーブをバス上に接続するととのできる汎用パ
スインタフェイスを持つデータ処理装置において、 データ転送終了を示す為の応答信号線を含む前記汎用パ
スインタフェイスと、 タイミング変更指示信号を含む汎用バス信号群を出力し
得る１つ以上のバスマスタと、バスマスタからの前記タ
イミング変更指示信号によりタイミング変更の指示會受
けた場合、予め定めたデータ転送終了時間よりも早く前
記応答信号を返送する機能を持つ少なくとも１つ以上の
前記バススレーブとを有し、 バスマスタからタイミング変更指示が出された場合、応
答信号を早く返送するデータ処理装置が得られる。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例を示し、第４図はタイムチャ
ートラ示す。第３図および第４図において、本実施例は
１つ以上のバスマスタ３．４および ５− １つ以上のパススレーブ５．６を汎用バス１０上に接続
することのできる汎用インタフェイスを持つデータ処理
装置で、バスマスタ３はタイミング変更指示を出す機能
を持たないバスマスタであ如、バスマスタ４はタイミン
グ変更指示を出す機能を持つバスマスタである。パスス
レーブ５はタイミング変更指示を受けた時応答信号を２
クロック分早く出す機能を持ったパススレーブであり、
パススレーブ６はこの機能を持たないバス・スレーブで
ある。更に、バス上にはタイミング変更指示を伝える信
号線１１およびデータ終了を示すための応答信号線を有
している。
ートラ示す。第３図および第４図において、本実施例は
１つ以上のバスマスタ３．４および ５− １つ以上のパススレーブ５．６を汎用バス１０上に接続
することのできる汎用インタフェイスを持つデータ処理
装置で、バスマスタ３はタイミング変更指示を出す機能
を持たないバスマスタであ如、バスマスタ４はタイミン
グ変更指示を出す機能を持つバスマスタである。パスス
レーブ５はタイミング変更指示を受けた時応答信号を２
クロック分早く出す機能を持ったパススレーブであり、
パススレーブ６はこの機能を持たないバス・スレーブで
ある。更に、バス上にはタイミング変更指示を伝える信
号線１１およびデータ終了を示すための応答信号線を有
している。
第４図のタイムチャートに於て、ＭＯＤＥはタイミング
変更指示信号を意味し、ＡＤＨはバス上のアドレス情報
、ＣＭＤはバス上のコマンド情報を意味する。ここでは
パススレーブとしてメモリヲ想定しメモリリードコマン
ドの場合を例にとって説明するもので、ＤＡＴＡはメモ
リからのリードデータ、ＡＣＫはメモリからのデータ転
送終了報告の為の応答信号であり、各信号の上の は負
極性である６− ことを示している。
変更指示信号を意味し、ＡＤＨはバス上のアドレス情報
、ＣＭＤはバス上のコマンド情報を意味する。ここでは
パススレーブとしてメモリヲ想定しメモリリードコマン
ドの場合を例にとって説明するもので、ＤＡＴＡはメモ
リからのリードデータ、ＡＣＫはメモリからのデータ転
送終了報告の為の応答信号であり、各信号の上の は負
極性である６− ことを示している。
第５図は応答信号のタイミングの変更を行う為の応答信
号発生回路を示す。第５図において、本実施例に用いら
れるバススレーブ５に設けられている応答信号発生回路
は直列に接続された３個のフリップフロップＦ／Ｆｌ
、Ｆ／Ｆ２ 、Ｆ／Ｆ３と、フリップ７０ツブＦ／Ｆｌ
、Ｆ／ｐ２の出方をゲートする２個のアントゲ−）Ａ
１．Ａ２と、アンドグー）ＡＩ、Ａ２の出力を送出する
１個のオアゲートθ等とで構成されている。なお、この
回路においてはタイミング変更信号が出力されない場合
の信号レベルを確定するためのプルアップ抵抗を必要と
する。
号発生回路を示す。第５図において、本実施例に用いら
れるバススレーブ５に設けられている応答信号発生回路
は直列に接続された３個のフリップフロップＦ／Ｆｌ
、Ｆ／Ｆ２ 、Ｆ／Ｆ３と、フリップ７０ツブＦ／Ｆｌ
、Ｆ／ｐ２の出方をゲートする２個のアントゲ−）Ａ
１．Ａ２と、アンドグー）ＡＩ、Ａ２の出力を送出する
１個のオアゲートθ等とで構成されている。なお、この
回路においてはタイミング変更信号が出力されない場合
の信号レベルを確定するためのプルアップ抵抗を必要と
する。
この応答信号発生回路はタイミング変更指示信号ＭＯＤ
Ｅの状態により、応答信号ＡＣＫとして内部のステージ
信号の最終ステージから出力されるか、それとも２クロ
ツク前のステージ信号が出力されるかが切換えられるよ
うにした回路で、バスマスタからのタイミング変更指示
信号ＭＯＤＥでない場合はアンドゲートＡ１が開かれ、
フリップフロ１．プＦ／Ｆ３の最終ステージの出力信号
がアンドゲートＡ１およびオアゲート０を介して応答信
号ＡＣＫとして送出され、バスマスタからのタイミング
変更指示信号ＭＯＤＥである場合はアンドゲートＡ２が
開かれ、フリップフロップＦ ／ Ｆ １ Ｏ２クロツ
ク前のステージ信号がアンドグー）Ａ２およびオアゲー
ト０を介して応答信号として送出される。
Ｅの状態により、応答信号ＡＣＫとして内部のステージ
信号の最終ステージから出力されるか、それとも２クロ
ツク前のステージ信号が出力されるかが切換えられるよ
うにした回路で、バスマスタからのタイミング変更指示
信号ＭＯＤＥでない場合はアンドゲートＡ１が開かれ、
フリップフロ１．プＦ／Ｆ３の最終ステージの出力信号
がアンドゲートＡ１およびオアゲート０を介して応答信
号ＡＣＫとして送出され、バスマスタからのタイミング
変更指示信号ＭＯＤＥである場合はアンドゲートＡ２が
開かれ、フリップフロップＦ ／ Ｆ １ Ｏ２クロツ
ク前のステージ信号がアンドグー）Ａ２およびオアゲー
ト０を介して応答信号として送出される。
次に本実施例による動作を説明する。
ｆａｌバス・マスタ４がバス・スレー７’５ ｆｉクセ
スする場合 まず信号線１１を介してタイミング変更指示信号ＭＯＤ
Ｅが出される。この信号ＭＯＤＥｔ−受けたバス・スレ
ーブ５は第５図に示すように作動し、第４図に示すよう
に応答信号線１２上に実際のデータ転送終了より２クロ
ック分早く応答信号ＡＣＫｔｌ”返送する。これにより
バスの使用時間は２クロック分短縮され無駄時間を小さ
くすることができる。
スする場合 まず信号線１１を介してタイミング変更指示信号ＭＯＤ
Ｅが出される。この信号ＭＯＤＥｔ−受けたバス・スレ
ーブ５は第５図に示すように作動し、第４図に示すよう
に応答信号線１２上に実際のデータ転送終了より２クロ
ック分早く応答信号ＡＣＫｔｌ”返送する。これにより
バスの使用時間は２クロック分短縮され無駄時間を小さ
くすることができる。
（ｂｌバス・マスタ４がバス・スレーブ６’ｉ７クセス
する場合 ハ、Ｘ −ｑ スタ４ ハ信号線１１上にタイミング変
更信号ＭＯＤＥを出すがバス・スレーブ６はこれ全認識
できない。従って応答信号は早く出されず第２図に示し
たタイミングで動作する。
する場合 ハ、Ｘ −ｑ スタ４ ハ信号線１１上にタイミング変
更信号ＭＯＤＥを出すがバス・スレーブ６はこれ全認識
できない。従って応答信号は早く出されず第２図に示し
たタイミングで動作する。
（Ｃｌバス・マスタ３がバス中スレーブ５をアクセスす
る場合 タイミング変更指示が出されない為バス・スレーブ５は
応答信号ＡＣＫを早く返送することを行わない。従って
第２図に示すタイミングで動作する。
る場合 タイミング変更指示が出されない為バス・スレーブ５は
応答信号ＡＣＫを早く返送することを行わない。従って
第２図に示すタイミングで動作する。
（ｄｌバス・マスタ３がバス・スレーブ６をアクセスす
る場合 本実施例においては従来の装置と全く同一となる為第２
図に示すタイミングで動作する。
る場合 本実施例においては従来の装置と全く同一となる為第２
図に示すタイミングで動作する。
この様に従来との互換性は確実に保ちながら（ａｌの場
合に限シバスの使用時間を短縮することが可能となって
いる。
合に限シバスの使用時間を短縮することが可能となって
いる。
実際のシステムに於てはバス使用の頻度の高いもの例工
ばメインプロセッサＯメモリ ディスクコントローラＯ
メモリ尋のものがシステム性能に大きく影響を与え、そ
の他のバス使用頻度の少いもの９− は大きい影響を与えない場合が多い。従って本実施例に
おいてはメイン・プロセッサ、ディスクコントローラ、
メモリ等を前記バスマスタ４又はバス・スレーブ５のよ
うに用いることによりシステム性能の向上が実現でき、
かつ従来の汎用バスインタフェイスを持つ各種アダプタ
との互換性も保つことができる。
ばメインプロセッサＯメモリ ディスクコントローラＯ
メモリ尋のものがシステム性能に大きく影響を与え、そ
の他のバス使用頻度の少いもの９− は大きい影響を与えない場合が多い。従って本実施例に
おいてはメイン・プロセッサ、ディスクコントローラ、
メモリ等を前記バスマスタ４又はバス・スレーブ５のよ
うに用いることによりシステム性能の向上が実現でき、
かつ従来の汎用バスインタフェイスを持つ各種アダプタ
との互換性も保つことができる。
（発明の効果）
本発明は以上説明した様に応答信号のタイミング変更手
段を用意することにより従来の汎用バスとの互換性を保
ちつつ、システム性能を改善するという効果がある。
段を用意することにより従来の汎用バスとの互換性を保
ちつつ、システム性能を改善するという効果がある。
第１図は従来のデータ処理装置の構成を示す図、第２図
はそのタイムチャートを示す図、第３図は本発明の一実
施例におけるデータ処理装置を示す図、第４図はそのタ
イムチャートを示す図、第５図は本発明の一実施例にお
けるバス・スレーブの応答信号発生回路を示す図である
。３，４・・・・・・バス１０− ・マスタ、５．６・・・・・・バス・スレーブ、１１・
・・・・・タイミング変更指示信号線、１２・・・・・
・応答信号線、Ｆ／Ｆ１〜３・・・・・・フリップ７０
ツブ、Ａ１．Ａ２・・・・・・アンドゲート、０・・・
・・・オアゲート。 １１− 茶Ｉ圀 竿２ゾ
はそのタイムチャートを示す図、第３図は本発明の一実
施例におけるデータ処理装置を示す図、第４図はそのタ
イムチャートを示す図、第５図は本発明の一実施例にお
けるバス・スレーブの応答信号発生回路を示す図である
。３，４・・・・・・バス１０− ・マスタ、５．６・・・・・・バス・スレーブ、１１・
・・・・・タイミング変更指示信号線、１２・・・・・
・応答信号線、Ｆ／Ｆ１〜３・・・・・・フリップ７０
ツブ、Ａ１．Ａ２・・・・・・アンドゲート、０・・・
・・・オアゲート。 １１− 茶Ｉ圀 竿２ゾ
Claims (1)
- 【特許請求の範囲】 １つ以上のバスマスタ及び１つ以上のバス・スレーブを
バス上に接続することのできる汎用バスインタフェイス
を持つデータ処理装置において、データ転送終了を示す
為の応答信号線を含む前記汎用バスインタフェイスと、 タイミング変更指示信号を含む汎用バス信号群を出力し
得る１つ以上のバスマスタと、バスマスタからの前記タ
イミング変更指示信号によりタイミング変更の指示を受
けた場合、予め定めたデータ転送終了時間よりも早く前
記応答信号を返送する機能を持つ少なくとも１つ以上の
前記バススレーブとを有し、 バスマスタからタイミング変更指示が出された場合応答
信号を早く返送するようにしたこと全特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5793684A JPS60201465A (ja) | 1984-03-26 | 1984-03-26 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5793684A JPS60201465A (ja) | 1984-03-26 | 1984-03-26 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60201465A true JPS60201465A (ja) | 1985-10-11 |
Family
ID=13069903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5793684A Pending JPS60201465A (ja) | 1984-03-26 | 1984-03-26 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253161A (ja) * | 1988-08-17 | 1990-02-22 | Sanyo Electric Co Ltd | メモリアクセス方式 |
-
1984
- 1984-03-26 JP JP5793684A patent/JPS60201465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0253161A (ja) * | 1988-08-17 | 1990-02-22 | Sanyo Electric Co Ltd | メモリアクセス方式 |
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