JPS62164297A - 記憶装置の連想記憶アドレス方法とその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 本発明は、特許請求の範囲第１項の上位概念に記載の方
法と、およびこの方法を実行するための回路とに関する
。

連想記憶装置を連想記憶方式でアドレスをするためのア
ドレス値はカウンタにより発生され、カウンタは全記憶
装置ボリュームの全体の可能なアドレス値をカウントに
よりそのカウント出力端に準備する方法は、米国特許第
４，５２３，３０１号により既知である。このような原
理は連想アドレス作業に適合する特殊な記憶装置構造を
必要としないので、アドレス指定方式アクセスに切換え
るのには適している。しかしながらこの方法は比較的小
容量の記憶装置であれば、それほど時間を要せずに使用
可能である。したがって、応答サイクル内で記憶装置ボ
リューム全体がアドレス可能な既存の連想記憶装置はそ
れ相応に容量を小規模にしなげればならない。

しかしながら、データ処理装置の主記憶装置のような大
容量の記憶装置が連想記憶方式でアドレスされるとなる
と、上記の既知の方式は基本的に使用可能であっても経
済的ではない。

（発明の要約） 本発明の課題は、記憶装置を連想記憶方式でアドレスす
る方法とその回路とを提供すること、およびこの場合、
大容量記憶装置においても経済的に使用可能となるよう
にすることである。

本発明はこの課題を特許請求の範囲第１項および第５項
に記載の特徴により解決する。好ましいその他の構成は
、特許請求の範囲第２項ないし第４項および第６項ない
し第８項に記載されている。

本発明により、本来アドレス指定方式でアクセスされる
データ処理装置の記憶装置でも同時に連想記憶方式によ
る記憶装置アクセスが可能であるが、これは、連想アド
レス値のために追加の記憶装置を使用することなく、ま
た追加の記憶装置のロードに時間を費やすことなく、連
想記憶アドレス値の発生にはもっばら加算工程のみが行
なわれるからである。さらに、適切に初期アドレス値が
選択可能であるので、アドレス値発生のこの方法を比較
的大きな記憶装置のボリュームの一部に対してのみ行な
うことが可能である。とくに大容量記憶装置においては
たいてい０）場合連想記憶方式アクセスは特定の記憶領
域のみで実行される。連想記憶方式アドレスで時間消費
節約の同様な効果は、それぞれ相互に連続する２つのア
ドレス値の間に所定の間隔を与える自由に選択可能な加
数を使用することにより得られる。すなわち、アドレス
値はすべてではなく、記憶装置の中の規則的な間隔をな
す記憶位置のみが検索される連想記憶方式による記憶装
置アクセス方式を希望することが可能となる。アドレス
値発生に使用される加数はこのとき、アドレス値がアド
レス値の単位間隔ではなく大きな間隔をもって順次に行
われる加算の結果として相互に続くように選択すること
が可能である。

連想記憶方式検索アドレスボリュームの制限と検索ステ
ップ幅の増大とを同時に使用すれば、もちろんと（に大
容量記憶装置においてそれに対応して大きな時間節約と
なる。

（実施例） 以下、図を用いて本発明をさらに詳細に説明する。

第１図に示す回路は、実質的な構成部分とじて記憶装置
１０を有し、記憶装置】０は同時にデータ処理装置の主
記憶装置であり、データ伝送路１１を介して図示されて
いないコンピュータまたは記憶装置直接アクセス回路（
ＤＭＡ−直接メモリアクセス）からその中にデータの書
込みが可能である。第２のデータ伝送路１２を介して記
憶装置１０からデータの読取りが可能である。これらの
データの書込みおよび読取りはアドレスを用いて行われ
るが、アドレスはアドレス伝送路１３を介して送ること
が可能で、通常作業においては第１のマルチプレクサ１
４を介して記憶装置１０のアドレス入力端１５に入力さ
れる。

記憶装置１０の書込み／読取り作業は書込み／読取り信
号により制御され、通常作業の範囲内ではこの書込み／
読取り信号は入力端】６を介して、記憶装置１０に付帯
のコンピュータないし直接メモリアクセス回路から送ら
れる。書込み／読取り信号は第２のマルチプレクサ１７
を介して記憶装置１０の書込み／読取り制御入力端１８
に到達する。

記憶装置１０から読取られるデータ用の第２のデータ伝
送路１２は比較器２０の第１の入力端１９に接続される
。比較器２０の第２の入力端２１は検索語レジスタ２２
に接続され、検索語はＩ１０バス２３を介してコンピュ
ータからレジスタ２２に入力される。検索語レジスタ２
２内への検索語の受入れは制御命令「検索語をロードせ
よ」で行われ、この命令は対応の制御入力端２４を介し
て回路に送られる。レジスタ２２から入力端２１を介し
て比較器２０に送られた検索語が、記憶装置１０から読
取られて入力端１９を介して比較器２０に送られるデー
タ語と一致したとき、比較器２０の出力端子２５に一致
信号が与れられる。この一致信号はＡＮＤ論理回路２７
の出力端２８はＯＲ論理回路３０の出力端２９に接続さ
れる。この論理回路３０の出力はアドレス指定器３２の
ストップ信号入力端３１に通じている。

一般に、アドレス指定器は初期アドレス値から出発して
多数の相互に直接連続または太き（飛び飛び連続の記憶
装置アドレスを発生する。初期アドレスすなわちスター
ト・アドレスはＩ１０バス２３のロード入力端３３を介
してアドレス指定器３２にロードされる。スタート・ア
ドレスのアドレス指定器３２への受入れは制御命令「ス
タート・アドレスをロードせよ」で行われ、この命令は
対応の制御入力端３４を介してアドレス指定器３２に送
られる。アドレス指定器３２はスタート信号入力端３５
におけるコンピュータのスタート信号によりスタートさ
れる。

アドレス指定器３２のアドレス・ノツチング（段階）機
能は読取りクロック信号により制御され、読取りクロッ
ク信号はクロック信号入力端３６を介してアドレス指定
器３２に送られる。アドレス指定器３２のアドレス出力
端３７は別のアドレス伝送路３８を介してマルチプレク
サ１４に送られる。マルチプレクサ１４がその切換信号
入力端３９において作業方式信号４０により記憶装置１
０を連想記憶方式でアドレスするように切換えられたと
き、アドレス指定器３２の出力信号が記憶装置１０の出
力として、記憶装置ＪＯのアドレス人力端１５を介して
送られる。読取りクロック信号はさらに、第２のマルチ
プレクサ１７の第２の入力端４１に送られ、マルチプレ
クサ１７の切換信号入力端４２は同様に作業方式信号４
０が与えられ、これにより記憶装置１０は連想記憶方式
作業においては読取りクロック信号により制御される。

作業方式信号４０はさらにＡＮＤ論理回路２７の第２の
入力端４３に送られて、通常作業においてはＡＮＤ論理
回路３０の出力端に永久ストップ信号が発生するように
、ＡＮＤ論理回路３０を制御する。

作業方式信号４０は最後に比較器２０の駆動入力端６０
にも送られ、比較器２０の出力端２５には連想記憶方式
の場合のみ一致信号が発生可能なように比較器２０を制
御する。

アドレス指定器３２のアドレス出力端３７はさらに第２
のアドレス伝送路３８を介してアドレス・レジスタ４４
に送られ、アドレス・レジスタ４４はそのロード制御入
力端４５において、ＡＮＤ論理回路３０の出力端に発生
するストップ信号により制御される。この制御は、アド
レス指定器３２のアドレス出力端３７における情報がア
ドレス・レジスタ４４に受取られるとただちにアドレス
指定器３２がストップされるように行われる。

アドレス・レジスタ４４の読取り制御入力端４７にコン
ピュータが命令信号「一致アドレスを読取れ」を入力す
ると、レジスタ４４の内容はデータ伝送路４６を介して
コンピュータのＩ１０バスに接続される。

第１図に示す回路は一致カウンタ４８を含み、カウンタ
４８はカウント入力端４９において、ＡＮＤ論理回路５
０の出力信号により制御される。

この論理回路５０の第１の入力端５１には一致信号、す
なわち比較器２０の出力端２５における信号が与えられ
る。論理回路５０の第２の入力端５２には作業方式信号
４０が入力され、第３の入力端５３にはコンピュータか
ら制御信号「一致信号をカウントせよ」が送られる。比
較器２５が一致信号、すなわち記憶装置内容と検索語レ
ジスタ内容との一致を伝達し、作業方式として「連想記
憶力式」が入力され、かつコンピュータが命令「一致を
カウントせよｊを与えたとき、論理回路５０の出力端に
カウントインパルスが発生する。一致カウンタ４８の内
容は、一致カウンタ４８の読取り入力端５４に入力され
るコンピュータ命令「一致カウンタを読取れ」により、
データ伝送路５５を介シテコンピュータのＩ１０バス２
３に送られる。

一致カウンタ４８は消去入力端５６を設け、この入力端
５６を介して、一致カウンタ４８はコンピュータ命令「
消去せよ」でゼロに設定される。

制御信号［一致をカウントせよ」はさらに第１のＡＮＤ
論理回路２７の否定入力端５７にも入力される。

アドレス指定器３２がアドレス指定器３２により発生可
能なアドレスをすべて通過させたときは、アドレス指定
器３２はオーバーフロー出力端５８に伝達信号を発生し
、この信号はＯＲ論理回路３０の第２の入力端５９に入
力される。論理回路２７および３０がその出力端にアド
レス指定器３２に対するストップ信号を発生したときは
、下記の論環式が満足されたときである。

ストップ信号ニオ−バーフロー信号中゛（作業方式は連
想記憶方式とせよ・一致 をカウントせよ・一致）（１） 第１図に示す回路により連想記憶方式読取り作業を実行
しようとするときは、まず、コンピュータからＩ１０バ
ス２３上に検索語が準備される。

次にコンピュータが命令「検索語をロードせよ」を出し
、この命令により検索語は検索語レジスタ２２にロード
される。次の段階でコンピュータはＩｌｏ　　バス２３
にスタート・アドレスを入力し、ここでスタート・アド
レスはコンピュータから与えられる命令［スタート・ア
ドレスをロードせよ］によりアドレス指定器３２にロー
ドされる。そのあとコンピュータは命令「作業方式を連
想記憶方式とせよ」を出し、アドレス指定器３２のスタ
ート信号入力端３５に命令「スタートせよ」を入力する
ことによりアドレス指定器３２をスタートさせる。

このとき、ちょうどロードされたばかりのスタ−ト信号
がアドレス指定器３２のアドレス出力端３７に発生し、
このスタート・アドレスは連想記憶方式に切換えられた
マルチプレクサ１４を介して記憶装置１０のアドレス人
力１５に出現する。

同様に連想記憶方式に切換えられた第２のマルチプレク
サ１７を介して、読取りクロック信号が記憶装置１０の
書込み／読取り制御入力端１８に入力される。それに続
いて記憶装置１０はスタート・アドレスを表示された記
憶装置内の語を第２のデータ伝送路１２を介して比較器
２０に与え、比較器２０においてこの語が検索語レジス
タ２２の内容と比較される。

読取りクロック信号の前端縁で記憶装置１０が前述のよ
うに読取られている間、そのクロック信号の後端縁は、
アドレス指定器３２のアドレス出力端に次のアドレスが
現われるようにクロック信号入力端３６を介してアドレ
ス指定器３２を一段スイッチを進める。このアドレスを
表示された記憶装置内の語は同様に比較器２０に到達し
、ここで前述のように処理される。これらの検索ルーチ
ンは、比較器２０が記憶装置の語と検索語との間の一致
を確認し、その出力端２５に「一致」を伝達するまで繰
返される。これにより論理式（１）が成立し、アドレス
・指定器３２はストップ信号入力端３】を介して停止さ
れる。

記憶装置１０内で検索語が格納されているアドレスは、
アドレス・レジスタ４４にロードされる。

検索語が記憶装置１０内に格納されていないときは、ア
ドレス指定器３２はそれにより発生可能なアドレス全部
を停止することなく通過させる。

叢大のアドレスで検索ルーチン作業を終了後、アドレス
指定器３２はその出力端５８にオーバーフロー信号を与
え、これにより、論理式（１）が同様に成立し、アドレ
ス指定器３２はそのストップ信号入力端３１を介して停
止される。

データ処理装置の他の作業例として、検索語が記憶装置
内にいくつ存在するかを求めることが関心事となること
がある。この場合、コンピュータはなお命令「一致をカ
ウントせよ」を出し、この命令は論理回路５００Å力端
５３に到達する。さく１５） て上述のように検索ルーチンが進行するとき、比較器２
０が検索語と記憶装置内の語との一致を確認したときは
、論理回路５０に対応する論理式、カウントインパルス
一作業方式は連想作業方式・一致をカウントせ よ・一致　　　　　（２） が常に満足される。一致があったときは論理式（１）は
成立しないので、この場合は、アドレス指定器３２はオ
ーバーフローが発生したときのみ停止される。

最も簡単な場合は、第２図で１００で示すように、アド
レス指定器３２は実質的に商習慣上プログラム可能なカ
ウンタとすることも可能である。

Ｉ１０バス２３からカウンタ１００のデータ入力端１０
１に送られるスタートアドレスは、ロード制御入力端ｉ
−０２に入力される制御命令「スタート・アドレスをロ
ードせよ」によりカウンタ１００に受入れられる。読取
りクロック信号はカウンタ入力端１０３に送られる。カ
ウンタ１００のデータ出力端１０４は第２のアドレス伝
送路３８に接続される。

コンピュータのスタート信号はＡＮＤ論理回路１０６の
第１の入力端１０５に導入され、その第２の入力端１０
７には制御命令「作業方式を連想記憶方式とせよ」が、
また否定入力端１０８にはストップ信号が入力される。

論理回路１．０６の出力端１０９は解除入力端（カウン
ト駆動）】１０に接続される。論理回路１０６は次式を
満足する。

カウント駆動一作業方式を連想記憶方式とせよ・ストッ
プ信号・スタート 信号　　　　　　　　　　（３） カウンタ】００はまた作業方式が連想記憶方式であると
きにスタート信号でスタートされ、スタート・アドレス
から出発してカウンタ入力端１０３に現れる読取りクロ
ック信号をカウントするが、これはデータ出力端】０４
におけるデータを１ずつふやすことと同意義である。こ
のカウント過程は、論理式（３）が満足しなくなって論
理回路１．０６の入力端１０８にストップ信号が出るま
で継続される。オーバーフロー信号としてはカウンタ１
００の出力端１Ｊｌで得られるカウンタ中継信号が使用
可能である。

既述のとおり、第２図の回路においては、カウンタ１０
０の出力端１０４に現れる連想記憶アドレスはそれぞれ
１ずつふえている。しかし、アドレス列を自由に選択可
能な大きな飛び飛びのステップずつ数をふやすのが好ま
しい場合がしばしばある。第３図に示すアドレス指定器
でこれが可能となる。

コンピュータのＩ１０バス２３は一方テスタート・アド
レス・レジスタ２０１のデータ入力端２００に、他方で
加数レジスタ２０３の入力端２０２に接続される。スタ
ート・アドレスのスタート・アドレス・レジスタ２０１
への受入れは制御命令「スタート・アドレスをロードせ
よ」で行われ、この命令は、ロード制御入力端２０４を
介してレジスタ２０１に送られる。「加数」と表示され
たデータ語の加数レジスタ２０３への受入れは、コンピ
ュータからレジスタ２０３のロード制御入力端２０５に
与えられる制御命令「加数を口−ドせよ」の制御のもと
で行われる。

スタート・アドレス・レジスタ２０１のアドレス出力端
２０６はマルチプレクサ２０８の第１の入力端２０７に
接続され、マルチプレクサ２０８の出力端２０９は加算
器２１１の第１の加算入力端２１０に導入される。加算
器２１１の第２の加算入力端２１２は他のマルチプレク
サ２１４の出力端２１３と相互に接続されるが、マルチ
プレクサ２１４の第１の入力端２１５は加数レジスタ２
０３の出力端２】６から供給を受ける。マルチプレクサ
２１４の第２の入力端２１７にはゼロ電位が人力される
が、これはデータ語ゼロと同値である。

加Ｊ１２１１のデータ出力端２］８は、一方では第２の
アドレス伝送路３８（第１図）に接続され、他方では加
算値レジスタ２２０のデータ入力端２１９に導入される
が、加算値レジスタ２２０のデータ出力端２２１は再び
マルチプレクサ２０８の第２の入力端２２２に接続され
る。加算値レジスタ２２０のロード制御入力端２２３は
ＡＮＤ論埋回路２２５の出力端２２４に接続され、論理
回路２２５の第１の入力端２２６には制御命令「作業方
式を連想記憶方式とせよ」が、また第２の入力端２２７
には読取りクロック信号が入力される。

これら２つの制御信号の論理結合は、制御信号「作業方
式を連想記憶方式とせよ」が入力されたとき加算値レジ
スタ２２０のデータ入力端２１９にあるデータが読取り
クロック信号の後端縁で加算値レジスタに受入れられる
ように行われる。

マルチプレクサ２０８の切換信号入力端２２８にはスタ
ート信号が接続され、スタート信号が入力されていると
きはマルチプレクサ２０８の第２の入力端２２２はマル
チプレクサ２０８の出力端２０９と導通が形成される。

マルチプレクサ２１４の切換信号入力端２２９はＡＮＤ
論理回路２３１の出力端２３０に接続され、論理回路２
３１０３つの入力端には下記の信号が入力される。

入力端２３２　　ニスタート信号 反転入力端２３３ニストップ信号 入力端２３４　　：作業方式を連想記憶方式（２Ｄ） とせよ 論理回路２３】、すなわちマルチプレクサ２１４の切換
信号入力端２２９に対し次の論理式が満足されるときに
マルチプレクサ２１４の第１の入力端２１５はその出力
端２１３との間に導通が形成される。

加数レジスタ導通＝ スタート信号・作業方式を連想記憶方式とせよ・ストッ
プ信号　　　　　　　（４）第３図におけるアドレスレ
ジスタの作動方法は次のとおりである。

第１図の説明のときに既述のとおり、検索語を検索語レ
ジスタ２２（第１図）にロードしたあとでコンピュータ
によりＩ１０バス２３上にスタート・アドレスが準備さ
れる。スタート・アドレス・レジスタ２０１のロード制
御入力端２０４に制御命令「スタート・アドレスをロー
ドせよ」が現われると、スタート・アドレスはスタート
・アドレス・レジスタ２０１内に受入れられる。前に記
載のアドレス指定器においては、次にはコンピユーりか
ら制御命令「作業方式を連想記憶方式とせよ」が与えら
れた。しかしながら、この場合はまず、加数の準備がＩ
１０バス２３上で行われる。このデータは、コンピュー
タから加数レジスタ２０３のロード制御入力端２０５に
与えられる制御命令「加数をロードせよ」により加数レ
ジスタ２０３内に受入れられる。ここで、コンピュータ
から制御命令「作業方式を連想記憶方式とせよ」が与え
られる。

スタート命令はコンピュータからまだ与えられていない
ので、スタート・アドレス・レジスタ２０１の出力端２
０６はマルチプレクサ２０８を介して加算器２１１の第
１の加数入力端２１０に接続されている。さらに、論理
式（４）が満足されていないので、マルチプレクサ２１
４の第２の入力端２１７に存在するデータ「ゼロ」が加
算器２１１の第２の加数入力端２１２に入力されている
。加算器２１１の出力端２１８、すなわち記憶装置１０
のアドレス入力端１５（第１図）にもやはりスタート・
アドレスが存在している。記憶装置１０内でスタート・
アドレスが付けられているデータ語がまず最初に検索語
レジスタ２２（第１図）の内容と既述のように比較され
る。次の読取りクロック信号でスタート・アドレスもま
た加算値レジスタ２２０に受入れられる。

ここでコンピュータからスタート信号が与えられると、
マルチプレクサ２０８は、その切換信号入力端２２８を
介して切換えられて、加算値レジスタ２２０の出力端２
２１は加算器２】１の第１の加数入力端２１０に接続さ
れる。スタート信号が入力されると式（４）も満足され
、これによりマルチプレクサ２１４は加数レジスタ２０
３の出力端２１６を加算器２１１の第２の加数入力端２
１２に接続する。ここで加算器２１１の出力端２１８に
は、値が「スタートアドレス＋加数」である記憶装置１
０（第１図）用アドレスが現われる。これは既述のよう
に、加算値レジスタ２２０にもロードされる。次の読取
り信号のあとでは加算器２１１の出力端２１８に現われ
るアドレスは値として「スタート・アドレス＋２×加数
」を有している。

加算器２１１がそこで発生される最高のアドレスを発生
したとき、加算器２１１の伝送出力端２３５にオーバー
フロー信号が与えられる。これは記憶装置１０内に検索
語が見出されなかったか、または第１図に示す回路が作
業方式「一致をカウントせよ」に切換えられた場合であ
る。

一致信号またはオーバーフロー信号のいずれかが発生す
ると式（１）は満足され、上述のようにストップ信号が
発生する。ここでは、式（４）はもはや満足されないの
で、マルチプレクサ２１４の第２の入力端２１７に存在
するデータ語「ゼロ」は再び加算器２１１の第２の入力
端２１２に入力される。

加算器２１１の出力端２１８に存在するアドレス値はも
はや変えられることはない。制御命令「作業方式を連想
記憶方式とせよ」をコンピュータにより取消されて回路
は完全に停止される。

すべての回路変更態様において、連想記憶方式は制御命
令「作業方式を連想記憶方式とせよ」を取消すことによ
って常に停止され、これを再投入すると最後に検索され
たアドレスから継続可能であるということをさらに付言
しておく。したがって、外から直接メモリアクセス（Ｄ
ＭＡ）がいつでも可能である。あるプログラムのある命
令を処理中にデータ処理装置の記憶装置（ここでは記憶
装置１０）は他のプログラムを連想記憶方式で処理可能
であるので、第１図に示す回路では複数プログラムの同
時処理もまた可能である。

【図面の簡単な説明】

第１図は、記憶装置において、アドレス指定アクセスお
よび連想記憶アクセスのいずれも選択的に可能であると
ころの実施例による、データ処理装置の実質的部分の略
回路図、 第２図は、第１図に示す装置に使用されるアドレス指定
器、および 第３図は、第２図に示すアドレス指定器の構造と作動方
法とである。 （外５名） 手続補正書（方式） 昭和６２−年２月２日 昭和Ａ／年特許　願第　２３−ｒも霞号６、補正をする
者 事件との関係　　　出　願　人 ４、代理人

Claims (8)

【特許請求の範囲】
1. （１）クロック制御され、所定の相互間隔で連続発生す
   るアドレス値を介する記憶装置の連想記憶アドレス方法
   において： アドレス値は、自由に選択可能な初期アドレス値から出
   発して、それぞれ相互に連続する２つのアドレス値の間
   に所定の間隔を与える自由に選択可能な加数をそのとき
   の実際のアドレス値に加算して得られることを特徴とす
   る記憶装置の連想記憶アドレス方法。
2. （２）アドレス値は所定のアクセスボリューム内で発生
   され、このボリューム内の最高の終端値においてアドレ
   ス値発生が中断されることを特徴とする特許請求の範囲
   第１項に記載の方法。
3. （３）連想記憶アクセスを要求するアドレス値または終
   端アドレス値が発生したときはそれぞれ得られたアドレ
   ス値に加数ゼロが加算されてアドレス値発生が中断され
   ることを特徴とする特許請求の範囲第１項または第２項
   に記載の方法。
4. （４）アドレス値発生は、記憶装置アクセスに使用され
   る読取りクロック信号の後端縁により制御されることを
   特徴とする特許請求の範囲第１項ないし第３項のいずれ
   かに記載の方法。
5. （５）アドレス値を与える加算器（２１１）の第１の加
   数入力端（２１０）はスタート・アドレス・レジスタ（
   ２０１）に、また第２の加数入力端（２１２）は加数レ
   ジスタ（２０３）に接続されるところの加算器（２１１
   ）であつて、記憶装置を含むところのデータ処理装置か
   ら初期アドレス値とそのときの加数とが入力可能な加算
   器（２１１）が特徴である特許請求の範囲第１項または
   第２項に記載の方法を実行するための回路。
6. （６）第１の加数入力端（２１０）は、そのとき与えら
   れるアドレス値が送られる加算レジスタ（２２０）の出
   力端（２２１）に切換可能で、このレジスタ（２２０）
   のロード制御入力端には読取りクロック信号が送られる
   ことを特徴とする特許請求の範囲第５項に記載の回路。
7. （７）加数入力端（２１０、２１２）の前にそれぞれマ
   ルチプレックス切換スイッチ（２０８、２１４）が設け
   られ、切換スイッチ（２０８、２１４）はスタート・ア
   ドレス・レジスタ（２０１）ないし加数レジスタ（２０
   ３）とからデータを送られること；および、加数レジス
   タ（２０３）からデータを受けるマルチプレックス切換
   スイッチ（２１４）はゼロ電位を供給されていること；
   を特徴とする特許請求の範囲第３項に記載の方法を実行
   するための、特許請求の範囲第５項または第６項に記載
   の回路。
8. （８）加算値レジスタ（２２０）には記憶装置アクセス
   のために使用される読取りクロック信号が送られること
   を特徴とする特許請求の範囲第６項または第７項に記載
   の回路。