JPS6315352A - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
- Publication number
- JPS6315352A JPS6315352A JP61159015A JP15901586A JPS6315352A JP S6315352 A JPS6315352 A JP S6315352A JP 61159015 A JP61159015 A JP 61159015A JP 15901586 A JP15901586 A JP 15901586A JP S6315352 A JPS6315352 A JP S6315352A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial input
- shift register
- output circuit
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一般のデジタル回路に用いることができるシリ
アル入出力回路に関するものである。
アル入出力回路に関するものである。
従来の技術
従来、シリアル入出力をハードで制御する場合、例えば
第２図に示すような構成であった。第２図はシリアル入
力を制御する場合の回路構成である。
第２図に示すような構成であった。第２図はシリアル入
力を制御する場合の回路構成である。
第２図において１はシリアル入力データ、２はシフトレ
ジスタ、７はデータレジスタ、４は受信コントローラ、
６は内部パスである。以上のように構成されたシリアル
入力回路について以下その動作を説明する。外部回路か
ら送られて来るシリアル入力データ１は受信コントロー
ラ４の制御のもとてシフトレジスタ２に取り込まれる。
ジスタ、７はデータレジスタ、４は受信コントローラ、
６は内部パスである。以上のように構成されたシリアル
入力回路について以下その動作を説明する。外部回路か
ら送られて来るシリアル入力データ１は受信コントロー
ラ４の制御のもとてシフトレジスタ２に取り込まれる。
このデータは一語長分のピットの取込みを完了した後、
シフトレジスタ２でシリアク／パラレル変換され、デー
タレジスタ７に転送される。転送が完了すると、シフト
レジスタ２には次のデータの取込みが開始される。この
間ＣＰＵはシリアル入力とは別の作業を実行しており、
次のデータがデータレジスタ了に転送される前に、現在
データレジスタ７に保持されているデータを内部パス６
を・通じて読み取る。
シフトレジスタ２でシリアク／パラレル変換され、デー
タレジスタ７に転送される。転送が完了すると、シフト
レジスタ２には次のデータの取込みが開始される。この
間ＣＰＵはシリアル入力とは別の作業を実行しており、
次のデータがデータレジスタ了に転送される前に、現在
データレジスタ７に保持されているデータを内部パス６
を・通じて読み取る。
発明が解決しようとする問題点
従来のような構成では、データを保持するためのデータ
レジスタが１個のデータ分しかないため１次のデータの
転送が完了する前に、現在のデータレジスタ内のデータ
を読み取る必要があり、シリアル入力の間ＣＰＵが実行
することのできる作業の量が小さく限られてしまうとい
う問題点を有していた。本発明はこのような問題点を解
決するもの′＋イ・、シリアル入出力の間にＣＰＵが実
行できる；０作、業量力ｉ犬なるものとなるシリアル入
出力回路を提供するものである。
レジスタが１個のデータ分しかないため１次のデータの
転送が完了する前に、現在のデータレジスタ内のデータ
を読み取る必要があり、シリアル入力の間ＣＰＵが実行
することのできる作業の量が小さく限られてしまうとい
う問題点を有していた。本発明はこのような問題点を解
決するもの′＋イ・、シリアル入出力の間にＣＰＵが実
行できる；０作、業量力ｉ犬なるものとなるシリアル入
出力回路を提供するものである。
問題点を解決するための手段
この問題点を解決するために本発明は、シリアルデータ
入出力用のシフトレジスタと、複数個のデータを格納す
るデータバッファと、入力又は出力したデータの個数を
計数するカウンタと、上記シフトレジスタとカウンタを
制御するコントローラから構成されている。
入出力用のシフトレジスタと、複数個のデータを格納す
るデータバッファと、入力又は出力したデータの個数を
計数するカウンタと、上記シフトレジスタとカウンタを
制御するコントローラから構成されている。
作用
この構成により、複数個の連続するデータはデータバッ
ファに格納されていくため、この間ＣＰＵはデータバッ
ファの容量に応じて多量の作業を実行することができる
。
ファに格納されていくため、この間ＣＰＵはデータバッ
ファの容量に応じて多量の作業を実行することができる
。
実施例
第１図は本発明の一実施例におけるシリアル入出力回路
のブロック図である。第１図はシリアル入力を制御する
場合の回路構成である。第１図において、１はシリアル
入力データ、２はシフトレジスタ、３はデータバッファ
、４は受信コントローラ、６はデータカウンタ、６は内
部バスである。
のブロック図である。第１図はシリアル入力を制御する
場合の回路構成である。第１図において、１はシリアル
入力データ、２はシフトレジスタ、３はデータバッファ
、４は受信コントローラ、６はデータカウンタ、６は内
部バスである。
以上のように構成された本実施例のシリアル入出力回路
について以下その動作を説明する。外部回路から送られ
て来るシリアル入力データ１は受信コントローラ４の制
御のもとてシフトレジスタ２に取り込まれる。−語長弁
のビットの取込みを完了した後、このデータはシフトレ
ジスタ２でシリアル／パラレル変換され、データバッフ
ァ３に転送される。データバッファ３にはアドレスが与
えられておシ、最初に転送されたデータは、１番目のア
ドレスを持つデータバッファ３に転送される。
について以下その動作を説明する。外部回路から送られ
て来るシリアル入力データ１は受信コントローラ４の制
御のもとてシフトレジスタ２に取り込まれる。−語長弁
のビットの取込みを完了した後、このデータはシフトレ
ジスタ２でシリアル／パラレル変換され、データバッフ
ァ３に転送される。データバッファ３にはアドレスが与
えられておシ、最初に転送されたデータは、１番目のア
ドレスを持つデータバッファ３に転送される。
転送が完了すると、シフトレジスタ２には次ノデータの
積込みが開始される。このデータの一語長分のピットの
取込みが完了して、シリアル／パラレル変換がなされる
と、このデータは２番目のアドレスを持つデータバッフ
ァ３に転送される。以下同様にして、受信したデータは
順々にデータバッファ３に格納されていく。また、デー
タカウンタ５は受信コントローラ４の制御によシ、デー
タバッファ３に格納されたデータの数を計数する。
積込みが開始される。このデータの一語長分のピットの
取込みが完了して、シリアル／パラレル変換がなされる
と、このデータは２番目のアドレスを持つデータバッフ
ァ３に転送される。以下同様にして、受信したデータは
順々にデータバッファ３に格納されていく。また、デー
タカウンタ５は受信コントローラ４の制御によシ、デー
タバッファ３に格納されたデータの数を計数する。
この間、データバッファ３がフル状態になるまではＣＰ
Ｕは自由に別の作業を行うことができる。
Ｕは自由に別の作業を行うことができる。
このデータバッファを通常用いるＲＡＭ内に設ければ、
メそりを無駄使いすることもない。
メそりを無駄使いすることもない。
発明の効果
以上のように本発明によれば、複数個のシリアルデータ
を格納するデータバッファを有する構成とすることによ
り、シリアル入出力の間ＣＰＵが実行できる作業量を大
きくすることができ、処理速度の向上、制御の容易さの
点において犬なる効果を得ることができる。
を格納するデータバッファを有する構成とすることによ
り、シリアル入出力の間ＣＰＵが実行できる作業量を大
きくすることができ、処理速度の向上、制御の容易さの
点において犬なる効果を得ることができる。
第１図は本発明の一実施例におけるシリアル入出力回路
のブロック図、第２図は従来例のブロック図である。 １・・・・・・シリアル入力データ、２・・・・・・シ
フトレジスタ、３・・・・・・データバッファ、４・・
・・・・受信コントローラ、６・・・・・・データカウ
ンタ、６・・・・・・内部バス、７・・・・・・データ
レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ６円（子バズ 第２図
のブロック図、第２図は従来例のブロック図である。 １・・・・・・シリアル入力データ、２・・・・・・シ
フトレジスタ、３・・・・・・データバッファ、４・・
・・・・受信コントローラ、６・・・・・・データカウ
ンタ、６・・・・・・内部バス、７・・・・・・データ
レジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ６円（子バズ 第２図
Claims (1)
- シリアルデータ入出力用のシフトレジスタと、複数個の
シリアルデータを格納するデータバッファと、入力又は
出力したシリアルデータの個数を計数するカウンタと、
上記シフトレジスタとカウンタを制御するコントローラ
から構成されるシリアル入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159015A JPS6315352A (ja) | 1986-07-07 | 1986-07-07 | シリアル入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159015A JPS6315352A (ja) | 1986-07-07 | 1986-07-07 | シリアル入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315352A true JPS6315352A (ja) | 1988-01-22 |
Family
ID=15684383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159015A Pending JPS6315352A (ja) | 1986-07-07 | 1986-07-07 | シリアル入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315352A (ja) |
-
1986
- 1986-07-07 JP JP61159015A patent/JPS6315352A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3209330A (en) | Data processing apparatus including an alpha-numeric shift register | |
| JPH01265347A (ja) | アドレス生成装置 | |
| JPS6235949A (ja) | メモリ−装置 | |
| EP0334103B1 (en) | Data processing unit having a bypass circuit | |
| JPS6315352A (ja) | シリアル入出力回路 | |
| US3292158A (en) | Data processing apparatus including means for processing word and character formatted data | |
| US4723258A (en) | Counter circuit | |
| JPS62164297A (ja) | 記憶装置の連想記憶アドレス方法とその回路 | |
| JPS6237737A (ja) | マイクロプロセツサ回路 | |
| JP2895892B2 (ja) | データ処理装置 | |
| JPS6349832A (ja) | デ−タ処理装置 | |
| JPS6130294B2 (ja) | ||
| JPH0253820B2 (ja) | ||
| JP2845780B2 (ja) | データ転送制御回路 | |
| JPS634361A (ja) | Ｄｍａ制御回路 | |
| JPH0210453B2 (ja) | ||
| JPH0644299B2 (ja) | デ−タフロ−プロセツサ | |
| JPS59103155A (ja) | デ−タ処理モジユ−ル | |
| JPH07146839A (ja) | Ｄｍａ回路 | |
| JPH02146842A (ja) | シリアルインタフェース回路 | |
| JPH06161708A (ja) | 浮動小数点演算装置 | |
| JPS6299849A (ja) | デ−タ変換装置 | |
| JPS58101358A (ja) | メモリ制御方式 | |
| JPS62219026A (ja) | レジスタフアイル制御方式 | |
| JPH04205044A (ja) | バッファ回路 |