JPS6385841A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPS6385841A JPS6385841A JP61229645A JP22964586A JPS6385841A JP S6385841 A JPS6385841 A JP S6385841A JP 61229645 A JP61229645 A JP 61229645A JP 22964586 A JP22964586 A JP 22964586A JP S6385841 A JPS6385841 A JP S6385841A
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- JP
- Japan
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- data
- address
- memory
- signal
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- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリシステムに関する。
（従来の技術〕
従来、マイコン応用システム等において、メモリ内に離
散した固定長の複数のデータ全ての加算結果を取扱う場
合、複数のデータを１つずつ取り出して次々と加算して
いかなければならなかった。
散した固定長の複数のデータ全ての加算結果を取扱う場
合、複数のデータを１つずつ取り出して次々と加算して
いかなければならなかった。
第４図はメモリ空間とＣＰＵを示す図、第５図はメモリ
内のデータＩ）、、Ｄ２を加算する処理のフローチャー
トである。
内のデータＩ）、、Ｄ２を加算する処理のフローチャー
トである。
まず、命令アドレスを出力して（ステップ４１）データ
Ｄ１読込み命令を取得する（ステップ４２）。
Ｄ１読込み命令を取得する（ステップ４２）。
次に、データＤ１アドレスを出力しくステップ４３）、
データＤ、をＣＰＵの内部レジスタＲ１に読込む（ステ
ップ４４）、次にデータＤ、読込み命令アドレスを出力
しくステップ４５）、データＤ２読込み命令を取得しく
ステップ４６）、データロ２アドレスを出力して（ステ
ップ４７）データＤ２をＣＰＵの内部レジスタＲ２に読
込む（ステップ４８）。次に、加算命令アドレスを出力
して（ステップ４９）加算命令を取得しくステップ５０
）。レジスタＲ，とＲ２の内容を加算する（ステップ５
１）。次に、結果格納命令アドレスを出力しくステップ
５２）加算結果格納命令を取得する（ステップ５３）。
データＤ、をＣＰＵの内部レジスタＲ１に読込む（ステ
ップ４４）、次にデータＤ、読込み命令アドレスを出力
しくステップ４５）、データＤ２読込み命令を取得しく
ステップ４６）、データロ２アドレスを出力して（ステ
ップ４７）データＤ２をＣＰＵの内部レジスタＲ２に読
込む（ステップ４８）。次に、加算命令アドレスを出力
して（ステップ４９）加算命令を取得しくステップ５０
）。レジスタＲ，とＲ２の内容を加算する（ステップ５
１）。次に、結果格納命令アドレスを出力しくステップ
５２）加算結果格納命令を取得する（ステップ５３）。
そして、結果格納アドレスを出力しくステップ５４）加
算結果をメモリの結果エリアに書込む（ステップ５５）
。
算結果をメモリの結果エリアに書込む（ステップ５５）
。
すなわち、全体として１５ステツプを必要とする。
（発明が解決しようとする問題点）
上述した従来のメモリシステムは、複数のデータを加算
する場合、これらのデータを１つずつ取り出して次々と
加算していかねばならず、単純な操作の繰り返しにもか
かわらず処理に時間を要するという欠点がある。
する場合、これらのデータを１つずつ取り出して次々と
加算していかねばならず、単純な操作の繰り返しにもか
かわらず処理に時間を要するという欠点がある。
（問題点を解決するための手段〕
本発明のメモリシステムは、
メモリと、
指定されたメモリアドレスが実アドレスか仮想アドレス
かを判別し、実アドレスであれば正規モード、仮想アド
レスであれば加算モードを示す切替信号を出力するアド
レスデコーダと、メモリ中の加算対象の複数のデータの
それぞれの先頭アドレスを保持し、指定信号により該ア
ドレスを出力する複数のセグメントレジスタと、切替信
号が加算モードの場合にメモリから読出された単位デー
タ長の加算対象の各データを指定信号により保持する複
数のデータレジスタと、タイミング信号が１回入力する
毎に、セグメントレジスタと、これに対応するデータレ
ジスタの各組に前記出力信号を順次、出力する第１のカ
ウンタと、 加算対象のデータ長を初期値として保持し、タイミング
信号が入力する毎に１ディクリメントし、負になると加
算終了信号を出力する第２のカウンタと、 セグメントレジスタから出力されたアドレスと第２のカ
ウンタのカウント値を加算するアドレス加算器と、 切替信号が正規モードであれば、前記の指定されたメモ
リアドレスを、また切替信号が加算モードであれば、ア
ドレス加算器の出力をメモリに出力するアドレスマルチ
プレクサと、 全データレジスタに保持されているデータを加算するデ
ータ加算器と、 データ加算器におけるキャリーを保持してデータ加算器
に出力し、加算終了信号によりクリヤされるキャリー保
持器と、 切替信号が正規モードの場合、メモリに対するデータバ
ス上のデータを、また切替信号が加算モードの場合、デ
ータ加算器の出力を読出し信号により出力するデータマ
ルチプレクサと、切替信号が正規モードであれば、入力
した書込み／読出し信号をメモリに出力し、切替信号が
加算モードであれば、読出し信号をメモリに出力し第１
、第２のカウンタにタイミング信号を出力し、以後、加
算終了信号が入力するまで第２のカウンタが１ディクリ
メントされる毎に第１、第２のカウンタにタイミング信
号を出力するタイミング発生器とを有する。
かを判別し、実アドレスであれば正規モード、仮想アド
レスであれば加算モードを示す切替信号を出力するアド
レスデコーダと、メモリ中の加算対象の複数のデータの
それぞれの先頭アドレスを保持し、指定信号により該ア
ドレスを出力する複数のセグメントレジスタと、切替信
号が加算モードの場合にメモリから読出された単位デー
タ長の加算対象の各データを指定信号により保持する複
数のデータレジスタと、タイミング信号が１回入力する
毎に、セグメントレジスタと、これに対応するデータレ
ジスタの各組に前記出力信号を順次、出力する第１のカ
ウンタと、 加算対象のデータ長を初期値として保持し、タイミング
信号が入力する毎に１ディクリメントし、負になると加
算終了信号を出力する第２のカウンタと、 セグメントレジスタから出力されたアドレスと第２のカ
ウンタのカウント値を加算するアドレス加算器と、 切替信号が正規モードであれば、前記の指定されたメモ
リアドレスを、また切替信号が加算モードであれば、ア
ドレス加算器の出力をメモリに出力するアドレスマルチ
プレクサと、 全データレジスタに保持されているデータを加算するデ
ータ加算器と、 データ加算器におけるキャリーを保持してデータ加算器
に出力し、加算終了信号によりクリヤされるキャリー保
持器と、 切替信号が正規モードの場合、メモリに対するデータバ
ス上のデータを、また切替信号が加算モードの場合、デ
ータ加算器の出力を読出し信号により出力するデータマ
ルチプレクサと、切替信号が正規モードであれば、入力
した書込み／読出し信号をメモリに出力し、切替信号が
加算モードであれば、読出し信号をメモリに出力し第１
、第２のカウンタにタイミング信号を出力し、以後、加
算終了信号が入力するまで第２のカウンタが１ディクリ
メントされる毎に第１、第２のカウンタにタイミング信
号を出力するタイミング発生器とを有する。
（作用）
このように、仮想的なメモリアドレスを予め定義し、そ
れに対して読み出しを行うとすると、実在するメモリ内
に存在する固定長の複数のデータを全て加算した結果が
、高速に得られる。
れに対して読み出しを行うとすると、実在するメモリ内
に存在する固定長の複数のデータを全て加算した結果が
、高速に得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリシステムの一実施例のブロック
図である。
図である。
アドレスデコーダ１はアドレスバス２上のメモリ８の指
定されたアドレスを入力し、該アドレスが実アドレスか
仮想アドレスかを判別し、実アドレスであれば切替信号
３をローレベル（正規モード）、仮想アドレスであれば
ハイレベル（加算モード）にする。セグメントアドレス
タ１Ｂ、 、 ＋６２にはメモリ８中の加算対象のデー
タのそれぞれの先頭アドレスが保持される。データレジ
スタ１８． 。
定されたアドレスを入力し、該アドレスが実アドレスか
仮想アドレスかを判別し、実アドレスであれば切替信号
３をローレベル（正規モード）、仮想アドレスであれば
ハイレベル（加算モード）にする。セグメントアドレス
タ１Ｂ、 、 ＋６２にはメモリ８中の加算対象のデー
タのそれぞれの先頭アドレスが保持される。データレジ
スタ１８． 。
１８２には加算モードの場合にメモリ８から読出された
加算対象のバイト単位のデータを保持する。
加算対象のバイト単位のデータを保持する。
バイトカウンタ１５には加算対象のデータのバイト数を
初期値として保持されており、タイミング信号■９が入
力する毎に！ディクリメントし、負になると加算終了信
号２２を出力する。ｍ枚数カウンタ１７はタイミング信
号１９が入力する毎にセグメントレジスタ１６．とデー
タレジスタ１８． 、セグメントレジスタＩ６２とデー
タレジスタ１８２に順次、指定信号２４を出力する。ア
ドレス加算器２３はセグメントレジスタ１６＋ （１
６２）のアドレスとバイトカウンタ１５のカウント値を
加算する。アドレスマルチプレクサ１０は正規モードで
あればアドレスデコーダ１を通過したアドレスバス２上
のアドレスをメモリ８に出力し、加算モードであればア
ドレス加算器２３の出力をメモリ８に出力する。データ
加算器２０はデータレジスタ＋８．と１８２のデータを
加算する。キャリー保持器２１はデータ加算器２０から
出力されたキャリーを保持しデータ加算器２０に出力す
るとともに、加算終了信号２２によりクリヤされる。デ
ータバッファ１４にはデータバス１３上のメモリ８への
書込みデータが保持される。データマルチプレクサ１２
は読出し信号４が入力すると、正規そ−ドであればデー
タバス１１上のデータを、加算モードであればデータ加
算器２０の加算結果をデータバス１３に出力する。タイ
ミング発生器６は正規モードであれば書込み信号５また
は読出し信号４をそのままメモリ８に出力し、加算モー
ドであれば読出し信号４をメモリ８に出力し、また１１
１敗数カランタ１７およびバイトカウンタ１５にタイミ
ング信号１９を出力し、以後、加算終了信号２２が入力
するまで、バイトカウンタ１５が１ディクリメントされ
る毎に！！！ｒｔ！Ｌ数カウンタ１７およびバイトカウ
ンタ１５にタイミング信号１９を出力する。
初期値として保持されており、タイミング信号■９が入
力する毎に！ディクリメントし、負になると加算終了信
号２２を出力する。ｍ枚数カウンタ１７はタイミング信
号１９が入力する毎にセグメントレジスタ１６．とデー
タレジスタ１８． 、セグメントレジスタＩ６２とデー
タレジスタ１８２に順次、指定信号２４を出力する。ア
ドレス加算器２３はセグメントレジスタ１６＋ （１
６２）のアドレスとバイトカウンタ１５のカウント値を
加算する。アドレスマルチプレクサ１０は正規モードで
あればアドレスデコーダ１を通過したアドレスバス２上
のアドレスをメモリ８に出力し、加算モードであればア
ドレス加算器２３の出力をメモリ８に出力する。データ
加算器２０はデータレジスタ＋８．と１８２のデータを
加算する。キャリー保持器２１はデータ加算器２０から
出力されたキャリーを保持しデータ加算器２０に出力す
るとともに、加算終了信号２２によりクリヤされる。デ
ータバッファ１４にはデータバス１３上のメモリ８への
書込みデータが保持される。データマルチプレクサ１２
は読出し信号４が入力すると、正規そ−ドであればデー
タバス１１上のデータを、加算モードであればデータ加
算器２０の加算結果をデータバス１３に出力する。タイ
ミング発生器６は正規モードであれば書込み信号５また
は読出し信号４をそのままメモリ８に出力し、加算モー
ドであれば読出し信号４をメモリ８に出力し、また１１
１敗数カランタ１７およびバイトカウンタ１５にタイミ
ング信号１９を出力し、以後、加算終了信号２２が入力
するまで、バイトカウンタ１５が１ディクリメントされ
る毎に！！！ｒｔ！Ｌ数カウンタ１７およびバイトカウ
ンタ１５にタイミング信号１９を出力する。
次に、本実施例の動作を説明する。
（１）正規モードの場合
読出し信号４または書込み信号５はタイミング発生器６
を通りメモリ８に伝えられ、またアドレスバス２上のア
ドレスはアドレスデコーダ１およびマルチプレクサｌＯ
を通ってメモリ８に出力されて通常のメモリアクセスが
行なわれ、メモリ８から読出されたデータはデータバス
Ｉ＋、データマルチプレクサ１２を通ってデータバス１
３に出力され、またデータバス１３上のデータはデータ
バッファ１４、データバスＩＩを通ってメモリ８に書込
まれる。
を通りメモリ８に伝えられ、またアドレスバス２上のア
ドレスはアドレスデコーダ１およびマルチプレクサｌＯ
を通ってメモリ８に出力されて通常のメモリアクセスが
行なわれ、メモリ８から読出されたデータはデータバス
Ｉ＋、データマルチプレクサ１２を通ってデータバス１
３に出力され、またデータバス１３上のデータはデータ
バッファ１４、データバスＩＩを通ってメモリ８に書込
まれる。
（２）加算モードの場合
第２図はメモリ８中の加算対象のデータを示す図である
。データＤ、、Ｄ２が加算対象のデータで、いずれも４
バイトで、セグメントアドレスはそれぞれＡ、、Ａ２で
ある。したがって、セグメントレジスタ１６．．１６２
にはそれぞれアドレスＡ、、Ａ２が設定され、バイトカ
ウンタ１５には初期値として４が設定される。この状態
でアドレスバス２から仮想アドレスをアドレスデコーダ
１に入力すると、切替信号３は加算モードになり、アド
レスマルチプレクサｌＯとデータマルチプレクサ１２が
切換えられる。そして、まず、タイミング発生器６によ
りバイトカウンタ１５が１ディクリメントされて「３」
になるとともに、タイミング発生器６から離散数カウン
タ１７にタイミング信号１９が入力して１１１敗数カラ
ンタ１７から指定信号２４がセグメントレジスタ１Ｂ、
とデータレジスタ＋８．に出力され、セグメントレジス
タ１６．のアドレスＡ、が出力されてバイトカウンタＩ
５のカウント値「３」とアドレス加算器２３で加算され
、マルチプレクサ１０を経てメモリ８に出力され、メモ
リ８のアドレス（Ａ、＋３）のデータが読出されてデー
タレジスタ１８□に保持される。次に、セグメントレジ
スタ＋６２とデータレジスタ１８２に指定信号２４が出
力されて、セグメントレジスタ１６２のアドレスＡ２が
出力されてバイトカウンタ１５の出力「３」とアドレス
加算器２３で加算され、マルチプレクサｌＯを経てメモ
リ８に出力され、メモリ８のアドレス （Ａ２＋３）の
データが読出されてデータレジスタ１８２に保持される
。この後、データ加算器２０でデータレジスタ＋８．
、１８２に保持されているデータの加算が行なわれ、結
果がデータマルチプレクサ１２を通ってデータバス１３
に出力され、ＣＰＵ （図示せず）へ送られる。以後、
バイトカウンタ１５が１ディクリメントされるとともに
ｍ散散カウンタ１７にタイミング信号１９が入力して、
上記の動作が繰返され、アドレス（ＡＩ＋２）のデータ
とアドレス（Ａ２＋２）のデータ。
。データＤ、、Ｄ２が加算対象のデータで、いずれも４
バイトで、セグメントアドレスはそれぞれＡ、、Ａ２で
ある。したがって、セグメントレジスタ１６．．１６２
にはそれぞれアドレスＡ、、Ａ２が設定され、バイトカ
ウンタ１５には初期値として４が設定される。この状態
でアドレスバス２から仮想アドレスをアドレスデコーダ
１に入力すると、切替信号３は加算モードになり、アド
レスマルチプレクサｌＯとデータマルチプレクサ１２が
切換えられる。そして、まず、タイミング発生器６によ
りバイトカウンタ１５が１ディクリメントされて「３」
になるとともに、タイミング発生器６から離散数カウン
タ１７にタイミング信号１９が入力して１１１敗数カラ
ンタ１７から指定信号２４がセグメントレジスタ１Ｂ、
とデータレジスタ＋８．に出力され、セグメントレジス
タ１６．のアドレスＡ、が出力されてバイトカウンタＩ
５のカウント値「３」とアドレス加算器２３で加算され
、マルチプレクサ１０を経てメモリ８に出力され、メモ
リ８のアドレス（Ａ、＋３）のデータが読出されてデー
タレジスタ１８□に保持される。次に、セグメントレジ
スタ＋６２とデータレジスタ１８２に指定信号２４が出
力されて、セグメントレジスタ１６２のアドレスＡ２が
出力されてバイトカウンタ１５の出力「３」とアドレス
加算器２３で加算され、マルチプレクサｌＯを経てメモ
リ８に出力され、メモリ８のアドレス （Ａ２＋３）の
データが読出されてデータレジスタ１８２に保持される
。この後、データ加算器２０でデータレジスタ＋８．
、１８２に保持されているデータの加算が行なわれ、結
果がデータマルチプレクサ１２を通ってデータバス１３
に出力され、ＣＰＵ （図示せず）へ送られる。以後、
バイトカウンタ１５が１ディクリメントされるとともに
ｍ散散カウンタ１７にタイミング信号１９が入力して、
上記の動作が繰返され、アドレス（ＡＩ＋２）のデータ
とアドレス（Ａ２＋２）のデータ。
アドレス（ＡＩ＋１）のデータとアドレス（Ａ２＋１）
のデータ、アドレスＡ、のデータとアドレスＡ２のデー
タの加算が順次、行なわれ、データマルチプレクサ１２
からデータバス１３に出力される。この間、データ加算
器２０においてキャリーが生じればキャリー保持器２！
に保持され、次の加算時に出力される。
のデータ、アドレスＡ、のデータとアドレスＡ２のデー
タの加算が順次、行なわれ、データマルチプレクサ１２
からデータバス１３に出力される。この間、データ加算
器２０においてキャリーが生じればキャリー保持器２！
に保持され、次の加算時に出力される。
第３図は上述した加算モードの動作ステップを示すフロ
ーチャートである。
ーチャートである。
まず、命令アドレスが出力され（ステップ３１）、デー
タ病とデータＤ２の加算結果を得る仮想アドレスに対す
る読出しの命令を取得する（ステップ３２）。加算後デ
ータ読込みアドレスを出す（ステップ３３）。バイトデ
ータｄ１ に対するアドレスを生成しメモリ８に送る（
ステップ３４）。読出されたデータをデータレジスタ１
８Ｉ に保持する（ステップ３５）。バイトデータｄ２
に対するアドレスを生成しメモリ８に送る（ステップ３
６）。読出されたデータＤ３をデータレジスタ１８２に
保持し加算する（ステップ３７）。加算後のデータを読
込む（ステップ３８）。
タ病とデータＤ２の加算結果を得る仮想アドレスに対す
る読出しの命令を取得する（ステップ３２）。加算後デ
ータ読込みアドレスを出す（ステップ３３）。バイトデ
ータｄ１ に対するアドレスを生成しメモリ８に送る（
ステップ３４）。読出されたデータをデータレジスタ１
８Ｉ に保持する（ステップ３５）。バイトデータｄ２
に対するアドレスを生成しメモリ８に送る（ステップ３
６）。読出されたデータＤ３をデータレジスタ１８２に
保持し加算する（ステップ３７）。加算後のデータを読
込む（ステップ３８）。
これは、従来の方法で述べた詳しい動作ステップに相当
する評価基準であり、ざらにＣＰＵの命令取得の回数が
１回しか無いため、実際にはより高速な動作が期待出来
る。すなわちステップ３４〜３７までの動作はＣＰＵの
処理ではなく外部の高速処理である。
する評価基準であり、ざらにＣＰＵの命令取得の回数が
１回しか無いため、実際にはより高速な動作が期待出来
る。すなわちステップ３４〜３７までの動作はＣＰＵの
処理ではなく外部の高速処理である。
（発明の効果）
以上説明したように本発明は、指定された仮想的なメモ
リアドレスに対して：Ｊ≧ｆＪｊ Ｌ、を行なうと、メ
モリ中の固定長の複数のデータを全て加算して出力する
ことにより、ＣＰＵの動作ステップか少なくて済み、高
速に演算結果を得ることができる効果がある。
リアドレスに対して：Ｊ≧ｆＪｊ Ｌ、を行なうと、メ
モリ中の固定長の複数のデータを全て加算して出力する
ことにより、ＣＰＵの動作ステップか少なくて済み、高
速に演算結果を得ることができる効果がある。
これは、複数の処理タスクから出力された複数の演算結
果を重複して、１つの外部機器などへ出力するシステム
などを構築するのに有効である。
果を重複して、１つの外部機器などへ出力するシステム
などを構築するのに有効である。
特に、微小単位毎の８動指令で制御されるサーボモータ
コントローラなどにおいて、１つの制御軸に対して複数
の関数発生器が同時に指令を発する場合など、各々の関
数発生器から出力される微小移動量を全て加算した結果
を最終的にサーボモータへの指令データとするような応
用に非常に有効である。
コントローラなどにおいて、１つの制御軸に対して複数
の関数発生器が同時に指令を発する場合など、各々の関
数発生器から出力される微小移動量を全て加算した結果
を最終的にサーボモータへの指令データとするような応
用に非常に有効である。
第１図は本発明のメモリシステムの一実施例のブロック
図、第２図は第１図の実施例においてメモリ８中の加算
対象のデータを示す図、第３図は第１図の実施例におけ
る加算動作を示すフローチャート、第４図は従来のメモ
リシステムにおける加算動作を説明するためのメモリ中
のデータとＣＰＵ内のレジスタの関係を示す図、第５図
は第４図の例における加算動作のフローチャートである
。 １・−アドレスデコーダ、 ２．９・・・アドレスバス、 ３・・・バス切替信号、 ４・・・読出し信号、５・
・・書込み信号、 ６・・・タイミング発生器、７
・・・読み書き信号、 ８・・・メモリ、９・・・ア
ドレスバス、 １０−・・アドレスマルチプレクサ、 １１、１３−−データバス、 １２・−データマルチプレクサ、 ■・−データバッファ、 １５−・・バイトカウンタ、 １６、．１６２・−セグメントレジスタ、１７・・・離
散数カウンタ、 ＋８．．１８２−・・データレジスタ、１９・・・タイ
ミング信号、 ２０−・・データ加算器、２１−・・キ
ャリー保持器、 ２２−・・加算終了信号、２３−・・
アドレス加算器、 ２４−・・指定信号、３１〜３７・
−ステップ。
図、第２図は第１図の実施例においてメモリ８中の加算
対象のデータを示す図、第３図は第１図の実施例におけ
る加算動作を示すフローチャート、第４図は従来のメモ
リシステムにおける加算動作を説明するためのメモリ中
のデータとＣＰＵ内のレジスタの関係を示す図、第５図
は第４図の例における加算動作のフローチャートである
。 １・−アドレスデコーダ、 ２．９・・・アドレスバス、 ３・・・バス切替信号、 ４・・・読出し信号、５・
・・書込み信号、 ６・・・タイミング発生器、７
・・・読み書き信号、 ８・・・メモリ、９・・・ア
ドレスバス、 １０−・・アドレスマルチプレクサ、 １１、１３−−データバス、 １２・−データマルチプレクサ、 ■・−データバッファ、 １５−・・バイトカウンタ、 １６、．１６２・−セグメントレジスタ、１７・・・離
散数カウンタ、 ＋８．．１８２−・・データレジスタ、１９・・・タイ
ミング信号、 ２０−・・データ加算器、２１−・・キ
ャリー保持器、 ２２−・・加算終了信号、２３−・・
アドレス加算器、 ２４−・・指定信号、３１〜３７・
−ステップ。
Claims (1)
- 【特許請求の範囲】 メモリと、 指定されたメモリアドレスが実アドレスか仮想アドレス
かを判別し、実アドレスであれば正規モード、仮想アド
レスであれば加算モードを示す切替信号を出力するアド
レスデコーダと、 メモリ中の加算対象の複数のデータのそれぞれの先頭ア
ドレスを保持し、指定信号により該アドレスを出力する
複数のセグメントレジスタと、切替信号が加算モードの
場合にメモリから読出された単位データ長の加算対象の
各データを指定信号により保持する複数のデータレジス
タと、タイミング信号が１回入力する毎に、セグメント
レジスタと、これに対応するデータレジスタの各組に前
記出力信号を順次、出力する第１のカウンタと、 加算対象のデータ長を初期値として保持し、タイミング
信号が入力する毎に１ディクリメントし、負になると加
算終了信号を出力する第２のカウンタと、 セグメントレジスタから出力されたアドレスと第２のカ
ウンタのカウント値を加算するアドレス加算器と、 切替信号が正規モードであれば、前記の指定されたメモ
リアドレスを、また切替信号が加算モードであれば、ア
ドレス加算器の出力をメモリに出力するアドレスマルチ
プレクサと、 全データレジスタに保持されているデータを加算するデ
ータ加算器と、 データ加算器におけるキャリーを保持してデータ加算器
に出力し、加算終了信号によりクリヤされるキャリー保
持器と、 切替信号が正規モードの場合、メモリに対するデータバ
ス上のデータを、また切替信号が加算モードの場合、デ
ータ加算器の出力を読出し信号により出力するデータマ
ルチプレクサと、 切替信号が正規モードであれば、入力した書込み／読出
し信号をメモリに出力し、切替信号が加算モードであれ
ば、読出し信号をメモリに出力し第１、第２のカウンタ
にタイミング信号を出力し、以後、加算終了信号が入力
するまで第２のカウンタが１ディクリメントされる毎に
第１、第２のカウンタにタイミング信号を出力するタイ
ミング発生器とを有するメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229645A JPS6385841A (ja) | 1986-09-30 | 1986-09-30 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61229645A JPS6385841A (ja) | 1986-09-30 | 1986-09-30 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385841A true JPS6385841A (ja) | 1988-04-16 |
Family
ID=16895445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61229645A Pending JPS6385841A (ja) | 1986-09-30 | 1986-09-30 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263413B1 (en) | 1997-04-30 | 2001-07-17 | Nec Corporation | Memory integrated circuit and main memory and graphics memory systems applying the above |
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1986
- 1986-09-30 JP JP61229645A patent/JPS6385841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263413B1 (en) | 1997-04-30 | 2001-07-17 | Nec Corporation | Memory integrated circuit and main memory and graphics memory systems applying the above |
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