JPH0324616A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0324616A JPH0324616A JP15817689A JP15817689A JPH0324616A JP H0324616 A JPH0324616 A JP H0324616A JP 15817689 A JP15817689 A JP 15817689A JP 15817689 A JP15817689 A JP 15817689A JP H0324616 A JPH0324616 A JP H0324616A
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- Japan
- Prior art keywords
- data
- memory
- line
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- control information
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は．可変長データ処理を可能とするために．可
変長入力データに対して．１：１に制御情報を付加する
データ処理装置に関するものである． 〔従来の技術〕 データ処理装置への入力データは固定長であって．複数
の周期的にその長さとその型式の変化するサブデータ（
可変長データ）から構成されている．第２図にデータの
楕成を示す．図において，（１）はデータを示していて
，この長さは固定である。
変長入力データに対して．１：１に制御情報を付加する
データ処理装置に関するものである． 〔従来の技術〕 データ処理装置への入力データは固定長であって．複数
の周期的にその長さとその型式の変化するサブデータ（
可変長データ）から構成されている．第２図にデータの
楕成を示す．図において，（１）はデータを示していて
，この長さは固定である。
（２）〜（７）はデータ（１）内のサブデータを示して
いて．この長さとデータ型式は周期的に変化する．なお
，この図では６種類のサブデータが示されているが，そ
の数はこれに限らない。〈１０）はデタの入力単位で、
データをｎ個に分割している．データは．適当な長さを
一単位として分割され．その一単位毎にこのデータ処理
装置に入力される．図中（１０）で示される両矢印の範
囲が入力の一単位である． 従来 可変長データに対してのデータ処理は，その長さ
が変化するためハードウェア化が難しくソフトウェアに
よって処理していてハードウェアによるデータ処理は行
っていなかったために，その前処理にあたるこのような
ハードウェア装置はなくて，ソフトウエアによって前処
理していた．［発明が解決しようとする課！ｆｉ］ 上記のような従来のデータ処理装置では，入力データ長
の変化に対して，処理プログラムの実行回数など変化さ
せることによって．柔軟に対応できる利点があったが，
処理に時間がかかるという問題点があった． この発明は，かかる問題点を解決するためになされたも
ので，データ長さの変化に対応してハードウェア処理が
可能となるように分割入力される可変長データに対して
制御情報を付加するデタ処理装置を得ることを目的とす
る． ［課題を解決するための手段］ この発明に係るデータ処理装置は，適当な長さに分割さ
れて入力されるデータ〈第２図に示すように複数の周期
的に長さとデータ型式の変化するサブデータ（可変長デ
ータ）からなり，全体の長さは固定である．〉に対して
．一番地毎にその入力データに対応した制御情報を予め
格納しておき，入力されたデータに制御情報を付加し，
ソフトウエアにより任意に設定可能なメモリとーデータ
の終了を検出してメモリアドレスを制御するアドレスコ
ントローラとを備えたものである． ［作用］ この発明においては，一単位の入力データに対して．内
部に持つメモリ内のデータを付加して両者を同一のタイ
ミングで出力する． このメモリには．予め入力データ内の周期的に長さと型
式の変化するサブデータに対応した制御情報が設定され
ていて，サブデータパターンが変化した場合には，その
書き換えが可能である．このメモリのアドレス，メモリ
のイニシャライズ完了後クリアされ．データの入力と共
にインクリメントされて行き，−データの入力が終わっ
た時点でクリアされて次のデータに備える．［実施例］ 第１図はこの発明の一実施例によるデータ処理装置の構
成を示すブロック図である．図において．（１）は入力
データレジスタで．第２図に示すデータを適当な長さ（
第２図の（１０）で示される長さと同じある）に分割し
たデータを保持する．（２）はメモリ，（３）はメモリ
イニシャライズデータレジスタで．メモリ（２）をイニ
シャライズする時にそのイニシャライズパターンを保持
する．（４）はメモリイニシャライズコントローラで，
メモリ（２）のイニシャライズを司る．（５）はメモリ
アドレスコントローラで．メモリ（２〉のアドレスのイ
ンクリメント，クリアなどを司る．（６〉は入力データ
線（１５）と後述の制御情報線（１６）との連結部，（
７）は入力データ線．（８）はメモリイニシャライズデ
ータ線，くっ）はメモリイニシャライズ制御信号線で．
メモリイニシャライズデータレジスタ（３）へのセット
を示す， （１ ０）はデータ入力信号線で，入力デー
タレジスタ（１）へのセットを示す．（１１）はメモリ
ライトイネーブル信号線，（１２）はメモリイニシャラ
イズデータ線，（１３）はメモリイニシャライズアドレ
ス制御信号線で．メモリイニシャライズの時にアドレス
のインクリメントを指示する．（１４）はメモリアドレ
ス線．（１６）は制御信号線で，メモリ（２）より出力
された制御情報が乗っている．（１７）は入力データ線
（１５）と制御信号線〈１６）を連結部（２０〉で連結
することにより得られるデータとその制御情報線，（１
８）はリセット線で，メモリイニシャライズコントロー
ラ（４〉およびメモリアドレスコントローラ（５）をリ
セットする．（１９）は第２図に示したデータの分割数
ｎを示すデータ長線である． 上記のように構成されたデータ処理装置において，まず
，第２図に示すように．サブデータの長さと型式が決ま
ったところで，データの入力に先立って．リセット線（
１８〉によってメモリイニシャライズコントローラ（４
）とメモリアドレスコントローラ（５〉をリセットして
から，メモリ（２）をイニシャライズする．メモリ（２
）のイニシャライズは，イニシャライズパターンをメモ
リ〈２）に書き込むことによって行われる． イニシャライズデー夕は．メモリイニシャライズデータ
線（８〉を介して．メモリイニシャライズデータレジス
タ（３）に送られる．そして，セットタイミングは．メ
モリイニシャライズ制御信号線（９）で送られる．これ
を受けたメモリイニシャライズコントローラ（４）は，
メモリイニシャライズデータレジスタ（３）にセットさ
れたデータをメモリ（２〉に書き込むためにメモリライ
トイネーブル信号線（１１）を起動すると共にメモリア
ドレスコントローラ〈５〉に対してメモリイニシャライ
ズアドレス制御信号線（ｌ３）を通してアドレスカウン
トアップ信号を送る．メモリアドレスコントローラ（５
）は，この信号を受けた後メモリ（２）に対してのデー
タの書き込みが完了したタイミングでメモリアドレス線
（１４）にメモリ（２）のアドレスをインクリメントす
る信号を送る． 以上の操作をデータ長線（１９）で指定されるデータ単
位数だけ繰り返して．メモリ（２）のイニシャライズが
終わる．この数は．第２図中ｎで示されている． その後．再びリセット線（１８）を介してリセットして
データの入力に備える．メモリアドレスコントローラ（
５）には．データ長線（１９）を通してデータの分割数
（第２ｒＭ中ｎ）が入力されている．データ入力が始ま
るとメモリ（２）より制御情報が出力されて，データと
共にこのデータ処理装置より出力される．メモリアドレ
スは，一単位のデータが入力される毎にインクリメント
されて．データ長線（１９）に示すだけの入力（第２図
中ｎ）が終わった時にクリアされる． なお，上記実施例では一系統のメモリを持つ場合を例と
して説明したが．一般にメモリアクセス時間は．他のハ
ードウェアに比べて遅いために，処理のボトルネックと
なりがちてある．そこで，ここに二系統以上のメモリを
持ち複数単位のデータ制御情報を一度に読み出せるよう
にすれば，処理の高速化が可能である． ［発明の効果］ この発明は以上説明したとおり，適当な長さに分剖され
た可変長データに対して．データ処理上必要な制御情報
の付加ができるため，可変長データ処理のハードウェア
化が可能となり．ソフトウェアによる処理よりも実行時
間の短縮が可能となり．また，可変長パターンの変化に
対しては．メモリイニシャライズパターンを変更するこ
とにより対応できるので，データの変化に対してソフト
ウエアのように柔軟に対処できる効果があ゜る．
いて．この長さとデータ型式は周期的に変化する．なお
，この図では６種類のサブデータが示されているが，そ
の数はこれに限らない。〈１０）はデタの入力単位で、
データをｎ個に分割している．データは．適当な長さを
一単位として分割され．その一単位毎にこのデータ処理
装置に入力される．図中（１０）で示される両矢印の範
囲が入力の一単位である． 従来 可変長データに対してのデータ処理は，その長さ
が変化するためハードウェア化が難しくソフトウェアに
よって処理していてハードウェアによるデータ処理は行
っていなかったために，その前処理にあたるこのような
ハードウェア装置はなくて，ソフトウエアによって前処
理していた．［発明が解決しようとする課！ｆｉ］ 上記のような従来のデータ処理装置では，入力データ長
の変化に対して，処理プログラムの実行回数など変化さ
せることによって．柔軟に対応できる利点があったが，
処理に時間がかかるという問題点があった． この発明は，かかる問題点を解決するためになされたも
ので，データ長さの変化に対応してハードウェア処理が
可能となるように分割入力される可変長データに対して
制御情報を付加するデタ処理装置を得ることを目的とす
る． ［課題を解決するための手段］ この発明に係るデータ処理装置は，適当な長さに分割さ
れて入力されるデータ〈第２図に示すように複数の周期
的に長さとデータ型式の変化するサブデータ（可変長デ
ータ）からなり，全体の長さは固定である．〉に対して
．一番地毎にその入力データに対応した制御情報を予め
格納しておき，入力されたデータに制御情報を付加し，
ソフトウエアにより任意に設定可能なメモリとーデータ
の終了を検出してメモリアドレスを制御するアドレスコ
ントローラとを備えたものである． ［作用］ この発明においては，一単位の入力データに対して．内
部に持つメモリ内のデータを付加して両者を同一のタイ
ミングで出力する． このメモリには．予め入力データ内の周期的に長さと型
式の変化するサブデータに対応した制御情報が設定され
ていて，サブデータパターンが変化した場合には，その
書き換えが可能である．このメモリのアドレス，メモリ
のイニシャライズ完了後クリアされ．データの入力と共
にインクリメントされて行き，−データの入力が終わっ
た時点でクリアされて次のデータに備える．［実施例］ 第１図はこの発明の一実施例によるデータ処理装置の構
成を示すブロック図である．図において．（１）は入力
データレジスタで．第２図に示すデータを適当な長さ（
第２図の（１０）で示される長さと同じある）に分割し
たデータを保持する．（２）はメモリ，（３）はメモリ
イニシャライズデータレジスタで．メモリ（２）をイニ
シャライズする時にそのイニシャライズパターンを保持
する．（４）はメモリイニシャライズコントローラで，
メモリ（２）のイニシャライズを司る．（５）はメモリ
アドレスコントローラで．メモリ（２〉のアドレスのイ
ンクリメント，クリアなどを司る．（６〉は入力データ
線（１５）と後述の制御情報線（１６）との連結部，（
７）は入力データ線．（８）はメモリイニシャライズデ
ータ線，くっ）はメモリイニシャライズ制御信号線で．
メモリイニシャライズデータレジスタ（３）へのセット
を示す， （１ ０）はデータ入力信号線で，入力デー
タレジスタ（１）へのセットを示す．（１１）はメモリ
ライトイネーブル信号線，（１２）はメモリイニシャラ
イズデータ線，（１３）はメモリイニシャライズアドレ
ス制御信号線で．メモリイニシャライズの時にアドレス
のインクリメントを指示する．（１４）はメモリアドレ
ス線．（１６）は制御信号線で，メモリ（２）より出力
された制御情報が乗っている．（１７）は入力データ線
（１５）と制御信号線〈１６）を連結部（２０〉で連結
することにより得られるデータとその制御情報線，（１
８）はリセット線で，メモリイニシャライズコントロー
ラ（４〉およびメモリアドレスコントローラ（５）をリ
セットする．（１９）は第２図に示したデータの分割数
ｎを示すデータ長線である． 上記のように構成されたデータ処理装置において，まず
，第２図に示すように．サブデータの長さと型式が決ま
ったところで，データの入力に先立って．リセット線（
１８〉によってメモリイニシャライズコントローラ（４
）とメモリアドレスコントローラ（５〉をリセットして
から，メモリ（２）をイニシャライズする．メモリ（２
）のイニシャライズは，イニシャライズパターンをメモ
リ〈２）に書き込むことによって行われる． イニシャライズデー夕は．メモリイニシャライズデータ
線（８〉を介して．メモリイニシャライズデータレジス
タ（３）に送られる．そして，セットタイミングは．メ
モリイニシャライズ制御信号線（９）で送られる．これ
を受けたメモリイニシャライズコントローラ（４）は，
メモリイニシャライズデータレジスタ（３）にセットさ
れたデータをメモリ（２〉に書き込むためにメモリライ
トイネーブル信号線（１１）を起動すると共にメモリア
ドレスコントローラ〈５〉に対してメモリイニシャライ
ズアドレス制御信号線（ｌ３）を通してアドレスカウン
トアップ信号を送る．メモリアドレスコントローラ（５
）は，この信号を受けた後メモリ（２）に対してのデー
タの書き込みが完了したタイミングでメモリアドレス線
（１４）にメモリ（２）のアドレスをインクリメントす
る信号を送る． 以上の操作をデータ長線（１９）で指定されるデータ単
位数だけ繰り返して．メモリ（２）のイニシャライズが
終わる．この数は．第２図中ｎで示されている． その後．再びリセット線（１８）を介してリセットして
データの入力に備える．メモリアドレスコントローラ（
５）には．データ長線（１９）を通してデータの分割数
（第２ｒＭ中ｎ）が入力されている．データ入力が始ま
るとメモリ（２）より制御情報が出力されて，データと
共にこのデータ処理装置より出力される．メモリアドレ
スは，一単位のデータが入力される毎にインクリメント
されて．データ長線（１９）に示すだけの入力（第２図
中ｎ）が終わった時にクリアされる． なお，上記実施例では一系統のメモリを持つ場合を例と
して説明したが．一般にメモリアクセス時間は．他のハ
ードウェアに比べて遅いために，処理のボトルネックと
なりがちてある．そこで，ここに二系統以上のメモリを
持ち複数単位のデータ制御情報を一度に読み出せるよう
にすれば，処理の高速化が可能である． ［発明の効果］ この発明は以上説明したとおり，適当な長さに分剖され
た可変長データに対して．データ処理上必要な制御情報
の付加ができるため，可変長データ処理のハードウェア
化が可能となり．ソフトウェアによる処理よりも実行時
間の短縮が可能となり．また，可変長パターンの変化に
対しては．メモリイニシャライズパターンを変更するこ
とにより対応できるので，データの変化に対してソフト
ウエアのように柔軟に対処できる効果があ゜る．
第１図はこの発明の一実施例によるデータ処理装置の楕
戒図，第２図はデータの楕戒図である．図において，（
１）・・・入力データレジスタ，（２）・・・メモリ，
（３）・・・メモリイニシャライズデータレジスタ．（
４）・・・メモリイニシャライズコントローラ，（５）
・・・メモリアドレス昂１図
戒図，第２図はデータの楕戒図である．図において，（
１）・・・入力データレジスタ，（２）・・・メモリ，
（３）・・・メモリイニシャライズデータレジスタ．（
４）・・・メモリイニシャライズコントローラ，（５）
・・・メモリアドレス昂１図
Claims (1)
- 適当な長さに分割されて入力されるデータを保持するデ
ータ保持手段と、前記データに対応する制御情報を予め
格納している記憶手段と、所定の長さのデータの終了を
検出して前記記憶手段のアドレスを制御するアドレス制
御手段と、前記データ保持手段からの前記データに前記
アドレス制御手段により前記メモリから出力される前記
制御情報を付加する付加手段とを備えたことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15817689A JPH0324616A (ja) | 1989-06-22 | 1989-06-22 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15817689A JPH0324616A (ja) | 1989-06-22 | 1989-06-22 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324616A true JPH0324616A (ja) | 1991-02-01 |
Family
ID=15665935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15817689A Pending JPH0324616A (ja) | 1989-06-22 | 1989-06-22 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011110217A (ja) * | 2009-11-26 | 2011-06-09 | Akira Nishio | パッティング用補助具およびゴルフパター |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647344B2 (ja) * | 1986-02-20 | 1989-02-08 | Nippon Electric Co |
-
1989
- 1989-06-22 JP JP15817689A patent/JPH0324616A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647344B2 (ja) * | 1986-02-20 | 1989-02-08 | Nippon Electric Co |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011110217A (ja) * | 2009-11-26 | 2011-06-09 | Akira Nishio | パッティング用補助具およびゴルフパター |
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