JPH01194081A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPH01194081A JPH01194081A JP1709488A JP1709488A JPH01194081A JP H01194081 A JPH01194081 A JP H01194081A JP 1709488 A JP1709488 A JP 1709488A JP 1709488 A JP1709488 A JP 1709488A JP H01194081 A JPH01194081 A JP H01194081A
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- JP
- Japan
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- address
- image memory
- dimensional
- adder
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- 230000015654 memory Effects 0.000 claims abstract description 36
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像処理装置における２次元アドレスの発生
方法に係り、特に任意サイズ図面の画像データを処理す
る場合に好適な画像メモリ装置に関する。
方法に係り、特に任意サイズ図面の画像データを処理す
る場合に好適な画像メモリ装置に関する。
従来装置では、第１図に示す様に２次元画像メモリにお
けるＸアドレス及びＸアドレスは、それぞれ専用のカウ
ンタにより発生させていた。従ってＸ及びＸアドレスは
、これらのカウンタのビット数に対応したアドレス値の
みに限定されていた。
けるＸアドレス及びＸアドレスは、それぞれ専用のカウ
ンタにより発生させていた。従ってＸ及びＸアドレスは
、これらのカウンタのビット数に対応したアドレス値の
みに限定されていた。
この種の装置として関連するものには例えば特開昭５３
−５６９３１号等が挙げられる。
−５６９３１号等が挙げられる。
このように従来２次元画像メモリは、Ｘ、Ｙのサイズが
固定されており、この一部分を使用することによって部
分画像の格納を行なっていた。このため、図面の処理な
どのように縦横のサイズが変わる場合には、Ｘ、Ｙ両方
向それぞれ最大サイズを包含するだけの画像メモリを必
要とした。つまり第２図に示すように、Ａ図及びＢ図の
いずれも格納ができるようにするためには、Ｘ＾とＸＢ
の大きい方の値とＹＡとＹａの大きい方の値の積に相当
するメモリ容量が必要になる。また通常のメモリ制御方
式では、Ｘ、Ｙのアドレスを独立にカウンタで直接制御
するため、Ｘ、Ｙとも２ｎの値となってしまう。
固定されており、この一部分を使用することによって部
分画像の格納を行なっていた。このため、図面の処理な
どのように縦横のサイズが変わる場合には、Ｘ、Ｙ両方
向それぞれ最大サイズを包含するだけの画像メモリを必
要とした。つまり第２図に示すように、Ａ図及びＢ図の
いずれも格納ができるようにするためには、Ｘ＾とＸＢ
の大きい方の値とＹＡとＹａの大きい方の値の積に相当
するメモリ容量が必要になる。また通常のメモリ制御方
式では、Ｘ、Ｙのアドレスを独立にカウンタで直接制御
するため、Ｘ、Ｙとも２ｎの値となってしまう。
これに対し本方式では、必要メモリ容量は。
Ｘ＾ｍｙ＾、ＸＢ＊ＹＢになりその大きい方の値分だけ
あれば良いことになる。
あれば良いことになる。
上記の目的は、２次元アドレス制御及びＹｐを一次元ア
ドレスエに変換する式 ％式％ （Ｘ ＷＡＸ：Ｘアドレスの最大値） を算出するため、加算器及び乗算器を用いてアドレス変
換回路を構成することにより達成される。
ドレスエに変換する式 ％式％ （Ｘ ＷＡＸ：Ｘアドレスの最大値） を算出するため、加算器及び乗算器を用いてアドレス変
換回路を構成することにより達成される。
上記構成では、このアドレス変換回路が、式（１）又は
式（２）の演算を実行することで、２次元データを一次
元メモリへ連絡的に格納するためのアドレス制御が実現
できる。
式（２）の演算を実行することで、２次元データを一次
元メモリへ連絡的に格納するためのアドレス制御が実現
できる。
以下本発明を実施例に従って説明する。第３図に本発明
の２次元画像メモリを用いた画像処理装置のシステム構
成を示す０図中ＣＰＵ３０１は、この装置のシステム制
御を行なう。専用画像処理ハードウェア３０２は、ＣＰ
Ｕの制御のもとに画像メモリ内のデータに対し画像処理
を施す。アドレス制御部３０３は、ＣＰＵ又は専用画像
処理ハードウェアからの画像メモリ３０４へのアクセス
領域の制御を行なう。
の２次元画像メモリを用いた画像処理装置のシステム構
成を示す０図中ＣＰＵ３０１は、この装置のシステム制
御を行なう。専用画像処理ハードウェア３０２は、ＣＰ
Ｕの制御のもとに画像メモリ内のデータに対し画像処理
を施す。アドレス制御部３０３は、ＣＰＵ又は専用画像
処理ハードウェアからの画像メモリ３０４へのアクセス
領域の制御を行なう。
次にアドレス制御部３０３及び画像メモリ３０４を合わ
せた２次元画像メモリ３０５のブロック構成を第４図に
示す。
せた２次元画像メモリ３０５のブロック構成を第４図に
示す。
Ｙ及びＸアドレス最大値（ＹＭ＾Ｘ、ＸＭ＾Ｘ）レジス
タ４０１及び４０３は、ＣＰＵより設定される。Ｙ及び
Ｘアドレスを発生するｎビットカウンタ４０２及び４０
４は、初期値をＣＰＵより設定される。比較器４０５及
び４０６は、Ｙ及びＸアドレスとそれぞれの最大値との
比較を行なう、Ｘアドレスカウンタ４０４は、画像メモ
リがアクセスされる毎に１ずつ更新され、Ｘアドレスが
最大値と一致することにより、比較器４０６よりＸアド
レスカウンタのクリア及びＸアドレスカウンタ更新パル
スを発生する。また、Ｘアドレスカウンタ値が最大値と
一致することにより、比較器４０５よりＸアドレスカウ
ンタのクリアパルスを発生する０乗算器４０７では、Ｘ
アドレスカウンタ４０２よりＹアドレス制御と、Ｘアド
レス最大値レジスタ４０３より最大値ＸＭ＾Ｘとを入力
し、乗算結果を加算器４０８に出力する。加算器では、
この入力とＸアドレスカウンタ４０４よりＸアドレス制
御を入力し、加算結果Ｙｐ串ＸＭ＾Ｘ ＋ Ｘ ｐ値を
２次元メモリのアドレスとして出力する。
タ４０１及び４０３は、ＣＰＵより設定される。Ｙ及び
Ｘアドレスを発生するｎビットカウンタ４０２及び４０
４は、初期値をＣＰＵより設定される。比較器４０５及
び４０６は、Ｙ及びＸアドレスとそれぞれの最大値との
比較を行なう、Ｘアドレスカウンタ４０４は、画像メモ
リがアクセスされる毎に１ずつ更新され、Ｘアドレスが
最大値と一致することにより、比較器４０６よりＸアド
レスカウンタのクリア及びＸアドレスカウンタ更新パル
スを発生する。また、Ｘアドレスカウンタ値が最大値と
一致することにより、比較器４０５よりＸアドレスカウ
ンタのクリアパルスを発生する０乗算器４０７では、Ｘ
アドレスカウンタ４０２よりＹアドレス制御と、Ｘアド
レス最大値レジスタ４０３より最大値ＸＭ＾Ｘとを入力
し、乗算結果を加算器４０８に出力する。加算器では、
この入力とＸアドレスカウンタ４０４よりＸアドレス制
御を入力し、加算結果Ｙｐ串ＸＭ＾Ｘ ＋ Ｘ ｐ値を
２次元メモリのアドレスとして出力する。
以上の制御により、容ｔｃなる一次元メモリを長さＸＭ
＾Ｘの短冊に分割し、これらを横一列につなぎ合わせた
２次元メモリを構成できる０水力式ではｘＭ＾Ｘ及びＹ
ＷＡＸの値が任意に選択できるため、第５図に示すよ
うにＸＭ＾Ｘ＜ＹＭ＾Ｘなる値を適用することによりＹ
方向に細長い図面への対応がはかれる。また第６図に示
すようにＹＭ＾Ｘ〉ＸＭ＾Ｘなる値を適用することによ
りＸ方向に細長い図面への対応がはかれる。
＾Ｘの短冊に分割し、これらを横一列につなぎ合わせた
２次元メモリを構成できる０水力式ではｘＭ＾Ｘ及びＹ
ＷＡＸの値が任意に選択できるため、第５図に示すよ
うにＸＭ＾Ｘ＜ＹＭ＾Ｘなる値を適用することによりＹ
方向に細長い図面への対応がはかれる。また第６図に示
すようにＹＭ＾Ｘ〉ＸＭ＾Ｘなる値を適用することによ
りＸ方向に細長い図面への対応がはかれる。
また第７図では、第４図実施例におけるＸアドレス最大
値レジスタ４０３の機能を分割し、２次元画像メモリの
有効処理領域を指定する有効領域指定レジスタと、有効
領域内で現在処理対象としている領域を表わすＸアドレ
ス最大値レジスタの２つのレジスタを設けた。これによ
り、処理対象画像データにおける部分画像データの入出
力を可能としている。
値レジスタ４０３の機能を分割し、２次元画像メモリの
有効処理領域を指定する有効領域指定レジスタと、有効
領域内で現在処理対象としている領域を表わすＸアドレ
ス最大値レジスタの２つのレジスタを設けた。これによ
り、処理対象画像データにおける部分画像データの入出
力を可能としている。
また第１図の従来構成では、アドレスカウンタ出力が直
接画像データのアドレス制御信号になっている。従って
、第４図及び第７図に示す実施例いずれにおいても、乗
算及び加算回路の処理速度は、メモリのアクセスタイム
に十分追従できることが必要である。
接画像データのアドレス制御信号になっている。従って
、第４図及び第７図に示す実施例いずれにおいても、乗
算及び加算回路の処理速度は、メモリのアクセスタイム
に十分追従できることが必要である。
以上述べた様に、本発明によれば画像メモリ領域を任意
の図面サイズに容易に適応できるので、メモリの効率的
な使用を可能としている。
の図面サイズに容易に適応できるので、メモリの効率的
な使用を可能としている。
第１図は、従来構成の２次元画像メモリ装置−実施例を
示す図、第２図は処理対象図面サイズの一例を示す図、
第３図は本発明の画像メモリ装置を用いた画像処理シス
テム構成図、第５図及び第６図は本発明装置による１次
元及び２次元メモリの構成イメージを示す図、第４図及
び第７図は本発明による２次元画像メモリ装置−実施例
を示す図である。 １０１．４０１，７０１・・・最大Ｙアドレスレジスタ
、１０２，４０２，７０２・・・Ｙアドレスカウンタ、
１０３，４０３，７０３・・・最大Ｘアドレスレジスタ
、１０４，４０４．７Ｏ−１−Ｘ７ドレスカウンタ、１
０５，１０６，４０５，４０６，７０５゜７０６−・・
比較器、１０９，４０９，７０９・・・画像メモリ、３
０１・・・ＣＰＵ部、３０２・・・専用画像処理ハード
ウェア部、３０３・・・アドレス制御部、３０４・・・
画像メモリ、３０５・・・２次元画像メモリ部、４０７
，７０７・・・乗算器、４０８，７０８・・・加算器、
５０１，６０１・・・１次元画像メモリイメージ、５０
２，６０２・・・２次元画像メモリイメージ、５０３・
・・従来制御２次元画像メモリイメージ、第 ｌ に ＄ ２− 団 ＄ ３ 閏 ２ンクく一ヨｉ辷、謙メ、二〔辷２／）第 ≠ 罰 ＄ ５ 呂 ＯＸＭＡＸ Ｘｓ 第 ６ 図 ６０／ ＸＭ ＸＭＡｘ
示す図、第２図は処理対象図面サイズの一例を示す図、
第３図は本発明の画像メモリ装置を用いた画像処理シス
テム構成図、第５図及び第６図は本発明装置による１次
元及び２次元メモリの構成イメージを示す図、第４図及
び第７図は本発明による２次元画像メモリ装置−実施例
を示す図である。 １０１．４０１，７０１・・・最大Ｙアドレスレジスタ
、１０２，４０２，７０２・・・Ｙアドレスカウンタ、
１０３，４０３，７０３・・・最大Ｘアドレスレジスタ
、１０４，４０４．７Ｏ−１−Ｘ７ドレスカウンタ、１
０５，１０６，４０５，４０６，７０５゜７０６−・・
比較器、１０９，４０９，７０９・・・画像メモリ、３
０１・・・ＣＰＵ部、３０２・・・専用画像処理ハード
ウェア部、３０３・・・アドレス制御部、３０４・・・
画像メモリ、３０５・・・２次元画像メモリ部、４０７
，７０７・・・乗算器、４０８，７０８・・・加算器、
５０１，６０１・・・１次元画像メモリイメージ、５０
２，６０２・・・２次元画像メモリイメージ、５０３・
・・従来制御２次元画像メモリイメージ、第 ｌ に ＄ ２− 団 ＄ ３ 閏 ２ンクく一ヨｉ辷、謙メ、二〔辷２／）第 ≠ 罰 ＄ ５ 呂 ＯＸＭＡＸ Ｘｓ 第 ６ 図 ６０／ ＸＭ ＸＭＡｘ
Claims (1)
- 【特許請求の範囲】 １、画像データを格納する２次元画像メモリ装置におい
て、アドレス制御部にあらかじめ指定したＸ、Ｙ両軸方
向の最大値Ｘ＿Ｍ＿Ａ＿Ｘ、Ｙ＿Ｍ＿Ａ＿Ｘを格納する
レジスタと、参照する画素の座標Ｘ＿Ｐ、Ｙ＿Ｐを格納
するレジスタと、これらのレジスタの値をもとに、 Ｉ＝Ｙ＿Ｐ＊Ｘ＿Ｍ＿Ａ＿Ｘ＋Ｘ＿Ｐ または、 Ｉ＝Ｘ＿Ｐ＊Ｙ＿Ｍ＿Ａ＿Ｘ＋Ｙ＿Ｐ なるＩを算出するための乗算器及び加算器とを設け、こ
の算出結果に基づいて画像メモリを参照することによつ
て、可変長サイズの画像データを効率良く処理できるよ
うにしたことを特徴とする画像メモリ装置。 ２、前記乗算器及び加算器による演算速度を、要求され
るメモリアクセスタイムより早くすることによつて、メ
モリのアクセス速度を遅らせないことを特徴とする特許
請求の範囲第１項記載の画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709488A JPH01194081A (ja) | 1988-01-29 | 1988-01-29 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709488A JPH01194081A (ja) | 1988-01-29 | 1988-01-29 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194081A true JPH01194081A (ja) | 1989-08-04 |
Family
ID=11934408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1709488A Pending JPH01194081A (ja) | 1988-01-29 | 1988-01-29 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104190A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481569A (en) * | 1987-09-24 | 1989-03-27 | Shaken Kk | Address resignation method for picture memory |
-
1988
- 1988-01-29 JP JP1709488A patent/JPH01194081A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481569A (en) * | 1987-09-24 | 1989-03-27 | Shaken Kk | Address resignation method for picture memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104190A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | 記憶装置 |
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