JPH01237765A - ディジタル信号処理プロセッサおよびディシタル信号処理プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は実時間処理を行なう高速ディジタル信号処理プ
ロセッサの回路構成に係わる。上記プロセッサの主な応
用は画像通信、高精細ディジタル・テレビ、画像信号処
理等である。

〔従来の技術〕

デジタル信号処理プロセッサは、例えば昭和５９年１１
月３０日発刊のｒＬＳＩハンドブック」頁５６７〜６０
７（オーム社）により詳細に説明されている。

音声信号もしくは映像信号を量子化し、この量子化信号
をアナログ−ディジタル変′換して得たデジタル信号を
デジタル的な演算もしくは変換などの操作する装置をデ
ィジタル信号処理プロセッサと一般的に言われている。

ディジタル信号処理プロセッサによるディジタル操作に
は、ろ波９等化、雑音やエコーの低減。

変調、フーリエ変換、信号の特性パラメータの抽出、信
号の予測、映像信号の強調などがある。

ディジタル信号処理プロセッサよりの出力信号はディジ
タル−アナログ変換によりアナログ信号に戻され、低域
フィルターを介して最終的な出力信号が得られる。

１９７０年代になり、ＬＳＩ技術が発達してディジタル
演算処理の基本的構成要素である加算器。

乗算器、単位遅延素子を信号処理の流れに沿ってレイア
ウトした専用ＬＳＩが提案された。この専用ＬＳＩは回
路規模を最小化できるので、量産されれば最も経済的で
ある。

一方、１９８０年代になってストアドブログラム制御の
ディジタル信号処理プロセサ（以下ＤＳＰと言う）ＬＳ
Ｉが提案された。ＬＳＩは信号処理のアルゴリズムをマ
イクロ命令でフログラミングし、この命令をメモリーか
ら読みだして実行するので、プログラムによりいかなる
信号処理も実現できる汎用性を有する。

〔発明が解決しようとする問題点〕

ところで１画像通信用の画像信号帯域圧縮には直交変換
、特にディスクリート・コサイン変換が１つの有力候補
となっている。その変換式は（１）式のとおりであり、
（Ｘｋ）が入力、（ｙ、）が出方である。またＮは変換
の対象となるブロック・サイズである。

これを８次の変換に対して行列演算で表記したものが（
２）式である。三角関数の周期性を考慮した場合、（３
）式のように、入力（Ｘｋ）に乗算すべき係数はＣＩよ
りＣ１Ｍの１５種のみである。

・・・（２） ・・・（３） １　に れをそのまま回路に展開すると第２図に示したとおりの
回路となり、乗算回路が８Ｘ８＝６４個、加算器の数は
、２人力のみの加算を許すとして、８Ｘ７＝５６個とな
る。そこで、従来は電子通信学会技術報告、ＩＥ８５−
４．１９８５年の第２３から第３０頁に示されているよ
うに、数学的に（３）式を変形させることにより、第３
図に示したような計算アルゴリズムが採用されていた。

これにより乗算器３０の数は１１個に低減され、加算器
３１の数も２９個に低減されていた。

ところで、近年のディジタル信号処理プロセッサの進歩
により、上記アルゴリズムが１組の加算器及び乗算器を
時間多重で用いることにより処理可能となった。

第４図は出願前に本発明者等により検討されたもので、
４ポート・メモリ１２及び２本のデータ・バス１５を用
いた比較的高速なりＳＰ　（ディジタル・信号処理プロ
セッサ）を示している。本プロセッサを用いて第３図の
アルゴリズムを処理するためのプログラムが表１に示し
たものであり、第４図のメモリ１２に格納される。しか
し、このプログラムの処理が規則的でないため、パイプ
ライン等の処理が困難であり、データ処理のみで２９ス
テツプを要する。これに、データ・メモリ１２への入出
力を実行する処理を加えると、メモリ１２の多ポート性
を活用したとしても８ステツプを要し、データが出力さ
れるまで２９＋８＝３７ステツプを要する。また処理中
、入出力はストップしているため、入出カレートをパイ
プライン的に合わせることは出来ない。つまり、３７ス
テツプ分の処理時間が必要となる。ゲート長１μｍ程度
のプロセッサのマシン・サイクル（１ステップ処理時間
）は高々Ｉｏｎｓであるため、１サンプルに３７０ｎｓ
、周波数にして２．７ＭＨｚが上限となる。これではビ
デオ信号（１４，３Ｍ　Ｈｚ〜７．１５ＭＨｚ）の信号
処理は出来ない。

表１ 表　１（続き） 表　１（続き） 表　１（続き） 上述した出願前の技術は、計算機アルゴリズムの目的を
単に加算・乗算回数の低減のみに置き、ＤＳＰを用いる
ことを考慮していなかった点に問題があった。上記アル
ゴリズムは不規則的であり、本質的に高速ＤＳＰ処理に
適していない。

本発明の目的は、ディスクリート・コサイン変換の本来
の定義に立帰り、ＤＳＰに適した高速処理方法を実現す
ることにある。

〔問題点を解決するための手段〕 上記問題は第２図に示した計算処理を第５図のような信
号処理アルゴリズムに変換することにより解決される。

この信号処理アルゴリズムは（３）式と全く等価である
。ここでは、入力信号（Ｘ、）が同時にではなく、逐次
入力されて来るという実際的な構成を考慮している。上
記アルゴリズムでは、まず入力されたデータＸφに対し
、同時に該当する係数（ｃｌ）と乗算を実行し、その結
果を加算回路１１と遅延回路１５からなる累積回路１７
に渡す。次のデータＸｌに対しても同様に乗算を行ない
、その結果を累積回路１７に渡す、以下データｘ７まで
の処理を行なった後で、累積回路１７よりラッチ回路１
６へ結果を同時に転送する。

この後、累積器の内容をクリアし、次のデータ系列（ｘ
ｋ）（ｋ＝８〜１５）の処理に移る。これと同時にラン
チ１６より入力と同タイミングで出力データ（ｙｈ）（
ｋ＝ｏ〜７）を順次読出す。本方式では乗算器が８個、
加算器が８個となり、第３図のアルゴリズムに対しても
大幅な回路数低減がなされている。

〔作用〕

第５図を最も効率良く処理する回路構成としては第１図
に示したものが考えられる。ここで、入力信号（ｘ−）
はサンプリング時間Ｔの間隔で乗算回路１０に入って来
る。これと同時に乗するべき係数（ｃ）が時間Ｔの１／
Ｎの周期で係数メモリ４より読出され、Ｔ／Ｎの時間間
隔で乗算された結果は加算回路１１に入力される。加算
回路１１はアキュムレータ８とデータをやりとりしなが
ら。

第５図の信号処理アルゴリズムにしたがって累積処理を
行なって行く。１ブロツク（Ｎ個）の入力データの処理
が終わると、その結果はバッファー回路９に引渡され、
入力時間間隔Ｔと同一の速度で出力される。

〔実施例〕

以下、本発明の一実施例を第６図で示す、第６図は第１
図の回路構成を具体的に展開したもので、表２はその処
理を実行させるプログラムである。

なお、処理を行なう入力データの１ブロツク中のサンプ
リング数Ｎ＝８である。係数メモリ４は適応化変換にも
対応するため、入力と出力が分離された２ポート・メモ
リとしてあり、その書込み信号ＷＣＥは係数書換え制御
回路２０により制御される。その機能は以下のとおりで
ある。外部より書込みを希望する場合、ＷＲＴ端子に′
１′信号を入力する。これに応答して、メモリの入力、
出力アドレスが重ならないタイミングを見はからって書
込み信号ＷＣＥを発生し、その後、１）込み終了の信号
としてＲＤＹに１１′信号を出力する。

これを見てＷＲＴ信号を１０′とすれば、Ｒ１）Ｙも′
０″に戻す。

表２ 表　２（続き） 表　２（続き） 表　２（続き） 表　２（続き） アキュームレータ８はマスタ・スレーブ・レジスタ８本
より構成されており、中のデータを破壊することなく同
時に読出し、書込みが可能である。

バッファー回路９もやはり８本のマスク・スレーブ・レ
ジスタで゛構成する。マルチプレクサ１８はＳＴＺ信号
（Ｓｅｔ　ｔｏ　Ｚｅｖｏ　）信号にしたがって１０′
信号をラッチＲＤに入力するために用いられる。

以上の回路の制御を表２を用いて説明する。まず、第１
ステツプで入力データｘＯを入力ラッチＲ４Ｎに取込む
と同時に、乗するべき係数０４を係数ラッチＲＣに取込
む。第２ステツプではその乗算結果を乗算結果ラッチＲ
Ｍに取込む、これと同時に次の係数０１をＲＣに取込み
、データラッチＲＤには０′を取込む。第３ステツプで
は加算結果ＲＭ＋ＲＤがアキュムレータの最初のレジス
タＡＣＧＯに取込まれる。これと同時に前持って処理さ
れている前ブロックのデータがバッファ回路９のレジス
タＲＯより出力ラッチＲＯに引渡される。以下１乗算器
、加算器、バッファー回路の並列、パイプライン処理に
より第９ステツプまで進む。第９ステツプでは次の入力
信号ｘ１がＲＩＮにラッチされる。その後順次（Ｃ４，
Ｃ３゜Ｃ６・・・）との乗算が実行され、その結果がそ
、れぞれ（ＡＣＣＯ，ＡＣＣＩ、ＡＣＣ２・・・）のデ
ータに累積される。以下同様に第５７ステツプまで処理
を行なう。最後の第５７ステツプ以下の累積結果はアキ
ュムレータ８には戻されず、直接バッファー９に書込ま
れる。バッファーの内容は次の６４サイクルで８ステツ
プの間隔で読出される・このようにして、入力信号に対
し、実時間処理がほどこされる。また、第５図のアルゴ
リズムが１組の乗算回路、加算回路で実現されている。

これらの回路の処理時間は入力サンプリング時間の１／
Ｎであるが、例えば０．８μｍのゲート長をもつＣＭＯ
５論理回路を用いれば８Ｘ８ｂｉｔ乗算回路の処理時間
はＩｏｎｓとなる。これに対し、入力サンプリング時間
は高々１４０ｎｓであるので、Ｎ＝１４までの処理は可
能であり、十分実用に耐える。

ここで、より改造すべき点は、プログラム冗長性である
。上記プログラムは８ステツプの周期性をもち、例外処
理は表２中斜線をほどこした部分のみである。これをよ
り明確に示すため、第７図にプログラムのビット・コー
ドを示す。ここで斜線で示した部分が８ステツプ周期の
処理にしたがわない例外処理を示す、この例外処理の内
容は。

ラッチＲＤを′ＯＩにセットするＳＴＺ信号、アキュム
レータにデータを書込むＷＡＣ信号、及びバッファー回
路にデータを書込むＷＲＥ信号である。そこで、これら
例外処理プログラムのみを第９図に示すマイクロ・コー
ドとして抽出し、残る８ステツプ周期の処理は第８図に
示すマイクロ・コードで制御する。なお、第９図のマイ
クロ・コードは５周期ごとにインクリメントする。

これらのマイクロ・コードを収めた制御メモリの構成法
を第１０図に示す。制御メモリ１はプログラム・カウン
タ５の下位ビットから３ビツトでアクセスすることによ
り、毎マシン・サイクルごとにインクリメントする。こ
れに対し、マクロ・ステップ・制御メモリ２はプログラ
ム・カウンタの６３以後の上位側ビットでアクセスし、
制御メモリが８ステツプで一周するたびに１回インクリ
メントされる。このマクロ・ステップ制御メモリにより
ＳＴＺ、ＷＲＥ、ＷＡＣＥ信号を発生するとともにバッ
ファ回路９から出力レジスタヘ受渡す信号のバッファ・
レジスタ上のアドレスＲＲを出力する。しかし、本プロ
セッサがパイプライン処理をしているため、マクロ・ス
テップ・制御メモリの出力は、１マシン・サイクル遅延
回路２１により所定のステップ数遅延され、第７図に示
したシーケンスを満たすようにしである。

以上の制御メモリの他に、係数メモリにも冗長性がある
。第６図の光回路では係数メモリとして６４ワード必要
となっている。しかし、そこに記録されている内容は、
係数の周期性により、たった１６通りの値のみである。

そこで、メモリ容量の低減をはかる目的で、第１１図に
示す係数アドレス・メモリを導入する。ここでの係数メ
モリは１６ワードのみであり、係数アドレス・メモリが
全シーケンス６４ワードを記憶している。ところが、係
数が８〜３２ビツト／ワードであるのに対し、そのアド
レス情報は３ビツトのみであるため、メモリ容量は大幅
に低減されたことになる。

以上の処理手法、プロセッサ・アーキテクチャは、ディ
スクリート・コサイン変換のみでなく、より一般的な行
列と入力ベクトル積の高速乗算にも応用出来る。これに
より、ビデオ信号の色信号マトリクス計算、ロボットや
２次元、３次元グラフィックスの高速座標変換、高速フ
ーリエ変換等が実現出来る。

ところで、画像通信に用いる画信号帯域圧縮の主要技術
に２次元ディスクリート変換（以下ＤＣＴと略する）が
ある、これを第１８図及び第１９図を用いて簡単に説明
する。１次元ＤＣＴでは第１８図（Ａ）に示したように
、入力信号ブロック内の各信号（ｘｋ）に なる変換を施す、これを図示したものが第１８（Ａ）図
である。これを２次元に展開したものが第１８図（Ｂ）
である、（００）次の出力ｙｏｏは対象ブロック内の全
画素に定数を乗じる。（１０）次の出力ｙｘａはＸ方向
のみにｃｏｓの重みをかけるので１図のようなパターン
が入力ブロックに乗ぜられることになる。同様に（０１
）次の出力ｙ０１はｙ方向のみにＣＯＳの重みをかけ、
以下ｙ１１゜ｙｚｚは両方向に重みがかけられる。これ
らにより、画信号からその特定の相関を持つ信号成分を
それぞれの出力（ｙ＋Ｊ）に出力する。画信号の自己相
関は大きいため入力ブロック内で信号が急激に変化する
ケースは少ない。これにより、　ｙｔｘ、　ｙｚｚのよ
うな急激に変化するパターンにマツチングする場合はま
れであり、その結果低次の出力（ｙｏｏ。

ｙ０１＊ｙ１Ｇ等）が大きく現われる。このため、低次
の変換出力の量子化により多くのビット数を割当て、高
次になるほどビット数を低減させることにより高効率の
量子化（帯域圧縮）を行なうことが出来る６４×４次の
２次元ＤＣＴを具体的に示したものが第１９図である。

第１９図（Ａ）の２次元画像データの中より４×４画素
のブロックを切出し、これをＤＣＴ変換する。その計算
アルゴリズムは同図（Ｂ）に示したとおりのものである
。

これにより（０，Ｏ）次から（３，３）次までの４×４
個の出力（ｙｔａ）を得る。画像情報の相関性質を利用
して同図（Ｃ）のように各次数に量子化ビットをｍ当て
る。これにより原信号の８ビット／画素が２．２５　ビ
ット／画素に圧縮される。

さらにＤＣＴの次数を増やすことにより圧縮率を上げる
ことが出来る。

さて、２次元ＤＣＴでは、これまで説明した実施例を用
い、まず１次元のＤＣＴを行なった後、複数行のＤＣＴ
結果をメモリに記憶してデータマトリクスを形成した後
、アドレス変換等によりこのデータマトリクスを転置し
た後、再び一次元ＤＣＴを行なって２次元ＤＣＴを実現
する。この方式では１次元ＤＣＴのメモリへの転送、そ
の後のアドレス変換等に時間を要し、パイプライン処理
等により高速処理が出来ない。

また、ＤＣＴの次数を増やす場合、上記特許において係
数メモリ、アキュムレータの数を増やす必要がある。し
かし、これでは−乗算回路、−加算回路からなる積和処
理部が処理すべきデータが増え、ＤＣＴ速度が低下する
。

以下の実施例は、遅延回路を複数のＤＣＴ回路と組み合
わせることによってパイプライン処理を実現し、スルー
プット速度を落さずにＤＣＴの次数増加及び２次元化を
行なうものである。なお。

本技術は高速フーリエ変換、座標変換等にも適用出来る
。

第１２図はＤＣＴの次数を増加させる場合の実施例を示
している。ここでＳ　Ｐ　Ｃ（ＳｉｇｎａｌＰｒｏｃｅ
ｓｓｉｎｇ　Ｃａｖｅ）は第１１図までの実施例に示し
たとおり、ＤＣＴ　（ディスクリート・コサイン変換）
処理を行なう信号処理プロセッサであり、第１２図の例
ではその次数は８次である。これを２個用いることによ
りその次数を１６次にまで拡張することを考える。１６
次のＤＣＴ処理を数式で現わすと第２０図のようになる
。そこで乗するべき行列を図に示したように４分割し、
それぞれを４個のＳＰＣに分担させる。第１２図はその
処理をパイプライン化し、次数の拡張により入出力のス
ルー・プツトが低下しない構成となっている。

以下その動作を説明する。第１２図（Ｂ）に示したよう
に、入力端子からは信号（ｘｋ）（ｋ＝ｏ〜１５）がシ
リアルに入力されて来る。時刻ｔ１よりＸ　Ｏ”’−Ｘ
　７のデータが５ＰＣ−１及び５ＰＣ−２に入力され、
８次のＤＣＴ変換を施した結果ｙｏ′〜ｙ７′及びｙ８
′〜ｙ　１２１’が時刻ｔｚより入力と同タイミングで
出力される。また時刻ｔ２より入力データＸ８””ＸＬ
Ｂが５ＰＣ−３及び５ＰＣ−４に入力され、それぞれの
出力ｙＯ“〜ｙ７′及びｙ８′　　〜ｙ１Ｂ＃は、先は
ど５ＰＣ−１及び５ｐｃ−２より出力されさらに８サン
プリング時間遅延された信号と加算され、出力ｙＯ〜ｙ
１６を得る・ここでそれぞれのＳＰＣの係数アトレイメ
モリ容量は１６ワード、係数アドレス・メモリは６４ワ
ードであるが、係数メモリの容量を倍とし、係数アドレ
ス・メモリを２５６ワードとすることにより、上記回路
中のＳＰＣの数を半減出来る。また、その時の回路は第
２１図のようになる。

以上の手法は１次数の２倍拡張のみでなく一般的なＮ倍
拡張にも応用出来る。第２２図は、第１図に相当するＮ
倍の次数拡張を示したものである。

この場合もパイプライン処理を行なっているため、デー
タ入出カスループツト速度の低下はない、ただしパイプ
ラインによる遅延は８　（Ｎ−１）サンプリング時間だ
けある。

第２の実施例を第１３図に示す、これは２次元のＤＣＴ
変換を高速に処理するマルチ・プロセッサ・システムを
示している。簡単のため、各ＳＰＣは４次のＤＣＴ処理
を行なうと仮定している０本システムにより４次×４次
の２次元ＤＣＴ処理を実現している。まず、画信号Ｘｉ
−が入力端子よりＸＯＯ〜ＸＯｎ、Ｘ　１ＯＮＸｌｎ＠
　・・””、ＸｍＯ”’　Ｘｍｎの順で入力される。こ
こでｎは２次元画像の垂直方向位置、ｍは水平方向位置
を示す、入力信号は直列接続された遅延回路２に入力さ
れる。ここで各遅延回路は（ｎ’−１）サンプリング時
間だけの遅延を行なう。それぞれの遅延回路出力は第１
３図（Ｂ）ノヨうに第１群（７）ＳＰＣＸＯＮ５ＰＣＸ
３４：入力される。その入力データ及びタイミングは第
１３図（Ｃ）に示したとおりである。これらの第１群ｓ
ｐｃは第１３図（Ａ）の（１）式に相当する１次元ＤＣ
Ｔ処理を行なっている。その出力ｄｐｑは第１３図（Ｃ
）のタイミングで１サンプリング時間ずつシフトされて
出力される。引続き、第１３図（Ａ）の（２）式に示し
たように行列ｄＰｑを転置して後半の１次元ＤＣＴ変換
を行なうが、それは第１３図（Ｂ）に示したマルチプレ
クサ４により行なう、ここで同図（Ｃ）のようなｄｐｑ
のタイミングをとることにより、次段の第２群５ｐｃｙ
ｏ〜５ＰＣＹ３にたえまなくデータが供給され、パイプ
ライン処理が可能となっている。最終的な２次元ＤＣＴ
変換出力ＱＩＪは第１３図（Ｃ，）のタイミングで出力
される。これを量子化器に入れると画像信号帯域圧縮が
可能となる。

以上のシステムは容易に拡張可能である。また次数を上
げるために第１２図の実施例と併用することも可能であ
る。

さらに、第１１図までの実施例で述べたようにＳＰＣの
係数が書換え可能であるため、適応化ＤＣＴ処理も可能
である。

本方式では信号の流れが明確であるが、実際の応用に対
しては速度が早過ぎるという問題がある。

つまり、１走査処理時間で同時に４走査線分を処理する
ため、残りの３走査線ではプロセッサが休止してしまう
、そこでより効率的なマルチ・プロセッサの構成方法を
以下の実施例に示す。

次の実施例では第１４図に示すように５ｐｃ−１が入力
信号Ａを逐次−次元ＤＣＴ変換して行く。

その出力ＢはＳＰＣ内のパイプライン処理により４サイ
クルの遅延はあるものの、１サンプリング・クロックご
とに１変換出力（ｄｌａ）を出力する。

この出力は４本のＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　ｉｎ　
Ｆｉｒｓｔ　ｏｎ）メモリ１１に接続されており、第１
走査線の変換出力はＦＩＦＯ−１に、第２走査線のもの
はＦＩＦＯ−２に、以下同様に第４走査線のものはＦＩ
ＦＯ−４に書込まれる。各ＦＩＦＯの最大記憶容量は１
水平走査線分の画素である６次段ブロックの走査では再
びＦ　Ｉ　ＦＯ−１より書込まれる。各ＦＩＦＯの書込
みは４水平走査に１回のみ行なわれ、残りの３水平走査
期間は書込み休止している。

上記各ＦＩＦＯは４サンプリング・クロックに１データ
の割で読出される。この４サンプリング・ブロック期間
の内１クロック中にデータを出力し、残り３クロック区
間はハイインピーダンス状態とする。これらを第１５図
（Ａ）、（Ｂ）のＣ−１〜Ｇ−４のタイミングで読出す
ことにより。

端子りには１ブロツク（４×４画素）の−次元ＤＣＴ変
換結果が１６クロツクにわたってシリアルに出力される
。これにより４×４ブロツクを１水平走査した結果が４
水平走査期間（４Ｈ）にわたり出力される。

この１次ＤＣＴ変換結果を後続の５ＰＣ−２で２次元Ｄ
ＣＴ変換する。その出力Ｅは第２のＦＩＦＯアレイに入
力され第１５図（Ａ）のＦ、−１〜Ｆ−４のタイミング
で書込まれる。

第２のＦＩＦＯアレイからは第１５図（Ｂ）のＧ−１〜
Ｇ−４のタイミングでデータが読み出される。これによ
り、同図（Ｂ）のＨに示したように２次元ＤＣＴ変換出
力のタイミングは入力Ａと同一になる。

本方式では２個のＳＰＣ及び２Ｈ個のＦＩＦ○メモリを
用いることによりｎＸｎ次のリアル・タイムＤＣＴ変換
が可能となった。

ＳＰＣ内の係数メモリは２ｎワード、係数アドレス・メ
モリとしてはｎｚワード必要である。

次の実施例では第１６図（Ａ）、（Ｂ）に示すように第
１の５ＰＣ−１が入力信号Ａを逐次−次元ＤＣＴ変換し
て行く。その出力Ｂは４サイクルの遅延はあるものの、
パイプライン処理により１画素（ｘｉＪ）入力ごとに１
変換出力（ｄ　ＩＪ）を出力した。この出力Ｂをマルチ
プレクサ４により４種のＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　
Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）メモリにふりわける。それ
ぞれの最大容量は４Ｈ，３Ｈ。

２Ｈ，ＬＨである。ここでＩＨは１水平線の画素数であ
る。第１走査線は４ＨＦＩＦＯに第２走査線は３ＨＦＩ
ＦＯに第３走査線は２ＨＦＩＦＯに第４走査線はＩＨＦ
ＩＦＯにそれぞれふりわける。つまり各ＦＩＦＯは４走
査に１回だけ書込みを受ける。また、各ＦＩＦ○はＩＨ
のみであれば十分で、残りの遅延はライン・メモリで済
む。

例えば４ＨＦＩＦＯはＩＨのＦＩＦＯと３Ｈのラインメ
モリで実現出来る。ＦＩＦＯは４クロツク・サイクルで
１画素信号を出力する。つまり４線走査で各ＦＩＦＯか
ら一走査線の情報が出力される。そのタイミングはＣ−
１〜Ｃ−４に示したとおりである。これをマルチプレク
サ４によりＤのようにそろえ、これにより、データを転
置したことになる。このデータを第２の５ＰＣ−２によ
り１次元ＤＣＴ変換して２次元ＤＣＴ変換を実現する６
木刀式では、ｎＸｎ次の２次元ＤＣＴ変換を２個のｓｐ
ｃ、（ｎ−１）　　・ｎ／２　　Ｈ分のライン・メモリ
及びｎ個のｌ４ＦＯメモリのみで実現出来る。ただし、
係数メモリは２ｎワード、係数アドレス・メモリはｎ２
ワード必要である。

第１７図は他の実施例を示したものである。ここでは（
３）式のように入力信号Ｙ、Ｉ、Ｑに係数行列０１Ｊを
乗じ、出力Ｒ，Ｇ、Ｂを得る。各入力信号、出力信号は
毎サンプリング時間ごとに更新される。さて、入力信号
Ｙ、Ｉ、Ｑにはそれぞれ遅延なし、１サンプリング時間
遅延、２サンプリング時間遅延が施こされている。この
こと及びマルチプレクサ４により５ＰＣ１〜３には各サ
ンプリング時間ｉにおけるデータのセットＹｉ＊　Ｉｔ
　ｐＱｉ　を順次入力することが出来る。それぞれのＳ
ＰＣはベクトル・ベクトル乗算を行ない、順次Ｒｓ　＋
　Ｇ　ｌｅ　Ｂ　ｔ　データを出力する。それらの出力
をマルチプレクサにより処理してＲ，Ｇ、Ｂのみの信号
を選択し、適当な遅延を加えてタイミングのそろったＲ
、Ｇ、Ｂ信号を出力する。

以上の処理はより多入力の行列・ベクトル積にも適用可
能である。

さらに以上の実施例は第２３図のように一般化され得る
。ここで、各ＳＰＣ内のプログラム及び係数データは共
通データバス６及びアドレス・バス７により設定される
。また、８２０間の結線は固定もしくは図に示したクロ
スバ−スイッチ８によりプログラム可能とする。アレイ
の組方は、このクロスバ−の他に共通バス、ツリー、メ
ツシュ。

シャツフルさらには超立方格子等が考えられる３これら
のＳＰＣ及びクロスバ−・スイッチはホスト・プロセッ
サ９により制御され、さらにそのホスト・プロセッサ９
は外部のホスト・マシーン１０により制御されている。

また、各ＳＰＣ周辺に配置される遅延回路の遅延量、接
続もプログラマブルとする場合がある。

〔発明の効果〕

本発明によれば、ディスクリート・コサイン変換はじめ
行列・ベクトル積が少ない数の乗算器。

加算器で高速に実現出来る。例えば８次の１次元ディス
クリート・コサイン変換を行なう場合、従来のアルゴリ
ズムでは１サンプルに３７ステツプの処理時間を要して
いたものが、規則的にパイプライン処理を行なうことに
より１サンプル、１ステツプで処理可能となった。（遅
延は８ステツプ）また、制御メモリとマクロ・ステップ
制御命令を組み合わせることにより、メモリのワード数
を６４ワードから８ワードに低減することが出来た。

さらに係数メモリを係数アドレス・メモリでアクセスす
ることにより、８ビツトのデータ幅で、メモリを８　Ｘ
　６４ｂｉｔ＝　５１２ｂｉｔから８Ｘ８＋３Ｘ６４＝
２５６ｂｉｔに低減することが可能となった。

さらに、本発明によれば、処理速度を低下させることな
く、ＤＣＴ処理の次数拡張、２次元への展開等が可能と
なる。また処理は一般的な行列・ベクトル乗算処理にも
適用可能である。

【図面の簡単な説明】

第１図は本発明の一実施例によるプロセッサの回路ブロ
ック図、第２図および第３図は従来の信号処理アルゴリ
ズム、第４図は出願前に検討されたプロセッサの回路ブ
ロック図、第５図は本発明の信号処理アルゴリズム、第
６図は第１図の回路構成を具体的に展開した回路図、第
７図は本発明の一実施例に用いられる処理プログラム、
第８図および第９図は本発明の一実施例に用いられる制
御メモリおよびマクロ・ステップ制御メモリのマイクロ
・コード、第１０図は本発明の一実施例に用いられる制
御回路の回路図、第１１図は本発明の一実施例に用いら
れる係数アドレス・メモリ及び係数メモリの回路図、第
１２図は本発明の他の実施例によるマルチ・プロセッサ
・システムのブロック図、第１３図は本発明のＤＣＴ高
速変換に好適な実施例のシステムのブロック図、第１４
図は本発明の他の実施例のシステムのブロック図、第１
５図はＤＣＴ変換に関係する動作説明図、第１６図（Ａ
）および（Ｂ）は本発明の他の実施例によるシステムの
ブロック図および動作説明図。 第１７図は本発明の他の実施例によるシステムのブロッ
ク図および動作説明図、第１８図乃至第２０図はＤＣＴ
変換の説明図、第２１図および第２２図は第１２図の実
施例で回路を半減した実施例、第２３図は本発明を一般
化した実施例のプロＺ　　ｊ　　図 ４　イ弗斂メモリ ５　アａ７六力匹７ ６アΦエムＬ−タ ノ／　　３０コｆ回ｙ芦− 第　２　図 第　３　　区 ３１　７１０薄回路、 寸閃　”）　　−（Ｎ（Ｙ”１大１０噴−−＼　、へ　
＼−輌＼ ミ 蔓　　６　　図 万υＴ ４　イ早婁Ｆｌｆ−ν　　　　１６　ラッチ回路／Ｉ　
　　乃口＄Ｉｍ退ｔト 第７図 冨　８　図 第　９　　図 ｂ’Ｆ”　　ｂｔ　ｂｚ、Ａ４ ｚｔＪ延回路 ｚ２　イシハ・−り 第１１図 １９　　了＃−Ｌズテ“コータ゛ 第１Ｚ図 ＣＢ） ４７１１、−＋ノ°Ｉ、７プ 菖７４図 １　　イ含うｔス欠理７’［７ｔ、／プＩＩ　　　ＦＩ
Ｆνノモリ ′￥Ｊ／６図＜Ａ） ノ　４５号ノ１えＰフゝＤ仁シブ ４　マノＬチフ゛ムクプ 箋、　　７．　　図　。　　　　　　／／　　ＦＩＦｉ
ｌｆソ第　７７　図 １マ１．＋、７’Ｌ　７ヅ ■　１３　図 （Ａ）　　　　　　　　　　　　　　　　　　　　　　
　　　　（Ｂ）纂　１９　　図 ｔＥｉ’−’（−０−Ｋｍ＝ＪＫｍｌｃ＃（Ｋ＋−！ｚ
）疋Ｎ＝／６ 看　２２　　図 ！ ／ｉ　ＺｌＬ＋７−７プ

Claims (1)

1. 【特許請求の範囲】 １、実時間処理の高速ディジタル信号処理プロセッサに
   おいて、マシン・サイクル毎に読出される制御メモリに
   加え、特定のマシン・サイクル周期で読出されるマクロ
   ・ステップ制御メモリを設けたことを特徴とする信号処
   理プロセッサ。 ２、実時間処理の高速ディジタル信号処理プロセッサに
   おいて、演算に用いる係数メモリのアドレスを保持する
   係数アドレス・メモリを設けたことを特徴とする信号処
   理プロセッサ。 ３、実時間処理の高速ディジタル信号処理プロセッサに
   おいて、入力信号のサンプリング速度以上のマシン・サ
   イクルで動作する高速信号処理部分と、処理された信号
   を該サンプリング時間に同期させて装置外に出力するた
   めのバッファー回路を設けたことを特徴とする信号処理
   プロセッサ。 ４、特許請求の範囲第３項記載の高速信号処理プロセッ
   サにおいて、係数メモリに入力、出力が独立にアクセス
   可能な２ポート・メモリを使用し、かつ入力、出力が同
   時アクセスされない時に書込みを行ない、かつその書込
   み終了信号を外部へ出力するメモリ書込み制御回路を設
   けたことを特徴とする信号処理プロセッサ。 ５、行列・ベクトル乗算を行なうプロセッサを複数個用
   いた信号処理系において、該プロセッサの特定のプロセ
   ッサ群の入力を共通とし、該群に属するプロセッサの各
   々の出力に同一の遅延を施し、遅延された出力、他群の
   遅延または遅延されていない出力と加算し、さらにその
   加算出力に適当な遅延を施したことを特徴とする信号処
   理マルチ・プロセッサ・システム。 ６、行列・ベクトル乗算を行なうプロセッサを複数個用
   いた信号処理系において、入力信号に適当な遅延を加え
   る回路と、遅延された入力を適当な該プロセッサに割当
   てるスイッチ群と、該プロセッサを適当な出力端子に割
   当てるスイッチ群と、上記出力に適当な遅延を与える回
   路を設けたことを特徴とする信号処理マルチ・プロセッ
   サ・システム。 ７、行列・ベクトル乗算を行なうプロセッサを複数個用
   いた信号処理系において、入力に適当な遅延を施し、第
   １のプロセッサ群に入力する回路と、第１群プロセッサ
   の出力を第２群に属するプロセッサの適当なものの入力
   に引渡すスイッチ群と、第２のプロセッサ群を設けたこ
   とを特徴とする信号処理マルチ・プロセッサ・システム
   。 ８、第５項乃至第７項記載のマルチ・プロセッサ・シス
   テムにおいて、該プロセッサを制御するホスト・プロセ
   ッサ及び共通信号、制御信号バス・ラインを設けたこと
   を特徴とする信号処理マルチ・プロセッサ・システム。 ９、第１プロセッサの第１走査線ＤＣＴ変換結果をｎラ
   イン長のＦＩＦＯ（Ｆｉｒｓｔ　ｉｎ　Ｆｉｒｓｔ　ｏ
   ｕｔ）ｍｅｍｏｒｒｙに、第２走査線の変換出力をｎ−
   １ライン長のＦＩＦＯメモリに、同様にして第ｉ走査線
   の変換出力をｎ−ｉ＋１ライン長のＦＩＦＯメモリに入
   力し、各ＦＩＦＯ出力を第２プロセッサに順次入力する
   ことにより２次元ＤＣＴ変換を行なう信号処理マルチ・
   プロセッサ・システム。 １０、特許請求の第９項記載の信号処理マルチ・プロセ
   ッサにおいてｍライン長ＦＩＦＯメモリをｍ−１ライン
   長のメモリ及び１ライン長のＦＩＦＯで構成した信号処
   理マルチ・プロセッサ・システム。