JPS61140213A - ２次元デイジタルフイルタ - Google Patents
２次元デイジタルフイルタInfo
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- JPS61140213A JPS61140213A JP26203184A JP26203184A JPS61140213A JP S61140213 A JPS61140213 A JP S61140213A JP 26203184 A JP26203184 A JP 26203184A JP 26203184 A JP26203184 A JP 26203184A JP S61140213 A JPS61140213 A JP S61140213A
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- JP
- Japan
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- circuit
- counter
- address
- accumulator
- output
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- Pending
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-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２次元ディジタルフィルタに関するものであ
る。
る。
（従来技術とその問題点）
２次元ディジタルフィルタは、ＭＩＮ画素の重み係数を
入力画像に畳み込むことで実現される。
入力画像に畳み込むことで実現される。
点（ｕ 、 Ｖ）における出力ｙは、次式のように書く
ことができる。
ことができる。
ここで（ｈ （ｉ 、ｊ） ）は重み係数、（ｘ（ｕ。
Ｖ））は入力画像である。
通常、画像の等方性を失わないため（、重み係数として
は奇数の場合はｈ （０，０）、偶数の場合けｉ＝Ｑと
１＝−１の間の線とｊ＝ｏとｊ＝−１の間の線の交点を
原点とした対称な重み係数を用いることが多い。すなわ
ち、 Ｍ、Ｎが奇数の場合は。
は奇数の場合はｈ （０，０）、偶数の場合けｉ＝Ｑと
１＝−１の間の線とｊ＝ｏとｊ＝−１の間の線の交点を
原点とした対称な重み係数を用いることが多い。すなわ
ち、 Ｍ、Ｎが奇数の場合は。
ｈ （−ｉ、 ｊ） ＝ｈ （ｉ、 ｊ） −ｈ （ｉ
、 −ｊ ） ＝ｈ （、ｉ 、・ｊ）。
、 −ｊ ） ＝ｈ （、ｉ 、・ｊ）。
ｈ （−ｉ、 −ｊ） ＝ｈ （ｉ、 ｊ）ｈ （ｊ、
ｉ） ＝ｈ （ｉ、 ｊ）となり、Ｍ、Ｎが偶数の場
合は、 ｈ （−１−ｘ、 ｊ） ＝ｈ （ｉ、 ｊ） 。
ｉ） ＝ｈ （ｉ、 ｊ）となり、Ｍ、Ｎが偶数の場
合は、 ｈ （−１−ｘ、 ｊ） ＝ｈ （ｉ、 ｊ） 。
ｈ （ｉ、−ｊ−１） ＝ｈ （ｉ、 ｊ） 。
ｈ （−ｉ−１，−ｊ−１）＝ｈ （ｉ、ｊ）とな
る。
る。
従って、対称な重み係数（ｈ （ｉ、ｊ））ｅ用いた場
合（１）式は次のように変形できる。
合（１）式は次のように変形できる。
Ｍ、Ｎが奇数の場合は、
Ｍ、Ｎが偶数の場合は、
（２−ｂ）
また、水平垂直方向同時に対称性を有しない場合でも、
水平または垂直の一方のみの対称性を有する場合もある
。
水平または垂直の一方のみの対称性を有する場合もある
。
従来このような畳み込み演算器で計算する場合上記対称
性を用いなければ（１）式より、１画素の出力を得るた
めＫＭＩＮ回の乗算及び加算サイクルを必要とした。画
面全体の出力を得るためには、（１）式のｔｌ、ｖを順
次更新する。すなわち、Ｋ＊Ｌ画素の入力画偉ＫＭ傘Ｎ
画素の重み係数を畳み込む場合は、Ｋ ＊ Ｌ ＊ Ｍ
＊ Ｎ回の計算サイクルが必要であった。
性を用いなければ（１）式より、１画素の出力を得るた
めＫＭＩＮ回の乗算及び加算サイクルを必要とした。画
面全体の出力を得るためには、（１）式のｔｌ、ｖを順
次更新する。すなわち、Ｋ＊Ｌ画素の入力画偉ＫＭ傘Ｎ
画素の重み係数を畳み込む場合は、Ｋ ＊ Ｌ ＊ Ｍ
＊ Ｎ回の計算サイクルが必要であった。
また、上記対称性を利用、して（２）式のｈ （ｉ、
ｊ）をくく９だすことにより乗算口、数を減らす方法も
考えられた。
ｊ）をくく９だすことにより乗算口、数を減らす方法も
考えられた。
Ｍ、Ｎが奇数でＭ＝Ｎの場合は、
＋ｘ （ｕ−ｉ、 Ｙ＋ｊ） ＋ｘ （ｕ−）−ｉ、
ｖ−ｉ）−４−ｘ （ｕ−ｉ＃ ｖ−ｊ） ） ＋Σｈ” ０） （Ｘ （ｕ＋ｉ、 ｇ）Ｉ電１ ＋Ｘ （ｕ−ｉ、 ０）＋Ｘ （０，Ｖ＋ｉ）＋
ｘ （０，ｖ−ｉ） ） ＋ｈ （０，０） ｘ （０，０） （３−ａ
）Ｍ・Ｎが偶数の場合は、 −４−ｘ （ｕ−ｉｓ ｖ＋ｊ） ＋Ｘ （ｕ−）−ｉ
、 Ｙ−ｊ）＋Ｘ （ｕ−ｉ、 Ｙ−ｊ） ）
（３−ｂ）この方法によれば、乗算回数は約１／４に
減らすことができる。しかし加算の回数は依然としてＭ
傘Ｎ回必要であジ、また入力画像メモリからの読み出し
回路も複雑なアドレス制御を必要とする。
ｖ−ｉ）−４−ｘ （ｕ−ｉ＃ ｖ−ｊ） ） ＋Σｈ” ０） （Ｘ （ｕ＋ｉ、 ｇ）Ｉ電１ ＋Ｘ （ｕ−ｉ、 ０）＋Ｘ （０，Ｖ＋ｉ）＋
ｘ （０，ｖ−ｉ） ） ＋ｈ （０，０） ｘ （０，０） （３−ａ
）Ｍ・Ｎが偶数の場合は、 −４−ｘ （ｕ−ｉｓ ｖ＋ｊ） ＋Ｘ （ｕ−）−ｉ
、 Ｙ−ｊ）＋Ｘ （ｕ−ｉ、 Ｙ−ｊ） ）
（３−ｂ）この方法によれば、乗算回数は約１／４に
減らすことができる。しかし加算の回数は依然としてＭ
傘Ｎ回必要であジ、また入力画像メモリからの読み出し
回路も複雑なアドレス制御を必要とする。
（発明の目的）
本発明の目的は、従来Ｍ＊Ｎ回の乗算及び加算サイクル
を必要とした回路を約！／２のサイクルで計算する回路
を提供することにある。
を必要とした回路を約！／２のサイクルで計算する回路
を提供することにある。
（発明の構成）
本発明によれば、入力画像１画面を蓄える記憶回路と、
少なくとも水平方向又は垂直方向に対称な重み係数を蓄
える記憶回路と、前記２つの読み出し回路の出力を乗算
する乗算器と、前記乗算器の出力を累算する第１の累算
器と、前記第１の累算器の出力を一時蓄える複数の先入
れ先出し記憶回路と、前記第１の累箆器と前記先入れ先
出し記憶回路の出力を選択する選択回路と、前記選択回
目の出力の累算を行なう第２の累算器とから構成された
ことを特徴とする２次元ディジタルフィルタが得られる
。
少なくとも水平方向又は垂直方向に対称な重み係数を蓄
える記憶回路と、前記２つの読み出し回路の出力を乗算
する乗算器と、前記乗算器の出力を累算する第１の累算
器と、前記第１の累算器の出力を一時蓄える複数の先入
れ先出し記憶回路と、前記第１の累箆器と前記先入れ先
出し記憶回路の出力を選択する選択回路と、前記選択回
目の出力の累算を行なう第２の累算器とから構成された
ことを特徴とする２次元ディジタルフィルタが得られる
。
また、本発明によれば、入力画像１画面を蓄える記憶回
路と、少なくとも水平方向又は垂直方向に対称な重み係
数を蓄える記憶回路と、前記２つの記憶回路の読み出し
制御回路と、前記２つの記憶回路の出力を乗算する乗算
器と、前記乗算器の出力と後で述べる先入れ先出し記憶
回路の出力とを選択する選択回路と、前、記選択回路の
出力を累算する累算器と、前記累算器の出力を一時蓄え
る複数の先入れ先出し記憶回路とから少なくとも構成さ
れたことを特徴とする２次元デ、イジタルフィルタが得
られる。
路と、少なくとも水平方向又は垂直方向に対称な重み係
数を蓄える記憶回路と、前記２つの記憶回路の読み出し
制御回路と、前記２つの記憶回路の出力を乗算する乗算
器と、前記乗算器の出力と後で述べる先入れ先出し記憶
回路の出力とを選択する選択回路と、前、記選択回路の
出力を累算する累算器と、前記累算器の出力を一時蓄え
る複数の先入れ先出し記憶回路とから少なくとも構成さ
れたことを特徴とする２次元デ、イジタルフィルタが得
られる。
（発明の原理）
本発明の原理を５＊５のフィルタリングを例にテスク走
査型出力を得るとし、５＊５の窓を水平方向右へ１つず
つずらしながら出力を計算する場合を例にと９説明する
。この場合（１）式は、となる。本式は次のように展開
できる。
査型出力を得るとし、５＊５の窓を水平方向右へ１つず
つずらしながら出力を計算する場合を例にと９説明する
。この場合（１）式は、となる。本式は次のように展開
できる。
水平方向に対称な重みであれば、
ｈ （−ｉ−ｊ） ＝ｈ （ｉ、 ｊ）であるから、す
なわち、（６）式の第１項は、４画素前の出力のｉ ＝
２の列の計算と同じであシ、第２項は２画素前の出力
のｉ ＝ ｌの列の計算と同じであることを示している
。
なわち、（６）式の第１項は、４画素前の出力のｉ ＝
２の列の計算と同じであシ、第２項は２画素前の出力
のｉ ＝ ｌの列の計算と同じであることを示している
。
より詳しく説明するために、ｙ （１０，１０）の出力
を得る時を考える。
を得る時を考える。
ｊに関する列方向の部分積和を考えれば、いま、ｈ （
−２，ｊ）＝ｈ （２，ｊ）であるから（８）式の第
１項は。
−２，ｊ）＝ｈ （２，ｊ）であるから（８）式の第
１項は。
ｈ （−２，ｊ） Ｘ （８，１０＋ｊ） ＝ｈ （２
，ｊ） Ｘ （８，１叶ｊ）である。これは、ｙ（６，
１０）の出力を計算する時の、 の第５項と同じである。 同様に、 ｈ ＜−１，ｊ
）＝ｈ （１，ｊ）であるから、（８）式の第２項は。
，ｊ） Ｘ （８，１叶ｊ）である。これは、ｙ（６，
１０）の出力を計算する時の、 の第５項と同じである。 同様に、 ｈ ＜−１，ｊ
）＝ｈ （１，ｊ）であるから、（８）式の第２項は。
ｈ（←１．ｊ）・ｘ （９，１０＋、ｊ） ＝ｈノ（１
，ｊ）・Ｘ （９，１叶ｊ）であ・る。、これは、Ｙ
（８，１０）の出力を計算する時の。
，ｊ）・Ｘ （９，１叶ｊ）であ・る。、これは、Ｙ
（８，１０）の出力を計算する時の。
の第４項と同じである。
これを図で説明したものか第２図（ａｌ〜（ｅ）である
。
。
第２図（ａ）ｆｉＹ （６，１０）の出力を得るための
畳み込みに使用される画像の位置を示しておシ、左下が
りの斜線部分は（９）式の第５項に対応する。同様に（
ｂＬ Ｉｃ）＃ （ｄｉ、 （ｅ）はそれぞれ７ （７
，１０） 、 ３’（８，１０） 、 Ｙ （９，１０
） 、 Ｙ （１０，１０）の出力の畳み込みに使用さ
れる画像の位置を示しており（Ｃ１の交差斜線の部分は
（１０）式の第４項に対応しくｄ）の左下がりの斜線部
分と交差斜線部分け（８）式の第１項と第２項にそれぞ
れ対応する。斜線を施した部分で明らかなよりに、第２
図（ｅｌの１＝−１と１＝−２の列の積和に関する演算
はそれぞれ（Ｃ）ｉ＝ｌの列、（ａｌｉ＝２の列の積和
の演算と同じであるＯ これからｙ ００．１０）の出力を計算するときは、２
５５画素積和は必要なく、４画素前の部分積和と２画素
前の部分積和を記憶していれば、１５５画素積和を計算
するだけでよい。
畳み込みに使用される画像の位置を示しておシ、左下が
りの斜線部分は（９）式の第５項に対応する。同様に（
ｂＬ Ｉｃ）＃ （ｄｉ、 （ｅ）はそれぞれ７ （７
，１０） 、 ３’（８，１０） 、 Ｙ （９，１０
） 、 Ｙ （１０，１０）の出力の畳み込みに使用さ
れる画像の位置を示しており（Ｃ１の交差斜線の部分は
（１０）式の第４項に対応しくｄ）の左下がりの斜線部
分と交差斜線部分け（８）式の第１項と第２項にそれぞ
れ対応する。斜線を施した部分で明らかなよりに、第２
図（ｅｌの１＝−１と１＝−２の列の積和に関する演算
はそれぞれ（Ｃ）ｉ＝ｌの列、（ａｌｉ＝２の列の積和
の演算と同じであるＯ これからｙ ００．１０）の出力を計算するときは、２
５５画素積和は必要なく、４画素前の部分積和と２画素
前の部分積和を記憶していれば、１５５画素積和を計算
するだけでよい。
先の例では５傘５のフィルタリングを扱っりが、ＭＩＮ
のフィルタリングでも同様に、数画翠前の部分積和結果
を記憶していれば、析たに計算する部分は、中心より右
側だけでよい。また、垂直方向くのみ対称な重みを持っ
ている場合は、テスク走査型出力でなく、ｉとｊ金入れ
替えて、垂直方向へ窓を動かすことで同様に計算できる
。
のフィルタリングでも同様に、数画翠前の部分積和結果
を記憶していれば、析たに計算する部分は、中心より右
側だけでよい。また、垂直方向くのみ対称な重みを持っ
ている場合は、テスク走査型出力でなく、ｉとｊ金入れ
替えて、垂直方向へ窓を動かすことで同様に計算できる
。
（実施例）
第１図は１本発明の一実施例を示すブロック図である。
１は入力画像を蓄えた画像メモリ、２はフィルタの重み
係数を蓄えた係数メモリ、３は前記２つのメモリの読み
出し制御回路、４．５はレジスタ、６は乗算器、７，８
は累算器、９，１０は先入れ先出し記憶回路、１１は選
択回路、１２はこの回路全体を制御するタイミング制御
回路である。
係数を蓄えた係数メモリ、３は前記２つのメモリの読み
出し制御回路、４．５はレジスタ、６は乗算器、７，８
は累算器、９，１０は先入れ先出し記憶回路、１１は選
択回路、１２はこの回路全体を制御するタイミング制御
回路である。
入力画像メモＩＪＩＫは、第３図に示すように画像信号
がｘ （０，０）より始まり垂直方向にＬ個水平方向Ｋ
Ｋ個並べたに傘りの入力画像データが１次元列として格
納されている。また重み係数は今、水平方向に対称性が
あるので中心より右側だけが必要であり、係数メモリ２
には、第４図で示す様に係数がｈ （０，−２）より垂
直方向に５個水平方向ｌｌ′ｌ：３個づつ、計１５個１
次元列として格納されている。
がｘ （０，０）より始まり垂直方向にＬ個水平方向Ｋ
Ｋ個並べたに傘りの入力画像データが１次元列として格
納されている。また重み係数は今、水平方向に対称性が
あるので中心より右側だけが必要であり、係数メモリ２
には、第４図で示す様に係数がｈ （０，−２）より垂
直方向に５個水平方向ｌｌ′ｌ：３個づつ、計１５個１
次元列として格納されている。
読み出し回路３は、２組のアドレス発生回路を持つ。１
つは入力画像メモリ１用であり、もう１つは係数メモリ
２用である。入力画像メモリ１用のアドレス発生回路の
詳細な構成は後で述べるので、ここでは以後の説明に必
要なものだけを述べる。入力画像メモリ１用のアドレス
発生回路は、基本的にはＹ方向のアドレスのために０か
ら４までカウントし次にはキャリーを出すと共にＯにク
リアされるモジュロ３カウンタと、Ｘ方向のアドレスの
ために前記モジュロ５カウンタのキャＩＪ−信号により
１カウントアツプし、かつ、外部制御信号により２カウ
ントダウンする１アツプ２ダウンカウ／りから構成され
、Ｙ方向のアドレスを下位ビット側く、Ｘ方向のアドレ
ス？上位ピット側建並べてアドレスを生成する。係数メ
モリ２用のアドレス発生回路は、Ｘ方向のアドレスのた
めにモジュロ３カウンタとＹ方向のアドレスのためにモ
ジュロ５カランタで構成され、モジュロ５カウンタから
のキャリーはモジュロ３カウンタに入る。
つは入力画像メモリ１用であり、もう１つは係数メモリ
２用である。入力画像メモリ１用のアドレス発生回路の
詳細な構成は後で述べるので、ここでは以後の説明に必
要なものだけを述べる。入力画像メモリ１用のアドレス
発生回路は、基本的にはＹ方向のアドレスのために０か
ら４までカウントし次にはキャリーを出すと共にＯにク
リアされるモジュロ３カウンタと、Ｘ方向のアドレスの
ために前記モジュロ５カウンタのキャＩＪ−信号により
１カウントアツプし、かつ、外部制御信号により２カウ
ントダウンする１アツプ２ダウンカウ／りから構成され
、Ｙ方向のアドレスを下位ビット側く、Ｘ方向のアドレ
ス？上位ピット側建並べてアドレスを生成する。係数メ
モリ２用のアドレス発生回路は、Ｘ方向のアドレスのた
めにモジュロ３カウンタとＹ方向のアドレスのためにモ
ジュロ５カランタで構成され、モジュロ５カウンタから
のキャリーはモジュロ３カウンタに入る。
（８）式の計算を行なうために１．ｉｌＫ算器７と累算
器８はゼロにクリアされているものとする。読み出し回
路３は入力画像メモリＩＫＸ （１０，８）のアドレス
を係数メモリにｈ （０，−２）のアドレスを供給し
、入力画像メモリ１よりＸ （１０，８）が係数メモリ
２よｒ）ｈ （０，−２）が読み出され。
器８はゼロにクリアされているものとする。読み出し回
路３は入力画像メモリＩＫＸ （１０，８）のアドレス
を係数メモリにｈ （０，−２）のアドレスを供給し
、入力画像メモリ１よりＸ （１０，８）が係数メモリ
２よｒ）ｈ （０，−２）が読み出され。
それぞれレジスタ４、レジスタ５に入る。
レジスタ４，５内の各数値が乗ＩＸ器６によって乗算さ
れ、累算器７Ｋｈ （０，−２）” Ｘ （１０，８
）が入れられる。この後、読み出し回路３の入力画像メ
モリ用モジュロ５カランタが１アツプされ、また係数メ
モリ用のモジュロ３カウンタもエアツブされ、次のデー
タアドレスになる。同様にＸ（１０，９）とｈ （０、
−１） 、Ｘ （１０，１０）とｈ（０，０＞、Ｘ （
１０，１１）とｈ（Ｏ，ｌ）、ｘ（１０，１２）とｈ
（ｏ、 ２）についてもＪ頁次読み出し回路３で指定
される画像メモリ１及び係数メモリ２よｐレジスタ４，
５に出力され、乗算器６で乗算され、累算器７により先
程の演算結果へ各々ｈ （０，−２） Ｘ （１０，８
）、ｈ （０，−１） Ｘ（１０，９） 、ｈ （ｏ、
ｏ） ｘ （１０，１０） 、ｈ （ｏ。
れ、累算器７Ｋｈ （０，−２）” Ｘ （１０，８
）が入れられる。この後、読み出し回路３の入力画像メ
モリ用モジュロ５カランタが１アツプされ、また係数メ
モリ用のモジュロ３カウンタもエアツブされ、次のデー
タアドレスになる。同様にＸ（１０，９）とｈ （０、
−１） 、Ｘ （１０，１０）とｈ（０，０＞、Ｘ （
１０，１１）とｈ（Ｏ，ｌ）、ｘ（１０，１２）とｈ
（ｏ、 ２）についてもＪ頁次読み出し回路３で指定
される画像メモリ１及び係数メモリ２よｐレジスタ４，
５に出力され、乗算器６で乗算され、累算器７により先
程の演算結果へ各々ｈ （０，−２） Ｘ （１０，８
）、ｈ （０，−１） Ｘ（１０，９） 、ｈ （ｏ、
ｏ） ｘ （１０，１０） 、ｈ （ｏ。
ｊ） −Ｘ （１０，１０＋ｊ）が累算でき、（８）
式の第３項目が計算できる。一方、先入れ先出し記憶回
路９釦は、（８）式の第２項である２画素前に入れられ
た列の部分積和Σ ｈ（−１，１＞ ・Ｘ（９，１０
一−２ ＋ｊ） が蓄えられていて、先入れ先出し記憶回
路１０には、（８）式の第１項である４画素前に入れら
れた列の部分積和Σ ｈ（−２，ｊ） ・Ｘ（ｆ、ｔ
ｏ＋ｊ）が蓄えられてｂるので、この２つの部分積和が
順次選択回路゛１１を通って累＄器８に加えられる。タ
イミング制御回路１２は累算器７に（８）式の第３項が
計算された時点で、この結果を選択回路１１を通して先
入れ先出し記憶回路９，１０の出力結果を蓄えている累
算器８に加え込むと同時Ｋ、累算器７けゼロクリアされ
る。また読み出し回路３の入力画像メモリ用のＹ方向の
カウンタは５回歩進されたためゼロに、Ｘ方向のカウン
タはキャリー信号釦よ夕１歩進され結果としてＸ（１１
゜８）のアドレスを示している。これと同様に係数メモ
リ用のＹ方向のカウンタも５回歩進されたためゼロに、
Ｘ方向のカウンタもキャリー信号により１歩進された結
果としてｈ （１，−２）のアドレスを示している。
式の第３項目が計算できる。一方、先入れ先出し記憶回
路９釦は、（８）式の第２項である２画素前に入れられ
た列の部分積和Σ ｈ（−１，１＞ ・Ｘ（９，１０
一−２ ＋ｊ） が蓄えられていて、先入れ先出し記憶回
路１０には、（８）式の第１項である４画素前に入れら
れた列の部分積和Σ ｈ（−２，ｊ） ・Ｘ（ｆ、ｔ
ｏ＋ｊ）が蓄えられてｂるので、この２つの部分積和が
順次選択回路゛１１を通って累＄器８に加えられる。タ
イミング制御回路１２は累算器７に（８）式の第３項が
計算された時点で、この結果を選択回路１１を通して先
入れ先出し記憶回路９，１０の出力結果を蓄えている累
算器８に加え込むと同時Ｋ、累算器７けゼロクリアされ
る。また読み出し回路３の入力画像メモリ用のＹ方向の
カウンタは５回歩進されたためゼロに、Ｘ方向のカウン
タはキャリー信号釦よ夕１歩進され結果としてＸ（１１
゜８）のアドレスを示している。これと同様に係数メモ
リ用のＹ方向のカウンタも５回歩進されたためゼロに、
Ｘ方向のカウンタもキャリー信号により１歩進された結
果としてｈ （１，−２）のアドレスを示している。
次に：、 Ｘ （１１，８）とｈ （１，−２） 、
Ｘ （１１゜９）とｈ （１、−ｔ） 、 ｘ （１２
，１０）とｈ（１゜０） 、 Ｘ （１１，１１）とｈ
（１、１） 、 Ｘ （１１，１２）とｈ （１，２
）について同様に画像メモリ１及び係数メモリ２よシ読
み出され、レジスタ４．５、乗算器６、累算器７によシ
積和が計算され、累算器７に（８）式の第４項目である
Σ ｈ （１，ｊ）ｊ−霊 ・Ｘ （１１，１０＋ｊ）の部分積和ができ゛る。この
結果が累算器８に加えられると同時に、先入れ先出し記
憶回路９に蓄えられる。また読み出し回路３の入力画像
メモリ用のＹ方向のカウンタは５回歩進されたためゼロ
に、 Ｘ方向のカウンタはキャリー信号によ゛り１歩進
され結果としてＸ （１２，８）のアドレスを示してい
る。
Ｘ （１１゜９）とｈ （１、−ｔ） 、 ｘ （１２
，１０）とｈ（１゜０） 、 Ｘ （１１，１１）とｈ
（１、１） 、 Ｘ （１１，１２）とｈ （１，２
）について同様に画像メモリ１及び係数メモリ２よシ読
み出され、レジスタ４．５、乗算器６、累算器７によシ
積和が計算され、累算器７に（８）式の第４項目である
Σ ｈ （１，ｊ）ｊ−霊 ・Ｘ （１１，１０＋ｊ）の部分積和ができ゛る。この
結果が累算器８に加えられると同時に、先入れ先出し記
憶回路９に蓄えられる。また読み出し回路３の入力画像
メモリ用のＹ方向のカウンタは５回歩進されたためゼロ
に、 Ｘ方向のカウンタはキャリー信号によ゛り１歩進
され結果としてＸ （１２，８）のアドレスを示してい
る。
これと同様に係数メモリ用のＹ方向のカウンタも５回歩
進されたためゼロに、 Ｘ方向のカウンタもキャリー信
号により１歩進され結果としてｈ（２゜−２）のアドレ
スを示している。
進されたためゼロに、 Ｘ方向のカウンタもキャリー信
号により１歩進され結果としてｈ（２゜−２）のアドレ
スを示している。
そこで次に、 Ｘ （１２，８）とｈ （２，−２）
。
。
Ｘ （１２，９）とｈ （２，−１）、Ｘ （１２，１
０）とｈ （２，Ｏ）、Ｘ （１２，１１）とｈ （２
，１）、Ｘ （１２，１２）とｈ （２，２）ｉ”ｃつ
いて同様Ｋｕｍ像メモリ１及び係数メモリ２よジ読み出
され、レジスタ４，５、乗算器６、累算器７によジ積和
が計算され累算器７忙（８）式の第５項目である Σ
ｈ」−２ （２，ｊ） Ｘ （１２，ＬＯ＋ｊ）の部分積和ができ
る。 この結果が累算器８に加えられると同時Ｋ、先入
れ先出し記憶回路１０に蓄えられる。その時、入力画像
メモリ１用のＸ方向のアドレスカウンタ１ｄｘ（１３，
８）を示しているが、外部制御信号により２カウントダ
ウンされｘ（１１・８）となり、また係数用のメモリの
Ｙ方向アドレスはゼロになってかり、Ｘ方向のアドレス
は３回歩進されたのでゼロに戻りｈ （０，−２）のア
ドレスとなシ、次の出力Ｙ （１１，１０）の計算が可
能と々る。これによって（８）式で示される１画素当た
り゛の計算ができ出力が得られる。すなわち５＊５画素
のフィルタリングが１画素当たり１５回の積和演算サイ
クルによって実現される。
０）とｈ （２，Ｏ）、Ｘ （１２，１１）とｈ （２
，１）、Ｘ （１２，１２）とｈ （２，２）ｉ”ｃつ
いて同様Ｋｕｍ像メモリ１及び係数メモリ２よジ読み出
され、レジスタ４，５、乗算器６、累算器７によジ積和
が計算され累算器７忙（８）式の第５項目である Σ
ｈ」−２ （２，ｊ） Ｘ （１２，ＬＯ＋ｊ）の部分積和ができ
る。 この結果が累算器８に加えられると同時Ｋ、先入
れ先出し記憶回路１０に蓄えられる。その時、入力画像
メモリ１用のＸ方向のアドレスカウンタ１ｄｘ（１３，
８）を示しているが、外部制御信号により２カウントダ
ウンされｘ（１１・８）となり、また係数用のメモリの
Ｙ方向アドレスはゼロになってかり、Ｘ方向のアドレス
は３回歩進されたのでゼロに戻りｈ （０，−２）のア
ドレスとなシ、次の出力Ｙ （１１，１０）の計算が可
能と々る。これによって（８）式で示される１画素当た
り゛の計算ができ出力が得られる。すなわち５＊５画素
のフィルタリングが１画素当たり１５回の積和演算サイ
クルによって実現される。
この方法によるフィルタリングを全入力画面について行
なうＫは、端の処理が必要である。画面の左端の出力を
求める時〈は、その前に先入れ先出し回路９や１０にゼ
ロを入れておく必要がある。
なうＫは、端の処理が必要である。画面の左端の出力を
求める時〈は、その前に先入れ先出し回路９や１０にゼ
ロを入れておく必要がある。
これは入力画面の外側はゼロであると仮定したことにな
る。
る。
また、入力画像用のアドレス発生回路も、全画面に対し
てフィルタリングを行なうためには、Ｙ方向のアドレス
のためにベースカウンタが、また、■像用の読み出し回
路の詳細な構成図を示す。入力画像メモリ用のアドレス
発生回路はＹ方向のアドレスのためにＯからＬ−１４で
カウントするペースカウンタ２０と０から４までカウン
トし次ＶＣｆ′ｉキャリーを出すと共にゼロにクリアさ
れるモジュロ５カウンタ２１ｔ−持ち、Ｘ方向のアドレ
スのために前記モジュロ５カウンタのキャリー信号によ
り１カウントアツプしかつ、外部制御信号によりゼロク
リアまたは２カウントダウンするエアツブ２ダウンカウ
ンタ２２から構成され、ベースカウンタ出力とモジーロ
５カウンタの出力は加算益田によって加算され下位ビ、
ト側に１１アツグ２ダウンカウンタ２２の出力は上位ビ
ット側にｉべてアドレスを生成する。あるラインを左端
から右端へ計算する時にはペースカウンタ２０を固定す
る。その中である１点における出力を計算する時は、垂
直方向に５画素、水平方向に３画素の１５５画素ついて
積卸を実行するので、モジーロ５カウンタ２１は１５回
カウントされ、そのキャリー信号によって１ ’７ツプ
２ダウンカウンタ２２は３カウントアツプされる。１画
素の出力の計算を終了した時点で、タイミング制御回路
１２によって生成され７′ｌ：２ダウン信号が％ １ア
ツプ２ダウンカウンタ２１に入り、先の画素計算開始時
よ？）１画素分Ｘ方向に進んだアドレス初期値を１アツ
プ２ダウンカウンタは持つ様になる。このようＫして画
素毎に演算を繰り返す。画面の右端から次のラインの左
端に戻る時は、１アツプ２ダウンカウンタ２２がゼロク
リアされ、ペースカラ／り２０が１カウントアツプされ
る。この結果、Ｘ方向のアドレスはゼロに、Ｙ方向のア
ドレスは１つ進んで、次のラインの先頭アドレスになる
。このようにして、入力された全画面に対してフィルタ
リングを行なうことができる。
てフィルタリングを行なうためには、Ｙ方向のアドレス
のためにベースカウンタが、また、■像用の読み出し回
路の詳細な構成図を示す。入力画像メモリ用のアドレス
発生回路はＹ方向のアドレスのためにＯからＬ−１４で
カウントするペースカウンタ２０と０から４までカウン
トし次ＶＣｆ′ｉキャリーを出すと共にゼロにクリアさ
れるモジュロ５カウンタ２１ｔ−持ち、Ｘ方向のアドレ
スのために前記モジュロ５カウンタのキャリー信号によ
り１カウントアツプしかつ、外部制御信号によりゼロク
リアまたは２カウントダウンするエアツブ２ダウンカウ
ンタ２２から構成され、ベースカウンタ出力とモジーロ
５カウンタの出力は加算益田によって加算され下位ビ、
ト側に１１アツグ２ダウンカウンタ２２の出力は上位ビ
ット側にｉべてアドレスを生成する。あるラインを左端
から右端へ計算する時にはペースカウンタ２０を固定す
る。その中である１点における出力を計算する時は、垂
直方向に５画素、水平方向に３画素の１５５画素ついて
積卸を実行するので、モジーロ５カウンタ２１は１５回
カウントされ、そのキャリー信号によって１ ’７ツプ
２ダウンカウンタ２２は３カウントアツプされる。１画
素の出力の計算を終了した時点で、タイミング制御回路
１２によって生成され７′ｌ：２ダウン信号が％ １ア
ツプ２ダウンカウンタ２１に入り、先の画素計算開始時
よ？）１画素分Ｘ方向に進んだアドレス初期値を１アツ
プ２ダウンカウンタは持つ様になる。このようＫして画
素毎に演算を繰り返す。画面の右端から次のラインの左
端に戻る時は、１アツプ２ダウンカウンタ２２がゼロク
リアされ、ペースカラ／り２０が１カウントアツプされ
る。この結果、Ｘ方向のアドレスはゼロに、Ｙ方向のア
ドレスは１つ進んで、次のラインの先頭アドレスになる
。このようにして、入力された全画面に対してフィルタ
リングを行なうことができる。
第５図は、本発明の第２の実施例を示すブロック図であ
る。
る。
１は入力画像を蓄えた画像メモリ、２はフィルタの重み
係数を蓄えた係数メモリ、３は前記２つのメモリの読み
出し制御回路、４，５はレジスタ。
係数を蓄えた係数メモリ、３は前記２つのメモリの読み
出し制御回路、４，５はレジスタ。
６は乗算器、７は累算器、９．１０．１３は先入れ先出
し記憶回路％１４は選択回路、１２けこの回路全体を制
御するタイミング制御回路である。
し記憶回路％１４は選択回路、１２けこの回路全体を制
御するタイミング制御回路である。
入力画像メモリ１には、第３図に示すように画像信号が
Ｘ （０，０）より始まり垂直方向にＬ個水平方向にに
個並べたに水りの入力画像データが１次元列として格納
されている。また重み係数は今、水平方向に対称性があ
るので中心より右側だけが必要であり、係数メモＩＪ２
には、第４図で示す様に係数がｈ （０，−２）よシ垂
直方向に５個水平方向に３個、計１５個１次元列として
格納されている。
Ｘ （０，０）より始まり垂直方向にＬ個水平方向にに
個並べたに水りの入力画像データが１次元列として格納
されている。また重み係数は今、水平方向に対称性があ
るので中心より右側だけが必要であり、係数メモＩＪ２
には、第４図で示す様に係数がｈ （０，−２）よシ垂
直方向に５個水平方向に３個、計１５個１次元列として
格納されている。
読み出し回路３は％ ２組のアドレス発生回路を持つ。
１つは入力画像メモリ１用であり、もう１つは係数メモ
リ２用である。入力画像メモリ１用のアドレス発生回路
の詳細な構成は後で述べるので、ここでは以後の説明に
必要なものだけを述べる。入力画像メモリ１用のアドレ
ス発生回路は、基本的にはＹ方向のアドレスのために０
から４までカウントし次にはキャリーを出すと共にＯに
クリアされるモジュロ５カウンタと、Ｘ方向のアドレス
のために前記モジュロ５カウンタのキャリー信号ｔこよ
り１カウントアツプし、かつ、外部制御信号により２カ
ウントダウンする１アツグ２ダウンカウンタから構成さ
れ、Ｙ方向のアドレスを下位ビット側にＸ方向のアドレ
スの上位ビット側に並べてアドレスを生成する。係数メ
モリ２用のアドレス発生回路も同様に、Ｘ方向のアドレ
スのためにモジュロ３カウンタとＹ方向のアドレスのた
めにモジュロ５カウンタで構成され、モジュロ５カウン
タからのキャリーはモジュロ３カウンタに入る。
リ２用である。入力画像メモリ１用のアドレス発生回路
の詳細な構成は後で述べるので、ここでは以後の説明に
必要なものだけを述べる。入力画像メモリ１用のアドレ
ス発生回路は、基本的にはＹ方向のアドレスのために０
から４までカウントし次にはキャリーを出すと共にＯに
クリアされるモジュロ５カウンタと、Ｘ方向のアドレス
のために前記モジュロ５カウンタのキャリー信号ｔこよ
り１カウントアツプし、かつ、外部制御信号により２カ
ウントダウンする１アツグ２ダウンカウンタから構成さ
れ、Ｙ方向のアドレスを下位ビット側にＸ方向のアドレ
スの上位ビット側に並べてアドレスを生成する。係数メ
モリ２用のアドレス発生回路も同様に、Ｘ方向のアドレ
スのためにモジュロ３カウンタとＹ方向のアドレスのた
めにモジュロ５カウンタで構成され、モジュロ５カウン
タからのキャリーはモジュロ３カウンタに入る。
（８）式の計算を行なうために、累算器７はゼロにクリ
アされているものとする。読み出し回路３は入力画像メ
モリＩＫＸ （１０，８）のアドレスを、係数メモリＶ
ｃｈ （ｏ、−２）のアドレスを供給し入力画像メモリ
１よ５Ｘ （１０，８）が、係数メモリ２よりｈ （０
，−２）が読み出され、それぞれレジスタ４、レジスタ
５に入る。レジスタ４．５内の各数値が乗算器６によっ
て乗算され、選択回路１４を通って累算器７にｈ （０
，−２） Ｘ （１０゜８）が入れられる。この後、読
み出し回路３の入力画像メモリ用のモジュロ３カウンタ
が１アップされ、また係数メモリ用のモジュロ５カウン
タもｌアップされ、次やデータアドレスになる。同様に
、 Ｘ （１０，９）とｈ （０，−１）、Ｘ （１０
，１０）とｈ （０，０） 、 Ｘ （１０，１１）と
ｈ （０，１）、Ｘ （１０，１２）とｈ （ｏ、２）
Ｖｃつい−ｃｌａ次読＋出し回路３で指定される画像メ
モリ１及び係数メモリ２よりレジスタ４．５に出力され
、乗算器６で乗算され、選択回路１４を通って累算器７
により先程の演算結果へ各々ｈ （０，−２） Ｘ （
１０，８）、ｈ （ｏ、 −１） ｘ ＣＩｏ、 ９
） 、ｈ （ｏ、 ｏ） ｘ（１０，１０） 、 ｈ
（ｏ、 １） ｘ （１０，１１）、ｈ（０゜２）
Ｘ （１０，１２）と累算される。つまジ累算器７で
き、（８）式の第３項目が計算できる。この結果を先入
れ先出し記憶回路１３に入れると同時に、累算器７はゼ
ロクリアされる。また読み出し回路３の入力画像メモリ
用のＹ方向のカウンタは５回歩進されたためゼロ＜、Ｘ
方向のカウンタはキヤＩＪ −信号により１歩進され結
果としてＸ （１１，８）、のアドレスを示している。
アされているものとする。読み出し回路３は入力画像メ
モリＩＫＸ （１０，８）のアドレスを、係数メモリＶ
ｃｈ （ｏ、−２）のアドレスを供給し入力画像メモリ
１よ５Ｘ （１０，８）が、係数メモリ２よりｈ （０
，−２）が読み出され、それぞれレジスタ４、レジスタ
５に入る。レジスタ４．５内の各数値が乗算器６によっ
て乗算され、選択回路１４を通って累算器７にｈ （０
，−２） Ｘ （１０゜８）が入れられる。この後、読
み出し回路３の入力画像メモリ用のモジュロ３カウンタ
が１アップされ、また係数メモリ用のモジュロ５カウン
タもｌアップされ、次やデータアドレスになる。同様に
、 Ｘ （１０，９）とｈ （０，−１）、Ｘ （１０
，１０）とｈ （０，０） 、 Ｘ （１０，１１）と
ｈ （０，１）、Ｘ （１０，１２）とｈ （ｏ、２）
Ｖｃつい−ｃｌａ次読＋出し回路３で指定される画像メ
モリ１及び係数メモリ２よりレジスタ４．５に出力され
、乗算器６で乗算され、選択回路１４を通って累算器７
により先程の演算結果へ各々ｈ （０，−２） Ｘ （
１０，８）、ｈ （ｏ、 −１） ｘ ＣＩｏ、 ９
） 、ｈ （ｏ、 ｏ） ｘ（１０，１０） 、 ｈ
（ｏ、 １） ｘ （１０，１１）、ｈ（０゜２）
Ｘ （１０，１２）と累算される。つまジ累算器７で
き、（８）式の第３項目が計算できる。この結果を先入
れ先出し記憶回路１３に入れると同時に、累算器７はゼ
ロクリアされる。また読み出し回路３の入力画像メモリ
用のＹ方向のカウンタは５回歩進されたためゼロ＜、Ｘ
方向のカウンタはキヤＩＪ −信号により１歩進され結
果としてＸ （１１，８）、のアドレスを示している。
これと同様に係数メモリ用のＹ方向のカウンタも５回歩
進されたためゼロに、Ｘ方向のカウンタもキャリー信号
により１歩進され結果としてｈ （１、−２）のアドレ
スを示している。
進されたためゼロに、Ｘ方向のカウンタもキャリー信号
により１歩進され結果としてｈ （１、−２）のアドレ
スを示している。
次に、Ｘ （１１，８）とｈ （１，−２）、！ （１
１゜９）とｈ （１，−１）、Ｘ （１２，１０）とｈ
（１゜Ｏ）、Ｘ （１１，１１）とｈ （１，１）、
Ｘ （１１，１２）とｈ （１，２）について同様（画
像メモ＋７１及び係数メモリ２より読み出され、レジス
タ４，５、乗算器６、選択回路１４、累算器７１Ｃより
積和が計算され累算器７に（８）式の第４項目である
Σ ｈ（１，ｊ） Ｘ （１１，１０＋ｊ）の部分積和
ができる。
１゜９）とｈ （１，−１）、Ｘ （１２，１０）とｈ
（１゜Ｏ）、Ｘ （１１，１１）とｈ （１，１）、
Ｘ （１１，１２）とｈ （１，２）について同様（画
像メモ＋７１及び係数メモリ２より読み出され、レジス
タ４，５、乗算器６、選択回路１４、累算器７１Ｃより
積和が計算され累算器７に（８）式の第４項目である
Σ ｈ（１，ｊ） Ｘ （１１，１０＋ｊ）の部分積和
ができる。
この結果が先入れ先出し記憶回路９と先入れ先出し記憶
回路１３に蓄えられる。また読み出し回路３０入力画像
メモリ用のＹ方向のカウンタは５回歩進されゼロに、Ｘ
方向のカウンタはキャリー信号によシ１歩進され結果と
してＸ （１２，８）のアドレスを示している。これと
同様に係数メモリ用のＹ方向のカウンタも５回歩進され
たためゼロＫ。
回路１３に蓄えられる。また読み出し回路３０入力画像
メモリ用のＹ方向のカウンタは５回歩進されゼロに、Ｘ
方向のカウンタはキャリー信号によシ１歩進され結果と
してＸ （１２，８）のアドレスを示している。これと
同様に係数メモリ用のＹ方向のカウンタも５回歩進され
たためゼロＫ。
Ｘ方向のカウンタもキャリー信号により１歩道され結果
としてｈ （２，−２）のアドレスを示している。
としてｈ （２，−２）のアドレスを示している。
そこで次に、Ｘ （１２，８）とｈ （２，−２）、Ｘ
（１２，９） トｈ （２，−１） 、 Ｘ （１２
，１０）とｈ （２，０） 、 ！ （１２，１１）と
ｈ （２，１）、ｘ（１２，１２）とｈ （２，２）に
ついて同様に画像メモリ１及び係数メモリ２より読み出
され、レジスタ４，５、乗算器６、選択回路１４、累算
器７により積和が計算され累算器７Ｋ（８）式の＠５項
目１′巻ができる。この結果が先入れ先出し記憶回路１
０に蓄えられる。その時、入力画像メモリ１用のＸ方向
のアドレスカウンタはＸ （１３，８）を示しているが
、外部制御信号により２カウントダウンされｘ （１１
，８）となり、また係数用のメモリのＹ方向アドレスは
ゼロになっており、Ｘ方向のアドレスは３回歩進された
のでゼロに戻ｖｈ （０，−２）のアドレスとなり、次
の出力ｙ （１１，１０）の計算が可能となる。最後釦
先入れ先出し記憶回路９には、（８）式の第２項である
２画素前に入れられた列の部分積和ｉ ｈ （−１，
ｊ＞ ｘ （９，１ｏ＋ｊ＞ｊ■−２ が蓄えられていて、先入れ先出し記憶回路１０ｉＣは（
８）式の第１項である４画素前〈入れられた列の部見ら
れていて、先入れ先出し記憶回路１３には、（８）式の
第３項と第４項の２項が蓄えられているのでこの４つの
部分積和が順次選択回路１４を通って累算器７に加えら
れ、（８）式が計算でき出力が得られる。これＫよって
５＊５画素のフィルタリングが１５回の積和演算サイク
ルと４回の累算サイクルによって実現される。
（１２，９） トｈ （２，−１） 、 Ｘ （１２
，１０）とｈ （２，０） 、 ！ （１２，１１）と
ｈ （２，１）、ｘ（１２，１２）とｈ （２，２）に
ついて同様に画像メモリ１及び係数メモリ２より読み出
され、レジスタ４，５、乗算器６、選択回路１４、累算
器７により積和が計算され累算器７Ｋ（８）式の＠５項
目１′巻ができる。この結果が先入れ先出し記憶回路１
０に蓄えられる。その時、入力画像メモリ１用のＸ方向
のアドレスカウンタはＸ （１３，８）を示しているが
、外部制御信号により２カウントダウンされｘ （１１
，８）となり、また係数用のメモリのＹ方向アドレスは
ゼロになっており、Ｘ方向のアドレスは３回歩進された
のでゼロに戻ｖｈ （０，−２）のアドレスとなり、次
の出力ｙ （１１，１０）の計算が可能となる。最後釦
先入れ先出し記憶回路９には、（８）式の第２項である
２画素前に入れられた列の部分積和ｉ ｈ （−１，
ｊ＞ ｘ （９，１ｏ＋ｊ＞ｊ■−２ が蓄えられていて、先入れ先出し記憶回路１０ｉＣは（
８）式の第１項である４画素前〈入れられた列の部見ら
れていて、先入れ先出し記憶回路１３には、（８）式の
第３項と第４項の２項が蓄えられているのでこの４つの
部分積和が順次選択回路１４を通って累算器７に加えら
れ、（８）式が計算でき出力が得られる。これＫよって
５＊５画素のフィルタリングが１５回の積和演算サイク
ルと４回の累算サイクルによって実現される。
この方法によるフィルタリングを全入力画面について行
なうＫは、端の処理が必要である。画面の左端の出力を
求める時には、その前に先入れ先出し回路９や１０にゼ
ロを入れておく必要がある。
なうＫは、端の処理が必要である。画面の左端の出力を
求める時には、その前に先入れ先出し回路９や１０にゼ
ロを入れておく必要がある。
これは入力画面の外側はゼロであると仮定したことＫな
る。
る。
また、入力画像用のアドレス発生回路も、全画面に対し
てフィルタリングを行なうためには、Ｙ方向のアドレス
のためにベースカウンタが、また、画偉用の読み出し回
路の詳細な構成図を示す。入力画像メモリ用のアドレス
発生回路はＹ方向のアドレスのためＫＯからＬ−１まで
カウントするベースカウンタ２０と０から４までカウン
トし次にはキャリーを出すと共にゼロにクリアされるモ
ジュロ５カウンタ２１を持ち、Ｘ方向のアドレスのため
に前記モジュロ５カランタのキャリー信号により１カウ
ントアツプし、かつ、外部制御信号によりゼロクリアま
たは２カウントダウンする１アツグ２ダクンカウンタ２
２から構成され、ペースカウンタ出力とモジュロ５カウ
ンタの出力は加算器２３に′よって加算され下位ビット
側に、１アツプ２カウンタ２２の出力は上位ビット側に
並べてアドレスを生成する。あるラインを左端から右端
へ計算する時にはベースカウンタ２０を固定する。その
中である１点における出力を計算する時は、垂直方向に
５画素、水平方向に３画素の１５５画素ついて積和を実
行するので、モジュロ５カウンタ２１は１５回カウント
され、そのキャリー信号によって１アツプ２ダウ７カウ
ンタ２２は３カウントアツプされる。
てフィルタリングを行なうためには、Ｙ方向のアドレス
のためにベースカウンタが、また、画偉用の読み出し回
路の詳細な構成図を示す。入力画像メモリ用のアドレス
発生回路はＹ方向のアドレスのためＫＯからＬ−１まで
カウントするベースカウンタ２０と０から４までカウン
トし次にはキャリーを出すと共にゼロにクリアされるモ
ジュロ５カウンタ２１を持ち、Ｘ方向のアドレスのため
に前記モジュロ５カランタのキャリー信号により１カウ
ントアツプし、かつ、外部制御信号によりゼロクリアま
たは２カウントダウンする１アツグ２ダクンカウンタ２
２から構成され、ペースカウンタ出力とモジュロ５カウ
ンタの出力は加算器２３に′よって加算され下位ビット
側に、１アツプ２カウンタ２２の出力は上位ビット側に
並べてアドレスを生成する。あるラインを左端から右端
へ計算する時にはベースカウンタ２０を固定する。その
中である１点における出力を計算する時は、垂直方向に
５画素、水平方向に３画素の１５５画素ついて積和を実
行するので、モジュロ５カウンタ２１は１５回カウント
され、そのキャリー信号によって１アツプ２ダウ７カウ
ンタ２２は３カウントアツプされる。
１画素の出力の計算を終了した時点で、タイミング制御
回路１２によって生成された２ダウン信号が１ア、ブ２
ダウンカウンタ２１に入り、先の画素計算開始時より１
画素分Ｘ方向に進んだアドレス初期値を１アツプ２ダク
ンカウンタは持つ様になる。
回路１２によって生成された２ダウン信号が１ア、ブ２
ダウンカウンタ２１に入り、先の画素計算開始時より１
画素分Ｘ方向に進んだアドレス初期値を１アツプ２ダク
ンカウンタは持つ様になる。
このようにして画素毎に演算を繰り返す。画面の右端か
ら次のラインの左端に戻る時は、１アツプ２ダウンカウ
ンタ２２がゼロクリアされ、ベースカウンタｍが１カウ
ントアツプされる。この結果。
ら次のラインの左端に戻る時は、１アツプ２ダウンカウ
ンタ２２がゼロクリアされ、ベースカウンタｍが１カウ
ントアツプされる。この結果。
Ｘ方向のアドレスはゼロに、Ｙ方向のアドレスは１つ進
んで、次のラインの先頭アドレスになる。
んで、次のラインの先頭アドレスになる。
このようにして、入力された全画面に対してフィルタリ
ングを行なうことができる。
ングを行なうことができる。
（発明の効果）
以上述べた通り、通常１画素忙対してＭＩＮ画素の畳み
込み演算がＭ＊へ回の計算サイクルを必要とするのに対
して、本発明では、水平または垂直方向に対称な重み係
数に対して、約１／２ （Ｎ又けＭが偶数であれば１Ｍ
ＩＮ／２回、ＭもＮも奇数であれば（Ｍ−１）＊Ｎ／２
又は（Ｎ−１）＊Ｍ／２回）の計算サイクルで畳み込み
演算が実現できることである。
込み演算がＭ＊へ回の計算サイクルを必要とするのに対
して、本発明では、水平または垂直方向に対称な重み係
数に対して、約１／２ （Ｎ又けＭが偶数であれば１Ｍ
ＩＮ／２回、ＭもＮも奇数であれば（Ｍ−１）＊Ｎ／２
又は（Ｎ−１）＊Ｍ／２回）の計算サイクルで畳み込み
演算が実現できることである。
第１図は第１の発明の１実施例である２次元ディジタル
フィルタの回路図、第２図は本発明の原理図、第３図は
入力画像メモリの内容、第４図は係数メモリの内容、第
５図は第２の発明の１実施例である２次元ディジタルフ
ィルタの回路図、第６図は入力画像メモリ用のアドレス
発生回路の詳細な構成図である。 図において、１は入力画像メモリ、２は係数メモリ、３
は読み出し回路、４と５はレジスタ、６は乗算器、７と
８は累算器、９と１０は先入れ亮出し記憶回路、１１け
選択回路、１２はタイミング制御回路である。第５図に
おいて、ｌは入力画像メモリ、２は係数メモリ、３は読
み出し回路、４と５はレジスタ、６＃−を乗算器、７は
累算器、８と９と１０は先入れ先出し記憶回路、１１は
選択回路。 １２けタイミング制御回路である。第５図においてｌは
入力画像メモリ、２は係数メモリ、３は読み出し回路、
４と５はレジスタ、６は乗算器、７は累算器、９と１０
と１３は先入れ先出し記憶回路、１４け選択回路、１２
はタイミング制御回路である。 代理人弁理士 内 原 習パ、 第 ｊ 図 第２図 （α） りＣｌｓ、１０）６ｇ↑算 （ｂｌ ２ （７，１０）の社算 舜 （Ｃ） ７ （Ｂ、 ＩＯ＋の訂享 第 ２ 図 （ｄ） び（ｑ、 １０）の言ｆ算 （ｅ）′ｔＣ１Ｏ，／θジの打算 第３図 第４図 早５図
フィルタの回路図、第２図は本発明の原理図、第３図は
入力画像メモリの内容、第４図は係数メモリの内容、第
５図は第２の発明の１実施例である２次元ディジタルフ
ィルタの回路図、第６図は入力画像メモリ用のアドレス
発生回路の詳細な構成図である。 図において、１は入力画像メモリ、２は係数メモリ、３
は読み出し回路、４と５はレジスタ、６は乗算器、７と
８は累算器、９と１０は先入れ亮出し記憶回路、１１け
選択回路、１２はタイミング制御回路である。第５図に
おいて、ｌは入力画像メモリ、２は係数メモリ、３は読
み出し回路、４と５はレジスタ、６＃−を乗算器、７は
累算器、８と９と１０は先入れ先出し記憶回路、１１は
選択回路。 １２けタイミング制御回路である。第５図においてｌは
入力画像メモリ、２は係数メモリ、３は読み出し回路、
４と５はレジスタ、６は乗算器、７は累算器、９と１０
と１３は先入れ先出し記憶回路、１４け選択回路、１２
はタイミング制御回路である。 代理人弁理士 内 原 習パ、 第 ｊ 図 第２図 （α） りＣｌｓ、１０）６ｇ↑算 （ｂｌ ２ （７，１０）の社算 舜 （Ｃ） ７ （Ｂ、 ＩＯ＋の訂享 第 ２ 図 （ｄ） び（ｑ、 １０）の言ｆ算 （ｅ）′ｔＣ１Ｏ，／θジの打算 第３図 第４図 早５図
Claims (2)
- （１）入力画像１画面を蓄える記憶回路と、少なくとも
水平方向又は垂直方向に対称な重み係数を蓄える記憶回
路と、前記２つの読み出し回路の出力を乗算する乗算器
と、前記乗算器の出力を累算する第１の累算器と、前記
第１の累算器の出力を一時蓄える複数の先入れ先出し記
憶回路と、前記第１の累算器と前記先入れ先出し記憶回
路の出力を選択する選択回路と、前記選択回路の出力の
累算を行なう第２の累算器とから少なくとも構成された
ことを特徴とする２次元ディジタルフィルタ。 - （２）入力画像１画面を蓄える記憶回路と、少なくとも
水平方向又は垂直方向に対称な重み係数を蓄える記憶回
路と、前記２つの記憶回路の出力を乗算する乗算器と、
前記乗算器の出力と後で述べる先入れ先出し記憶回路の
出力とを選択する選択回路と前記選択回路の出力を累算
する累算器と、前記累算器の出力を一時蓄える複数の先
入れ先出し記憶回路とから少なくとも構成されたことを
構成されることを特徴とする２次元ディジタルフィルタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26203184A JPS61140213A (ja) | 1984-12-12 | 1984-12-12 | ２次元デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26203184A JPS61140213A (ja) | 1984-12-12 | 1984-12-12 | ２次元デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140213A true JPS61140213A (ja) | 1986-06-27 |
Family
ID=17370063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26203184A Pending JPS61140213A (ja) | 1984-12-12 | 1984-12-12 | ２次元デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140213A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237765A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | ディジタル信号処理プロセッサおよびディシタル信号処理プロセッサシステム |
| JPH02271483A (ja) * | 1989-04-12 | 1990-11-06 | Nec Corp | 画像処理装置 |
| JPH03282977A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 画像処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528446A (en) * | 1978-08-17 | 1980-02-29 | Sanyo Electric Co | Refrigerator |
| JPS5635219A (en) * | 1980-06-30 | 1981-04-07 | Sanyo Electric Co Ltd | Monorail type golf cart |
| JPS5887909A (ja) * | 1981-11-06 | 1983-05-25 | アールシーエー ライセンシング コーポレーシヨン | デジタル・フイルタ |
| JPS60119116A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | ２次元積和演算装置 |
-
1984
- 1984-12-12 JP JP26203184A patent/JPS61140213A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60119116A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | ２次元積和演算装置 |
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