JP2000268023A - 積和演算装置及び画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 汎用性に富み、大容量の画像デ−タを簡単な
構成で高速に演算処理できる積和演算装置及び画像処理
装置を提供する。 【解決手段】 Ｘ行Ｙ列（Ｘ、Ｙは整数）に配列構成さ
れた複数の被乗数デ−タからなる入力信号をラッチする
ラッチ回路１０１、１０２と、前記被乗数デ−タを記憶
するとともに、記憶した被乗数デ−タを特定ラッチ回路
に出力するＳＲＡＭ１１５と、前記被乗数デ−タを順次
ラッチするとともに、ラッチした被乗数デ−タを順次出
力するＦＩＦＯメモり１１１、１１２と、ＦＩＦＯメモ
リ１１１、１１２からの被乗数デ−タをラッチするラッ
チ回路１０４〜１０９と、前記ラッチ回路１０１〜１０
９からの被乗数デ−タに係数を乗算する乗算回路１１８
〜１２６と、乗算回路１１８〜１２６からの被乗数デ−
タを加算する加算回路１２７とで構成し、積和演算を行
うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の被乗数とそ
れに対する乗数とを乗算しそれらの乗算結果の和を出力
する積和演算装置及び前記積和演算装置を使用した画像
処理装置に関する。

【０００２】

【従来の技術】従来から、画像処理、デジタルフィル
タ、データ圧縮等の信号処理の分野において積和演算装
置が使用されている。例えば、画像処理の分野において
は、スムージング処理、ラプラシアン処理、ソーベル処
理、エッジ検出処理等の画像変換を行う処理に積和演算
装置が使用されている。

【０００３】図８は、５行５列に配列された画像データ
ｒ（０，０）〜ｒ（４，４）に３×３のスムージング処
理を施して画像データＲ（１，１）〜Ｒ（３，３）を得
る画像処理の説明図である。図８において、画像データ
ｒ（１，１）に対する３×３のスムージング処理は、画
像データｒ（１，１）を中心とする３行３列の９個の画
像データｒ（０，０）、ｒ（１，０）、ｒ（２，０）、ｒ
（０，１）、ｒ（１，１）、ｒ（２，１）、ｒ（０，２）、
ｒ（１，２）、ｒ（２，２）を用いて行われ、スムージ
ング処理後の画像データＲ（１，１）が得られる。

【０００４】同様にして、画像データｒ（２，１）をス
ムージング処理した画像データＲ（２，１）、画像デー
タｒ（３，１）をスムージング処理した画像データＲ
（３，１）、画像データｒ（１，２）をスムージング処
理した画像データＲ（１，２）、・・・、画像データｒ
（３，３）をスムージング処理した画像データＲ（３，
３）が得られる。尚、各画像データｒ（０，０）〜ｒ
（４，４）、Ｒ（１，１）〜Ｒ（３，３）は、各画素の
明るさを表すデータである。

【０００５】図９は、積和演算装置を用いて、前記図８
のスムージング処理を行う従来の画像処理装置のブロッ
ク図である。図９において画像処理装置は、例えばＮＴ
ＳＣ方式の画像データをフレーム単位で記憶して画素毎
の画像データを順次入力信号Ｓｉとして出力するフレー
ムバッファ９２４、Ｄ−フリップ・フロップによって構
成され入力信号Ｓｉをラッチする９個のラッチ回路９０
１〜９０９、２個のＦＩＦＯ（First in First out）メ
モリ９１０、９１１、画像データの変換処理特性に対応
した９個の乗数データをラッチし各々、乗算回路９１３
〜９２１に出力するラッチ回路９１２、ラッチ回路９０
１〜９０９からの画像データとラッチ回路９１２からの
乗数データを各々乗算する９個の乗算回路９１３〜９２
１、乗算回路９１３〜９２１の出力信号の和をとって出
力する加算回路９２２、加算回路９２２の出力信号を除
算しスムージング処理後の信号である出力信号Ｓｏを出
力する除算回路９２３によって構成されている。

【０００６】尚、ラッチ回路９１２に入力される９個の
乗数データは、スムージング処理等の画像データを変換
処理する特性に対応した値に適時設定される。また、Ｆ
ＩＦＯメモリ９１０、９１１は、１列分の画像データ
数、即ち、図８の例でいえば５個分の画像データを記憶
できる容量を有している。

【０００７】図１０〜図１２は、図９に示した画像処理
装置の動作を示すタイミング図である。以下、図８から
図１２を用いて、従来の画像処理装置の動作を説明す
る。クロック信号ＣＬＫに応答して、フレームバッファ
９２４から先ず、第１列目の画像データが第１行から順
に、画像データｒ（０，０）、ｒ（１，０）、ｒ（２，
０）、ｒ（３，０）、ｒ（４，０）と出力される。第１列
目の画像データの出力が完了すると、次に第２列目の画
像データが第１行目から順に出力され、以下同様に、第
３列目、第４列目、第５列目の順で、入力信号Ｓｉとし
て順次出力される。

【０００８】このとき、ラッチ回路９０１〜９０９及び
ＦＩＦＯメモリ９１０、９１１は、各々、クロック信号
ＣＬＫに応答して、画像データｒ（０，０）〜ｒ（４，
４）をラッチ又は記憶する。尚、ＦＩＦＯメモリ９１
０、９１１は、書込リセット端子ＷＲＥＳには書込リセ
ット信号ＷＲＳが入力され又、読出リセット端子ＲＲＥ
Ｓには読出リセット信号ＲＲＳが入力され、各信号の立
ち下がりで動作する。

【０００９】ラッチ回路９０１〜９０９に画像データｒ
（２，２）、ｒ（１，２）、ｒ（０，２）、ｒ（２，１）、
ｒ（１，１）、ｒ（０，１）、ｒ（２，０）、ｒ（１，
０）、ｒ（０，０）がラッチされたとき、すなわち図１
２の時間ｔ１のときに、前記各画像データは各々、乗算
回路９１３〜９２１によって、ラッチ回路９１２から入
力される乗数データと乗算される。各乗算回路９１３〜
９２１による乗算結果は、加算回路９２２によって加算
された後、除算回路９２３によって除算され、出力信号
Ｓｏが得られる。

【００１０】尚、除算回路９２３の除数は、加算回路９
２２の出力信号を正規化処理するために、ラッチ回路９
１２にラッチされた乗数の和に等しい「９」としてい
る。この結果得られる出力信号Ｓｏは、画像データｒ
（１，１）をスムージング処理した画像データＲ（１，
１）となる。画像データＲ（１，１）は図示しないＣＲ
Ｔ等の表示装置に表示され又は別のフレームバッファに
おさめられる。また時間ｔ１以降、１クロック毎に各画
像デ−タは各々乗算回路、加算回路、除算回路によりス
ム−ジング処理されて画像デ−タＲ（１，２）〜Ｒ
（３，３）が同様に出力信号Ｓｏとして得られる。

【００１１】

【発明が解決しようとする課題】ところで、前記従来の
積和演算回路では、画像処理を行う際に、一列分のデー
タはフレームメモリからの画像データをそのままラッチ
回路９０１〜９０３にラッチするが、他の２列分のデー
タをラッチ回路９０４〜９０９にラッチするために、各
一列分の画像データｒ（０，０）〜ｒ（４，０）、ｒ
（０，１）〜ｒ（４，１）、ｒ（０，２）〜ｒ（４，
２）、ｒ（０，３）〜ｒ（４，３）、ｒ（０，４）〜ｒ
（４，４）を順番に記憶できる２個のＦＩＦＯメモリ９
１０、９１１を使用している。したがって、積和演算処
理可能な１列当たりの画像データ数が、ＦＩＦＯメモリ
９１０、９１１の容量によって制限されてしまい、大容
量の画像デ−タを演算する場合には処理画像を細かく分
割する必要があり、分割した画像デ−タの演算処理数が
大幅に増えるため演算時間が長くなるという問題があっ
た。この問題を解決するために、大容量のＦＩＦＯメモ
リ９１０、９１１を使用する方法も考えられるが、大容
量のＦＩＦＯメモリは汎用品ではなく特殊仕様となり、
市場で確保するのが難しく、また入手できても高価にな
るという問題があった。

【００１２】本発明は、大容量の画像デ−タを簡単な構
成で高速に演算処理できる積和演算装置及び画像処理装
置を提供することを課題としている。

【００１３】

【課題を解決するための手段】本発明の積和演算装置
は、複数の被乗数データから成る入力信号をラッチする
第１のラッチ手段と、書込制御信号に対応して前記第１
のラッチ手段からの被乗数データを記憶すると共に続出
制御信号に応答して前記記憶した被乗数データを第２の
ラッチ手段に出力する記憶手段と、前記第１、第２から
の被乗数デ−タをラッチする第３のラッチ手段と、前記
第３のラッチ手段からの被乗数デ−タをラッチする第４
のラッチ手段と、前記第１、第２、第４のラッチ手段に
ラッチした前記被乗数データに乗数データを乗算し出力
する複数の乗算手段と、前記乗算手段の出力を加算する
加算手段とを備えて成ることを特徴としている。

【００１４】複数の被乗数データから成る入力信号は第
１のラッチ手段によってラッチされる。記憶手段は、書
込制御信号に応答して前記第１のラッチ手段でラッチし
た被乗数データを記憶すると共に続出制御信号に応答し
て前記記憶した被乗数データを第２のラッチ手段に出力
し、前記第３のラッチ手段は、前記第１、第２のラッチ
手段を構成する特定行特定列のラッチ回路でラッチした
被乗数データをラッチし、前記ラッチした被乗数データ
を前記第４のラッチ手段を構成する特定行特定列のラッ
チ回路に出力する。複数の乗算手段は、前記第１、第
２、第４のラッチ手段にラッチした前記被乗数データと
乗数データとを乗算し出力する。加算手段は、前記乗算
手段の出力を加算する。

【００１５】前記第１、第２、第４のラッチ手段を構成
する複数のラッチ回路は複数行複数列に配列される。

【００１６】また、前記入力信号における被乗数データ
はＸ行Ｙ列（Ｘ、Ｙは整数）に配列構成されると共に、
前記被乗数データを整列して前記第１のラッチ手段に出
力する整列手段を有し、前記整列手段は、同一列に含ま
れ前記Ｘより少ない行数の被乗数データを順次出力する
動作を各列毎に順次行ない、Ｙ列目まで行った後に最初
の列に戻ると共に行をシフトさせ、これをＸ行目まで繰
り返すことにより整列された前記被乗数データを前記第
１のラッチ手段に出力するようにもできる。

【００１７】一方、本発明の画像処理装置は、複数の画
像データから成る入力信号をラッチする第１のラッチ手
段と、書込制御信号に応答して前記第１のラッチ手段か
らの画像データを記憶すると共に続出制御信号に応答し
て前記記憶した画像データを第２のラッチ手段に出力す
る記憶手段と、前記第１、第２からの被乗数デ−タをラ
ッチする第３のラッチ手段と、前記第３のラッチ手段か
らの被乗数デ−タをラッチする第４のラッチ手段と、前
記第１、第２、第４のラッチ手段にラッチした前記画像
データに乗数データを乗算し出力する複数の乗数手段
と、前記乗算手段の出力を加算する加算手段と、前記加
算手段の出力を除算する除算手段とを備えて成ることを
特徴としている。

【００１８】複数の画像データから成る入力信号は第１
のラッチ手段によってラッチされる。記憶手段は、書込
制御信号に応答して前記第１のラッチ手段でラッチした
画像データを記憶すると共に続出制御信号に応答して前
記記憶した画像データを第２のラッチ手段に出力する。
第３のラッチ手段は、前記第１、第２のラッチ手段から
の被乗数データをラッチし、前記ラッチした被乗数デー
タを第４のラッチ手段に出力する。複数の乗算手段は、
前記第１、第２のラッチ手段にラッチした前記画像デー
タと乗数データとを乗算し出力する。加算手段は前記乗
算手段の出力を加算する。除算手段は前記加算手段の出
力を除算する。

【００１９】前記第１、第２のラッチ手段を構成する複
数のラッチ回路は複数行複数列に配列され、前記記憶手
段は前記第１のラッチ手段を構成する特定行のラッチ回
路でラッチした画像データを記憶すると共に、前記記憶
した画像データを前記第２のラッチ手段を構成する特定
行のラッチ回路に出力し、前記第３のラッチ手段は、前
記第１、第２のラッチ手段を構成する特定行特定列のラ
ッチ回路でラッチした被乗数データをラッチし、前記ラ
ッチした被乗数データを前記第４のラッチ手段を構成す
る特定行特定列のラッチ回路に出力するように構成する
ことができる。

【００２０】また、Ｘ行Ｙ列（Ｘ、Ｙは整数）に配列さ
れた複数の画像データを記憶するフレームバッファと、
前記フレームバッファからの画像データを整列して前記
第１のラッチ手段に出力する整列手段とを有し、前記整
列手段は、同一列に含まれ前記Ｘより少ない行数の前記
画像データを順次出力する動作を各列毎に順次行ない、
Ｙ行目まで行った後に最初の列に戻ると共に行をシフト
させ、これをＸ行目まで繰り返すことにより整列された
前記画像データを前記第１のラッチ手段に出力するよう
に構成することができる。

【００２１】

【発明の実施の形態】図１は、本発明の実施の形態に係
る積和演算装置及びこれを使用した画像処理装置のブロ
ック図で、３×３のスムージング処理を行う例を示して
いる。

【００２２】図１において、画像処理装置は、ＮＴＳＣ
方式の画像データ信号（図示せず）をフレーム単位で順
次記憶し、後述するように整列手段の例としてのＣＰＵ
１１４によって所定順序で整列された画像データを入力
信号Ｓｉとして出力するフレームバッファ１１３、入力
信号Ｓｉをラッチし出力するラッチ回路１０１、ラッチ
回路１０１からの信号をラッチし、出力するラッチ回路
１０２、ラッチ回路１０１からの信号をバッファアンプ
１１６を介して記憶すると共に、記憶した画像データ信
号を切り換え回路１１０に出力する記憶手段としてのＳ
ＲＡＭ１１５、ＳＲＡＭ１１５からの信号とラッチ回路
１０２からの信号を、切り換え信号ＳＥＬにて選択し、
ラッチ回路１０３に出力する切り換え回路１１０、切り
換え回路１１０からの信号をラッチし、出力するラッチ
回路１０３、ラッチ回路１０３からの信号を順次記憶す
ると共に、記憶した画像データ信号を、ラッチ回路１０
４に、記憶した順に出力する記憶手段としてのＦＩＦＯ
メモリ１１１、ＦＩＦＯメモリ１１１からの信号をラッ
チし出力するラッチ回路１０４、ラッチ回路１０４から
の信号をラッチし出力するラッチ回路１０５、ラッチ回
路１０５からの信号をラッチし出力するラッチ回路１０
６、ラッチ回路１０６からの信号を順次記憶すると共
に、記憶した画像データ信号をラッチ回路１０７に記憶
した順に出力する記憶手段としてのＦＩＦＯメモリ１１
２、ＦＩＦＯメモリ１１２からの信号をラッチし出力す
るラッチ回路１０７、ラッチ回路１０７からの信号をラ
ッチし出力するラッチ回路１０８、ラッチ回路１０８か
らの信号をラッチし出力するラッチ回路１０９、ＳＲＡ
Ｍ１１５のアドレスを指定するためのアドレス信号を出
力するアドレス指定手段としてのカウンタ回路１２９、
９個の乗数データをラッチし出力する乗数出力手段とし
てのラッチ回路１１７、ラッチ回路１０１〜１０９から
の画像データ信号とラッチ回路１１７からの乗数データ
を各々乗算する乗算手段としての９個の乗算回路１１８
〜１２６、乗算回路１１８〜１２６の出力信号の和をと
って出力する加算手段としての加算回路１２７、加算回
路１２７の出力信号を除算し、画像処理の信号である出
力信号Ｓｏを出力する除算手段としての除算回路１２８
によって構成されており、図９の場合と同様に、画像処
理の対象となる画像データを中心として３行３列の画像
データを用いて３×３のスムージング処理を行う例を示
している。

【００２３】図２〜４は、図１に示した画像処理装置の
動作を表すタイミング図で、図８で示したスムージング
処理を行う場合の例を示している。以下、図１〜４及び
図８を使用して、本実施の形態の動作を説明する。尚、
初期状態として、ラッチ回路１０１〜１０９には画像デ
ータはラッチされておらず、カウンタ回路１２９はリセ
ットされており又、フレームバッファ１１３には、２５
個の画像データｒ（０，０）、ｒ（１，０）、 ｒ
（２，０）、・・・ｒ（３，４）、ｒ（４，４）が順に
記憶されているものとする。

【００２４】時刻Ｔｏにおいて、クロック信号ＣＬＫに
応答してフレームバッファ１１３に記憶された画像デー
タｒ（０，０）〜ｒ（４，４）は、図２の入力信号Ｓｉ
に示すように、ＣＰＵ１１４によって、ｒ（０，０）、
ｒ（１，０）、ｒ（２，０）、ｒ（３，０）、ｒ（０，
１）、ｒ（１，１）・・・の順序に整列されながら読み
出され、順次出力される。ラッチ回路１０１はクロック
信号ＣＬＫに応答して、入力信号Ｓｉを順次ラッチし、
ラッチ回路１０２及び乗算回路１２０に出力すると共に
バッファアンプ１１６を介してＳＲＡＭ１１５のデータ
入力部に出力する。ラッチ回路１０２はクロック信号Ｃ
ＬＫに応答して、ラッチ回路１０１からの画像データを
ラッチし、切り換え回路１１０及び乗算回路１１９に出
力する。

【００２５】切り換え回路１１０はラッチ回路１０２か
らの画像データとＳＲＡＭ１１５からの信号を、図２の
切り換え信号ＳＥＬに示す様に、切り換えて、ラッチ回
路１０３に出力する。ラッチ回路１０３はクロック信号
ＣＬＫに応答して、切り換え回路１１０からの画像デー
タをラッチし、ＦＩＦＯメモリ１１１及び乗算回路１１
８に出力する。

【００２６】ＦＩＦＯメモリ１１１は書込み制御信号Ｗ
ＲＥＳとクロック信号ＣＬＫに応答してラッチ回路１０
３からの画像データを順次記憶し、読み出し制御信号Ｒ
ＲＥＳとクロック信号ＣＬＫに応答してラッチ回路１０
４に順次出力する。ラッチ回路１０４はクロック信号Ｃ
ＬＫに応答してＦＩＦＯメモリ１１１からの画像データ
をラッチし、ラッチ回路１０５及び乗算回路１２３に出
力する。

【００２７】ラッチ回路１０５はクロック信号ＣＬＫに
応答して、ラッチ回路１０４からの画像データをラッチ
し、ラッチ回路１０６及び乗算回路１２２に出力する。
ラッチ回路１０６はクロック信号ＣＬＫに応答して、ラ
ッチ回路１０５からの画像データをラッチし、ＦＩＦＯ
メモリ１１２及び乗算回路１２１に出力する。

【００２８】ＦＩＦＯメモリ１１２は書込み制御信号Ｗ
ＲＥＳとクロック信号ＣＬＫに応答して、ラッチ回路１
０６からの画像データを順次記憶し、読み出し制御信号
ＲＲＥＳとクロック信号ＣＬＫに応答して、ラッチ回路
１０７に順次出力する。ラッチ回路１０７はクロック信
号ＣＬＫに応答して、ＦＩＦＯメモリ１１２からの画像
データをラッチし、ラッチ回路１０８及び乗算回路１２
６に出力する。

【００２９】ラッチ回路１０８はクロック信号ＣＬＫに
応答して、ラッチ回路１０７からの画像データをラッチ
し、ラッチ回路１０９及び乗算回路１２５に出力する。
ラッチ回路１０９はクロック信号ＣＬＫに応答して、ラ
ッチ回路１０８からの画像データをラッチし、乗算回路
１２４に出力する。

【００３０】一方カウンタ回路１２９は、カウント値を
アドレス指定信号ＭＡとしてＳＲＡＭ１１５のアドレス
入力部に出力する。尚、図２〜４に示すように、カウン
ト値はＳＲＡＭ１１５への書込み制御信号ＷＲとクロッ
ク信号ＣＬＫに応答してカウントし、カウント値は０〜
４の５種類の値をとる。ＳＲＡＭ１１５は書込み制御信
号としてのライトイネーブル信号ＷＲに応答して、カウ
ンタ回路１２９によって指定されたアドレスにバッファ
アンプ１１６からの画像データを書き込んで記憶し又、
続出制御信号としてのリードイネーブル信号ＲＤに応答
してカウンタ回路１２９によって指定されたアドレスか
ら、記憶した画像データを読み出す。

【００３１】ＳＲＡＭ１１５は入出力ポートを１つしか
有していないため、前記書き込み動作及び読み出し動作
を同時には行なうことができず、所定の時間間隔をおい
て前記各動作を行う。またＳＲＡＭ１１５の前記書込動
作はライトイネーブル信号ＷＲに応答してアクティブと
なるバッファアンプ１１６を介して、ラッチ回路１０９
の出力信号を書き込むことによって行われ又、その読み
出し動作は、リードイネーブル信号ＲＤに応答して切り
換わる切り換え回路１１０を介してラッチ回路１０３
へ、前記記憶した画像データを読み出すことによって行
われる。

【００３２】尚、ＳＲＡＭ１１５の書き込み制御端子Ｗ
Ｔにはライトイネーブル信号ＷＲが入力され、一定時間
経過後、ライトイネーブル信号ＷＲと相補的に、ＳＲＡ
Ｍ１１５の読み出し制御端子ＲＴにリードイネーブル信
号ＲＤが供給され、これにより画像データの書込及び読
み出しが行なわれる。

【００３３】ラッチ回路１０１〜１０９に、各々、画像
データｒ（２，２）、ｒ（１，２）、ｒ（０，２）、ｒ
（２，１）、ｒ（１，１）、ｒ（０，１）、ｒ（２，
０）、ｒ（１，０）、ｒ（０，０）がラッチされた図３
のｔ２に前記各画像データは乗算回路１１８〜１２６に
よって、ラッチ回路１１７から各々入力される乗数デー
タと乗算される。各乗算回路１１８〜１２６による乗算
結果は、加算回路１２７によって加算された後、除算回
路１２８によって除算され、出力信号Ｓｏが得られる。
この時得られる出力信号Ｓｏは画像データｒ（１，１）
に３×３のスムージング処理を施した画像データＲ
（１，１）である。

【００３４】以後、画像データｒ（１，２）、ｒ（１，
３）、ｒ（２，１）、ｒ（２，２）、ｒ（２，３）、ｒ
（３，１）、ｒ（３，２）、ｒ（３，３）について、上
記同様の処理が行われ、３×３のスムージング処理を施
した画像データＲ（１，２）、Ｒ（１，３）、Ｒ（２，
１）、Ｒ（２，２）、Ｒ（２，３）、Ｒ（３，１）、Ｒ
（３，２）、Ｒ（３，３）が出力信号Ｓｏとして出力さ
れる。上記のようにして得られた画像データＲ（１，
１）〜Ｒ（３，３）は図示しないＣＲＴ等の表示装置に
表示され、又は別のフレームバッファにおさめる。

【００３５】次にフレームバッファメモリ１１３に記憶
された画像データを整列して読み出す場合の一般化した
形の例及びこの場合のＣＰＵ１１４の処理動作を説明す
る。図５は、フレームバッファ１１３に記憶された画像
データを、画素配列に対する２次元配列として示すと共
に、各画像データの読み出し順序を示す図である。

【００３６】図５において、Ｘｓは画像変換処理を行な
う２次元空間の開始行、Ｙｓは画像変換処理を行なう２
次元空間の開始列、Ｘは画像変換処理を行なう画像デー
タの行、Ｙは画像変換処理を行なう画像データの列、ｒ
（Ｘ，Ｙ）はＸ行Ｙ列目の画像データの明るさを表す画
像データ、Ｗｗは画像変換処理を行なう２次元空間の行
数で図５の例では８、Ｈｗは画像変換処理を行なう２次
元空間の列数で図５の例では４、Ｗ１は同一列にて画像
データを転送する行数で図５の例では４である。

【００３７】図６は画像データの整列を行う場合のＣＰ
Ｕ１１４の処理を示すフローチャートである。図５及び
図６において、先ず、Ｘを開始行Ｘｓ、Ｙを開始列Ｙｓ
にセットし（ステップ６０１）、Ｘが（Ｘｓ＋Ｗｗ）よ
りも小さいか否かを判断する（ステップ６０２）。Ｘの
方が小さくない場合には処理を終了するが、Ｘの方が小
さい場合には変数Ａｙを「０」にセットする。（ステッ
プ６０３）。

【００３８】次にＡｙがＨｗよりも小さいか否かを判断
し（ステップ６０４）、Ａｙの方が小さい場合には、変
数Ａｘを「０」にセットし（ステップ６０５）、Ａｘが
Ｗ１より小さいか否かを判断する（ステップ６０６）。
ＡｘがＷ１より小さい場合には、ＸがＸｓ＋Ｗｗより小
さいか否かを判断し（ステップ６０７）、Ｘの方が小さ
い場合には、（Ｘ，Ｙ）座標のデータをフレームバッフ
ァ１１３から読み出し（ステップ６０８）、Ｘを「Ｘ＋
１」にすると共にＡｘを「ＡＸ＋１」にしてステップ６
０６へ戻る（ステップ６０９）。

【００３９】ステップ６０６において、ＡｘがＷ１より
も小さくない場合には、Ｙを「Ｙ＋１」にすると共にＸ
を「Ｘ−Ｗ１」にしてステップ６０４へ戻る（ステップ
６１０）。又、ステップ６０４においてＡｙがＨｗより
も小さくない場合には、Ｙを「Ｙｓ」にすると共にＸを
「Ｘ＋Ｗ１−１」にしてステップ６０２へ戻る。

【００４０】以上のようにして図５のｒ（Ｘｓ，Ｙｓ）
からの実線矢印で示す順序で画像データを出力する動作
と破線矢印で示す位置まで飛ぶ動作とを順次繰り返して
ｒ（Ｘｓ＋Ｗｗ−１，Ｙｓ＋Ｈｗ−１）まで行ない、こ
れによりフレームバッファ１１３から整列された画像デ
ータが入力信号Ｓｉとして順次出力される。

【００４１】Ｗｗ行、Ｈｗ列の２次元空間に配置された
画像デ−タにＮｗ×Ｎｈのスムージング処理を行なうと
すると、従来の積和演算装置では「Ｗｗ」個の画像デ−
タを記憶できるＦＩＦＯメモリが「Ｎｈ−１」個必要に
なるが、本発明の積和演算装置では「Ｎｗ」個以上の任
意の個数の画像デ−タを記憶できるＦＩＦＯメモリを
「Ｎｈ−１」個必要になる。例えば、６４０行４８０列
の２次元空間に配置された画像デ−タに５×５のスムー
ジング処理を行なうとすると、従来の積和演算装置では
６４０個の画像デ−タを記憶できるＦＩＦＯメモリが４
個用意しなくてはならないが、本発明の積和演算装置で
は５個以上の任意の個数の画像デ−タを記憶できるごく
小容量のＦＩＦＯメモリを４個用意するだけでよい。

【００４２】以上述べられたように、本実施の形態に係
る積和演算装置は、複数の被乗数データから成る入力信
号Ｓｉをラッチするラッチ回路１０１、１０２と、ライ
トイネーブル信号ＷＥに応答してラッチ回路１０１から
の被乗数データを記憶すると共にリードイネーブル信号
ＲＥに応答して前記記憶した被乗数データを切り換え回
路１１０を通してラッチ回路１０３に出力するＳＲＡＭ
１１５と、ライトリセット信号ＷＲＥＳに応答してラッ
チ回路１０３からの被乗数データを順次記憶すると共に
リードリセット信号ＲＲＥＳに応答して前記記憶した被
乗数データをラッチ回路１０４、１０５、１０６に順次
出力するＦＩＦＯメモリ１１１と、ライトリセット信号
ＷＲＥＳに応答してラッチ回路１０６からの被乗数デー
タを順次記憶すると共にリードリセット信号ＲＲＥＳに
応答して前記記憶した被乗数データをラッチ回路１０
７、１０８、１０９に順次出力するＦＩＦＯメモリ１１
２と、ラッチ回路１０１〜１０９にラッチした前記被乗
数データに乗数データを乗算し出する複数の乗算回路１
１８〜１２６と前記乗算回路１１８〜１２６の出力を加
算する加算回路１２７を備えて成ることを特徴としてい
る。したがってＦＩＦＯメモリの記憶するデータ数を増
加させることなく大容量の画像デ−タを簡単な構成で高
速に演算処理できる。

【００４３】さらに、本実施の形態に係る積和演算装置
は、大容量のＦＩＦＯメモリを使用する必要が無いた
め、前記ＦＩＦＯメモリ１１１、１１２の代わりに図７
に示す様な複数のラッチ回路を使用すれば、ライトリセ
ット信号ＷＲＥＳ、リ−ドリセット信号ＲＲＥＳが必要
なく、より汎用的で簡単な回路にできる。Ｎｗ×Ｎｈの
スムージング処理を行なうとすると、ラッチ回路の数Ｆ
ｍは「Ｎｗ」個以上の任意の整数をとればよい。

【００４４】前記積和演算装置を画像処理装置に用いる
ことにより、従来のように画像処理を行ない画像データ
数が制限されることがなく、処理可能なデータ数を増加
させることができる。

【００４５】本実施の形態に係る積和演算装置では画像
データをスムージング処理する例で説明したが、乗数デ
ータを適時変更する等を行なうことにより、ディジタル
フィルタ、データ圧縮等の各種信号処理に適用すること
が可能である。

【００４６】

【発明の効果】本発明の積和演算装置によれば、大容量
の画像デ−タを簡単な構成で高速に演算処理できるとと
もに、安価で汎用性に優れた積和演算装置および画像処
理装置を提供できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る画像処理装置のブ
ロック図である。

【図２】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図３】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図４】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図５】 本発明の実施の形態に係る画像処理装置の動
作を説明するための図である。

【図６】 本発明の実施の形態に係る画像処理装置の動
作を説明するためのフローチャートである。

【図７】 本発明の実施の形態に係る画像処理装置の動
作を説明するための図である。

【図８】 一般的な画像処理を説明するための図であ
る。

【図９】 従来の画像処理装置のブロック図である。

【図１０】従来の画像処理装置のタイミング図である。

【図１１】従来の画像処理装置のタイミング図である。

【図１２】従来の画像処理装置のタイミング図である。

【符号の説明】

１０１、１０２…第１のラッチ手段としてのラッチ回路 １０３…第２のラッチ手段としてのラッチ回路 １１１、１１２…第３のラッチ手段としてのＦＩＦＯメ
モリ １０４〜１０９…第４のラッチ手段としてのラッチ回路 １１５…記憶手段としてのＳＲＡＭ １１８〜１２６…乗算手段としての乗算回路 １２７…加算手段としての加算回路 １２８…除算手段としての除算回路 １１４…整列手段としてのＣＰＵ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の被乗数データから成る入力信号を
   ラッチする第１のラッチ手段と、書込制御信号に応答し
   て前記第１のラッチ手段からの被乗数データを記憶する
   と共に読出制御信号に応答して前記記億した被乗数デー
   タを第２のラッチ手段に出力する記億手段と、前記第
   １、第２のラッチ手段からの被乗数デ−タをラッチする
   第３のラッチ手段と、前記第３のラッチ手段からの被乗
   数デ−タをラッチする第４のラッチ手段と、前記第１、
   第２、第４のラッチ手段にラッチした前記被乗数データ
   に乗数データを乗算し出力する複数の乗算手段と、前記
   乗算手段の出力を加算する加算手段とを備えて成ること
   を特徴とする積和演算装置。
2. 【請求項２】 前記第１、第２、第４のラッチ手段を構
   成する複数のラッチ回路は複数行複数列に配列され、前
   記記憶手段を構成する複数の記憶回路は、前記第１のラ
   ッチ手段を構成する特定行特定列のラッチ回路でラッチ
   した被乗数データを記憶すると共に、前記記憶した被乗
   数データを前記第２のラッチ手段を構成する特定行特定
   列のラッチ回路に出力し、前記第３のラッチ手段は、前
   記第１、第２のラッチ手段を構成する特定行特定列のラ
   ッチ回路でラッチした被乗数データをラッチし、前記ラ
   ッチした被乗数データを前記第４のラッチ手段を構成す
   る特定行特定列のラッチ回路に出力することを特徴とす
   る請求項１記載の積和演算装置。
3. 【請求項３】 前記記憶手段を構成する複数の記憶回路
   は、複数列に配列され、前記書込制御信号に対応して前
   記第１のラッチ手段からの被乗数データを順次記憶する
   と共に前記続出制御信号に応答して、前記記憶した被乗
   数データを記憶した順に前記第２のラッチ手段に出力す
   ることを特徴とする請求項１又は２記載の積和演算装
   置。
4. 【請求項４】 前記入力信号における被乗数データはＸ
   行Ｙ列（Ｘ、Ｙは整数）に配列構成されると共に、前記
   被乗数データを整列して前記第１のラッチ手段に出力す
   る整列手段を有し、前記整列手段は、同一列に含まれ前
   記Ｘより少ない行数の被乗数データを順次出力する動作
   を各列毎に順次行ない、Ｙ列目まで行った後に最初の列
   に戻ると共に行をシフトさせ、これをＸ行目まで繰り返
   すことにより整列された前記被乗数データを前記第１の
   ラッチ手段に出力するようにしたことを特徴とする請求
   項１又は２記載の積和演算装置。
5. 【請求項５】 複数の画像データから成る入力信号をラ
   ッチする第１のラッチ手段と、書込制御信号に応答して
   前記第１のラッチ手段からの画像データを記憶すると共
   に続出制御信号に応答して前記記憶した画像データを第
   ２のラッチ手段に出力する記憶手段と、前記第１、第２
   からの被乗数デ−タをラッチする第３のラッチ手段と、
   前記第３のラッチ手段からの被乗数デ−タをラッチする
   第４のラッチ手段と、前記第１、第２のラッチ手段にラ
   ッチした前記画像データに乗数データを乗算し出力する
   複数の乗算手段と、前記乗算手段の出力を加算する加算
   手段と、前記加算手段の出力を除算する除算手段とを備
   えて成ることを特徴とする画像処理装置。
6. 【請求項６】 前記第１、第２、第４のラッチ手段を構
   成する複数のラッチ回路は複数行複数列に配列され、前
   記記憶手段を構成する複数の記憶回路は、前記第１のラ
   ッチ手段を構成する特定行特定列のラッチ回路でラッチ
   した画像データを記憶すると共に、前記記憶した画像デ
   ータを前記第２のラッチ手段を構成する特定行特定列の
   ラッチ回路に出力し、前記第３のラッチ手段は、前記第
   １、第２のラッチ手段を構成する特定行特定列のラッチ
   回路でラッチした被乗数データをラッチし、前記ラッチ
   した被乗数データを前記第４のラッチ手段を構成する特
   定行特定列のラッチ回路に出力することを特徴とする請
   求項５記載の画像処理装置。
7. 【請求項７】 Ｘ行Ｙ列（Ｘ、Ｙは整数）に配列された
   複数の画像データを記憶するフレームバッファと、前記
   フレームバッファからの画像データを整理して前記第１
   のラッチ手段に出力する整列手段とを有し、前記整列手
   段は同一列に含まれ前記Ｘより少ない行数の前記画像デ
   ータを順次出力する動作を各列毎に順次行ない、Ｙ列目
   まで行った後に最初の列に戻ると共に行をシフトさせ、
   これをＸ行目まで繰り返すことにより整列された前記画
   像データを前記第１のラッチ手段に出力するようにした
   ことを特徴とする請求項４又は５記載の画像処理装置。