JP2000048180A - 積和演算装置及び画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 処理可能なデータ数を増加させる得ると共に
廉価に構成できる積和演算装置及び画像処理装置を提供
すること。 【解決手段】 フレームバッファ１２８に記憶された画
像データはＣＰＵ１２９によって所定順序に整列された
後、入力信号Ｓｉとしてラッチ回路１１０に順次出力さ
れる。ＳＲＡＭ１１３は、ラッチ回路１０８から出力さ
れる画像データを順次記憶すると共に、前記記憶した画
像データをラッチ回路１０３に出力する。ラッチ回路１
０１〜１０９にラッチされた画像データは、乗算回路１
１７〜１２５によって、ラッチ回路１１６にラッチされ
た乗数データと乗算され、加算回路１２６によって加算
された後、除算回路１２７で除算される。これにより、
スムージング処理された画像データ出力信号Ｓ0が出力
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の被乗数とそ
れに対する乗数とを乗算しそれらの乗算結果の和を出力
する積和演算装置及び前記積和演算装置を使用した画像
処理装置に関する。

【０００２】

【従来の技術】従来から、画像処理、デジタルフィル
タ、データ圧縮等の信号処理の分野において積和演算装
置が使用されている。例えば、画像処理の分野において
は、スムージング処理、ラプラシアン処理、ソーベル処
理、エッジ検出処理等の画像変換を行う処理に積和演算
装置が使用されている。

【０００３】図８は、５行５列に配列された画像データ
ｒ（０，０）〜ｒ（４，４）に３×３のスムージング処
理を施して画像データＲ（０，０）〜Ｒ（３，３）を得
る画像処理の説明図である。図８において、画像データ
ｒ（１，１）に対する３×３のスムージング処理は、画
像データｒ（１，１）を中心とする３行３列の９個の画
像データｒ（０，０）、ｒ（１，０）、ｒ（２，０）、
ｒ（０，１）、ｒ（１，１）、ｒ（２，１）、ｒ（０，
２）、ｒ（１，２）、ｒ（２，２）を用いて行われ、ス
ムージング処理後の画像データＲ（１，１）が得られ
る。

【０００４】同様にして、画像データｒ（２，１）をス
ムージング処理した画像データＲ（２，１）、画像デー
タｒ（３，１）をスムージング処理した画像データＲ
（３，１）、画像データｒ（１，２）をスムージング処
理した画像データＲ（１，２）、…、画像データｒ
（３，３）をスムージング処理した画像データＲ（３，
３）が得られる。尚、各画像データｒ（０，０）〜ｒ
（４，４）、Ｒ（１，１）〜Ｒ（３，３）は、各画素の
明るさを表すデータである。

【０００５】図９は、積和演算装置を用いて、前記図８
のスムージング処理を行う従来の画像処理装置のブロッ
ク図である。図９において画像処理装置は、例えばＮＴ
ＳＣ方式の画像データをフレーム単位で記憶して画素毎
の画像データを順次入力信号Ｓｉとして出力するフレー
ムバッファ９２４、Ｄ−フリップ・フロップによって構
成され入力信号Ｓｉをラッチする９個のラッチ回路９０
１〜９０９、２個のＦＩＦＯ（First in First out）メ
モリ９１０、９１１、画像データの変換処理特性に対応
した９個の乗数データをラッチし各々、除算回路９１３
〜９２１に出力するラッチ回路９１２、ラッチ回路９０
１〜９０９からの画像データとラッチ回路９１２からの
乗数データを各々乗算する９個の乗算回路９１３〜９２
１、乗算回路９１３〜９２１の出力信号の和をとって出
力する加算回路９２２、加算回路９２２の出力信号を除
算しスムージング処理後の信号である出力信号Ｓｏを出
力する除算回路９２３によって構成されている。

【０００６】尚、ラッチ回路９１２に入力される９個の
乗数データは、スムージング処理等の画像データを変換
処理する特性に対応した値に適時設定される。また、Ｆ
ＩＦＯメモリ９１０、９１１は、１列分の画像データ
数、即ち、図８の例でいえば５個分の画像データを記憶
できる容量を有している。

【０００７】図１０〜図１２は、図９に示した画像処理
装置の動作を示すタイミング図である。以下、図８から
図１２を用いて、従来の画像処理装置の動作を説明す
る。クロック信号CLKに応答して、フレームバッファ９
２４から先ず、第１列目の画像データが第１行から順
に、画像データｒ（０，０）、ｒ（1，0）、ｒ（２，
０）、ｒ（３，０）、ｒ（４，０）と出力される。第１
列目の画像データの出力が完了すると、次に第２列目の
画像データが第１行目から順に出力され、以下同様に、
第３列目、第４列目、第５列目の順で、入力信号Ｓｉと
して順次出力される。

【０００８】このとき、ラッチ回路９０１〜９０９及び
ＦＩＦＯメモリ９１０、９１１は、各々、クロック信号
ＣＬＫに応答して、画像データｒ（０，０）〜ｒ（４，
４）をラッチ又は記憶する。尚、ＦＩＦＯメモリ９１
０、９１１は、書込リセット端子ＷＲＥＳには書込リセ
ット信号ＷＲＳが入力され又、読出リセット端子ＲＲＥ
Ｓには読出リセット信号ＲＲＳが入力され、各信号の立
ち下がりで動作する。

【０００９】ラッチ回路９０１〜９０９に画像データｒ
（２，２）、ｒ（１，２）、ｒ（０，２）、ｒ（２，
１）、ｒ（１，１）、ｒ（０，１）、ｒ（２，０）、ｒ
（１，０）、ｒ（０，０）がラッチされたときに、前記
各画像データは各々、乗算回路９１３〜９２１によっ
て、ラッチ回路９１２から入力される乗数データと乗算
される。各乗算回路９１３〜９２１による乗算結果は、
加算回路９２２によって加算された後、除算回路９２３
によって除算され、出力信号Ｓｏが得られる。

【００１０】尚、除算回路９２３の除数は、加算回路９
２２の出力信号を正規化処理するためにラッチ回路９１
２の全乗数データを加算した値である。この結果得られ
る出力信号Ｓｏは、画像データｒ（１，１）をスムージ
ング処理した画像データＲ（１，１）となる。画像デー
タＲ（１，１）は図示しない別のフレームバッファに記
憶され、表示処理等の種々の処理に利用される。

【００１１】

【発明が解決しようとする課題】ところで、前記従来の
積和演算回路では、画像処理を行う際に、一列分のデー
タはフレームメモリからの画像データをそのままラッチ
回路９０１〜９０３にラッチするが、他の２列分のデー
タをラッチ回路９０４〜９０９にラッチするために、各
一列分の画像データｒ（０，０）〜ｒ（４，０）、ｒ
（０，１）〜ｒ（４，１）、ｒ（０，２）〜ｒ（４，
２）、ｒ（０，３）〜ｒ（４，３）、ｒ（０，４）〜ｒ
（４，４）を記憶できる２個のＦＩＦＯメモリ９１０、
９１１を使用している。したがって、積和演算処理可能
な１列当たりの画像データ数が、ＦＩＦＯメモリ９１
０、９１１の容量によって制限されてしまうという問題
があった。この問題を解決するために、大容量のＦＩＦ
Ｏメモリ９１０、９１１を使用する方法も考えられる
が、高価になるという問題があった。

【００１２】本発明は、処理可能なデータ数を増加させ
る得ると共に廉価に構成できる積和演算装置及び画像処
理装置を提供することを課題としている。

【００１３】

【課題を解決するための手段】本発明の積和演算装置
は、複数の被乗数データから成る入力信号をラッチする
第１のラッチ手段と、書込制御信号に応答して前記第１
のラッチ手段からの被乗数データを記憶すると共に読出
制御信号に応答して前記記憶した被乗数データを第２の
ラッチ手段に出力する記憶手段と、前記第１、第２のラ
ッチ手段にラッチした前記被乗数データに乗数データを
乗算し出力する複数の乗算手段と、前記乗算手段の出力
を加算する加算手段とを備えて成ることを特徴としてい
る。

【００１４】複数の被乗数データから成る入力信号は第
１のラッチ手段によってラッチされる。記憶手段は、書
込制御信号に応答して前記第１のラッチ手段でラッチし
た被乗数データを記憶すると共に読出制御信号に応答し
て前記記憶した被乗数データを第２のラッチ手段に出力
する。複数の乗算手段は、前記第１、第２のラッチ手段
にラッチした前記被乗数データと乗数データとを乗算し
出力する。加算手段は、前記乗算手段の出力を加算す
る。

【００１５】前記第１、第２のラッチ手段を構成する複
数のラッチ回路は複数行複数列に配列され、前記記憶手
段は前記第１のラッチ手段を構成する特定行のラッチ回
路でラッチした被乗数データを記憶すると共に、前記記
憶した被乗数データを前記第２のラッチ手段を構成する
特定行のラッチ回路に出力するように構成することがで
きる。

【００１６】また、前記入力信号における被乗数データ
はＸ行Ｙ列（Ｘ、Ｙは整数）に配列構成されると共に、
前記被乗数データを整列して前記第１のラッチ手段に出
力する整列手段を有し、前記整列手段は、同一列に含ま
れ前記Ｘより少ない行数の被乗数データを順次出力する
動作を各列毎に順次行ない、Ｙ列目まで行った後に最初
の列に戻ると共に行をシフトさせ、これをＸ行目まで繰
り返すことにより整列された前記被乗数データを前記第
１のラッチ手段に出力するようにもできる。

【００１７】一方、本発明の画像処理装置は、複数の画
像データから成る入力信号をラッチする第１のラッチ手
段と、書込制御信号に応答して前記第１のラッチ手段か
らの画像データを記憶すると共に読出制御信号に応答し
て前記記憶した画像データを第２のラッチ手段に出力す
る記憶手段と、前記第１、第２のラッチ手段にラッチし
た前記画像データに乗数データを乗算し出力する複数の
乗算手段と、前記乗算手段の出力を加算する加算手段
と、前記加算手段の出力を除算する除算手段とを備えて
成ることを特徴としている。

【００１８】複数の画像データから成る入力信号は第１
のラッチ手段によってラッチされる。記憶手段は、書込
制御信号に応答して前記第１のラッチ手段でラッチした
画像データを記憶すると共に読出制御信号に応答して前
記記憶した画像データを第２のラッチ手段に出力する。
複数の乗算手段は、前記第１、第２のラッチ手段にラッ
チした前記画像データと乗数データとを乗算し出力す
る。加算手段は前記乗算手段の出力を加算する。除算手
段は前記加算手段の出力を除算する。

【００１９】前記第１、第２のラッチ手段を構成する複
数のラッチ回路は複数行複数列に配列され、前記記憶手
段は前記第１のラッチ手段を構成する特定行のラッチ回
路でラッチした画像データを記憶すると共に、前記記憶
した画像データを前記第２のラッチ手段を構成する特定
行のラッチ回路に出力するように構成することができ
る。

【００２０】また、Ｘ行Ｙ列（Ｘ、Ｙは整数）に配列さ
れた複数の画像データを記憶するフレームバッファと、
前記フレームバッファからの画像データを整列して前記
第１のラッチ手段に出力する整列手段とを有し、前記整
列手段は、同一列に含まれ前記Ｘより少ない行数の前記
画像データを順次出力する動作を各列毎に順次行ない、
Ｙ列目まで行った後に最初の列に戻ると共に行をシフト
させ、これをＸ行目まで繰り返すことにより整列された
前記画像データを前記第１のラッチ手段に出力するよう
に構成することができる。

【００２１】

【発明の実施の形態】図１は、本発明の実施の形態に係
る積和演算装置及びこれを使用した画像処理装置のブロ
ック図で、３×３のスムージング処理を行う例を示して
いる。

【００２２】図１において、画像処理装置は、ＮＴＳＣ
方式の画像データ信号（図示せず）をフレーム単位で順
次記憶し、後述するようにＣＰＵ１２９によって所定順
序で整列された画像データを入力信号Ｓｉとして出力す
るフレームバッファ１２８、入力信号Ｓｉをラッチし出
力するラッチ回路１１０、ラッチ回路１１０からの信号
をラッチし出力するラッチ回路１１１、被乗数データで
ある前記画像データをラッチし出力する９個のラッチ回
路１０１〜１０９、ラッチ回路１０８からの信号をバッ
ファアンプ１１５を介して記憶すると共に、記憶した画
像データをバッファアンプ１１４を介してラッチ回路１
０３に出力する記憶手段としてのＳＲＡＭ１１３、ＳＲ
ＡＭ１１３のアドレスを指定するためのアドレス信号を
出力するアドレス指定手段としてのカウンタ回路１１
２、９個の乗数データをラッチし出力する乗数出力手段
としてのラッチ回路１１６、ラッチ回路１０１〜１０９
からの画像データとラッチ回路１１６からの乗数データ
を各々乗算する乗算手段としての９個の乗算回路１１７
〜１２５、乗算回路１１７〜１２５の出力信号の和をと
って出力する加算手段としての加算回路１２６、加算回
路１２６の出力信号を除算し、画像処理後の信号である
出力信号Ｓｏを出力する除算手段としての除算回路１２
７によって構成されており、図９の場合と同様に、画像
処理の対象となる画像データを中心として３行３列の画
像データを用いて３×３のスムージング処理を行う例を
示している。

【００２３】ラッチ回路１０１〜１１１はＤ−フリップ
フロップによって構成されており、ラッチ回路１１０、
１１１のクロック入力端子には第１のクロック信号CLK1
が入力され、ラッチ回路１０１〜１０９及びカウンタ回
路１１２のクロック入力端子には、クロック信号CLK1の
２倍の周期のクロック信号CLK2が入力される。尚、ラッ
チ回路１０１〜１０９は、各々、ラッチ手段を構成し
又、ラッチ回路１０１、１０２、１０４、１０５、１０
７、１０８は第１のラッチ手段を構成し、ラッチ回路１
０３、１０６、１０９は第２のラッチ手段を構成してい
る。

【００２４】図２〜４は、図１に示した画像処理装置の
動作を表すタイミング図で、図８で示したスムージング
処理を行う場合の例を示している。以下、図１〜図４及
び図８を使用して、本実施の形態の動作を説明する。
尚、初期状態として、ラッチ回路１０１〜１１１には画
像データはラッチされておらず、カウンタ回路１１２は
リセットされており又、フレームバッファ１２８には、
２５個の画像データｒ（０，０）、ｒ（０，１）、ｒ
（０，２）、…、ｒ（４，３）、ｒ（４，４）が順に記
憶されているものとする。

【００２５】時刻Ｔ0において、クロック信号CLK1に応
答して、フレームバッファ１２８に記憶された画像デー
タｒ（０，０）〜ｒ（４，４）は、図２の入力信号Ｓｉ
に示すように、ＣＰＵ１２９によって、ｒ（０，０）、
ｒ（１，０）、ｒ（０，１）、ｒ（１，１）、ｒ（０，
２）、ｒ（０，２）…の順序に整列されながら読出さ
れ、順次出力される。ラッチ回路１１０はクロック信号
CLK1に応答して、入力信号Ｓｉを順次ラッチし、ラッチ
回路１１１及びラッチ回路１０１に出力する。ラッチ回
路１１１は、クロック信号CLK1に応答して、ラッチ回路
１１０からの画像データをラッチし、ラッチ回路１０２
に出力する。

【００２６】ラッチ回路１０１はクロック信号CLK2に応
答して、ラッチ回路１１０からの画像データをラッチ
し、ラッチ回路１０４及び乗算回路１１９に出力する。
ラッチ回路１０４はクロック信号CLK2に応答して、ラッ
チ回路１０１からの画像データをラッチし、ラッチ回路
１０７及び乗算回路１２２に出力する。ラッチ回路１０
７はクロック信号CLK2に応答して、ラッチ回路１０４か
らの画像データをラッチし、乗算回路１２５に出力す
る。

【００２７】ラッチ回路１０２はクロック信号CLK2に応
答して、ラッチ回路１１１からの画像データをラッチ
し、ラッチ回路１０５及び乗算回路１１８に出力する。
ラッチ回路１０５はクロック信号CLK2に応答して、ラッ
チ回路１０２からの画像データをラッチし、ラッチ回路
１０８及び乗算回路１２１に出力する。ラッチ回路１０
８はクロック信号CLK2に応答して、ラッチ回路１０５か
らの画像データをラッチし、乗算回路１２４に出力する
と共にバッファアンプ１１５を介してＳＲＡＭ１１３の
データ入力部に出力する。

【００２８】一方、カウンタ回路１１２はクロック信号
CLK2を計数し、計数結果をアドレス指定信号ＭＡとして
ＳＲＡＭ１１３のアドレス入力部に出力する。尚、図２
〜図４に示すように、アドレス指定信号ＭＡが０〜４の
５種類の値をとるように、一定周期でカウンタ回路のリ
セット端子Ｒにはリセット信号ＲＳが供給される。ＳＲ
ＡＭ１１３は、書込制御信号としてのライトイネーブル
信号ＷＥに応答して、カウンタ回路１１２によって指定
されたアドレスに、バッファアンプ１１５からの画像デ
ータを書込んで記憶し又、読出制御信号としてのリード
イネーブル信号ＲＥに応答してカウンタ回路１１２によ
って指定されたアドレスから、記憶した画像データを読
出す。

【００２９】ＳＲＡＭ１１３は入出力ポートを１つしか
有していないため、前記書込動作及び読出動作を同時に
行うことはできず、所定の時間間隔をおいて前記各動作
を行う。また、ＳＲＡＭ１１３の前記書込動作は、ライ
トイネーブル信号ＷＥに応答してアクティブとなるバッ
ファアンプ１１５を介して、ラッチ回路１０８の出力信
号を書込むことによって行われ又、その読出動作は、リ
ードイネーブル信号ＲＥに応答してアクティブとなるバ
ッファアンプ１１４を介してラッチ回路１０３へ、前記
記憶した画像データを読出すことによって行われる。

【００３０】尚、ＳＲＡＭ１１３の書込制御端子ＷＲに
はライトイネーブル信号ＷＥが入力され、一定時間経過
後、時刻Ｔ1から、ライトイネーブル信号ＷＥと相補的
に、ＳＲＡＭ１１３の読出制御端子ＲＤにリードイネー
ブル信号ＲＥが供給され、これにより、画像データの書
込及び読出が行われる。

【００３１】ＳＲＡＭ１１３から読出された信号は、バ
ッファアンプ１１４を介して、順次、ラッチ回路１０３
に出力され、ラッチ回路１０３はクロック信号CLK2に応
答して、バッファアンプ１１４からの信号をラッチし、
ラッチ回路１０６及び乗算回路１１７に出力する。ラッ
チ回路１０６はクロック信号CLK2に応答して、ラッチ回
路１０３からの信号をラッチし、ラッチ回路１０９及び
乗算回路１２０に出力する。ラッチ回路１０９はクロッ
ク信号CLK2に応答して、ラッチ回路１０６からの信号を
ラッチし、乗算回路１２３に出力する。

【００３２】ラッチ回路１０１〜１０９に、各々、画像
データｒ（２，２）、ｒ（１，２）、ｒ（０，２）、ｒ
（２，１）、ｒ（１，１）、ｒ（０，１）、ｒ（２，
０）、ｒ（１，０）、ｒ（０，０）がラッチされたとき
に、前記各画像データは、乗算回路１１７〜１２５によ
って、ラッチ回路１１６から各々入力される乗数データ
と乗算される。各乗算回路１１７〜１２５による乗算結
果は、加算回路１２６によって加算された後、除算回路
１２７によって除算され、出力信号Ｓｏが得られる。除
算回路１２７の除数は、加算回路１２６の出力信号を正
規化処理するためにラッチ回路１１６の全乗数データを
加算した値としている。このとき得られる出力信号Ｓｏ
は、画像データｒ（１，１）に３×３のスムージング処
理を施した画像データＲ（１，１）である。

【００３３】以後、画像データｒ（１，２）、ｒ（１，
３）、ｒ（２，１）、ｒ（２，２）、ｒ（２，３）、ｒ
（３，１）、ｒ（３，２）、ｒ（３，３）について、上
記同様の処理が行われ、３×３のスムージング処理を施
した画像データＲ（１，２）、Ｒ（１，３）、Ｒ（２，
１）、Ｒ（２，２）、Ｒ（２，３）、Ｒ（３，１）、Ｒ
（３，２）、Ｒ（３，３）が出力信号Ｓｏとして出力さ
れる。上記のようにして得られた画像データＲ（１，
１）〜Ｒ（３，３）は、図示しない別のフレームバッフ
ァに記憶され、表示処理等の種々の処理に使用される。

【００３４】次に、バッファメモリ１２８に記憶された
画像データを整列して読出す場合の一般化した形の例及
びこの場合のＣＰＵ１２９の処理動作を説明する。図５
は、フレームバッファ１２８に記憶された画像データ
を、画素配列に対応する２次元配列として示すと共に、
各画像データの読出順序を示す図である。

【００３５】図５において、Ｘｓは変換処理を行う２次
元空間の開始行、Ｙｓは変換処理を行う２次元空間の開
始列、Ｘは変換処理を行う画像データの行、Ｙは変換処
理を行う画像データの列、ｒ（Ｘ，Ｙ）はＸ行Ｙ列目の
画像データの明るさを表す画像データ、Ｗｗは変換処理
を行う２次元空間の行数で図５の例では８、Ｈｗは変換
処理を行う２次元空間の列数で図５の例では４、Ｗ1は
同一列にて画像データを転送する行数で図５の例では４
である。

【００３６】図６は、画像データの整列を行う場合のＣ
ＰＵ１２９の処理を示すフローチャートである。図５及
び図６において、先ず、Ｘを開始行Ｘｓ、Ｙを開始列Ｙ
ｓにセットし（ステップ６０１）、Ｘが（Ｘｓ＋Ｗｗ−
Ｗ1）よりも小さいか否かを判断する（ステップ６０
２）。Ｘの方が小さくない場合には処理を終了するが、
Ｘの方が小さい場合には、整数Ａｙを「０」にセットす
る（ステップ６０３）。

【００３７】次に、ＡｙがＨｗよりも小さいか否かを判
断し（ステップ６０４）、Ａｙの方が小さい場合には、
整数Ａｘを「０」にセットし（ステップ６０５）。Ａｘ
がＷ１より小さいか否かを判断する（ステップ６０
６）。ＡｘがＷ１より小さい場合には、（Ｘ，Ｙ）座標
のデータをフレームバッファ１２８から読出し（ステッ
プ６０７）、Ｘを（Ｘ＋１）にすると共にＡｘを（Ａｘ
＋１）にしてステップ６０６へ戻る（ステップ６０
８）。

【００３８】ステップ６０６において、ＡｘがＷ１より
も小さくない場合には、Ｙを（Ｙ＋１）にすると共にＸ
を（Ｘ−Ｗ１）にしてステップ６０４へ戻る（ステップ
６０９）。また、ステップ６０４において、ＡｙがＨｗ
よりも小さくない場合には、ＹをＹｓにすると共にＸを
（Ｘ＋１）にしてステップ６０２へ戻る。

【００３９】以上のようにして、図５のｒ（Ｘｓ、Ｙ
ｓ）から実線矢印で示す順序で画像データを出力する動
作と、破線矢印で示す位置まで飛ぶ動作とを順次繰り返
してｒ（Ｘｓ＋Ｗｗ−１，Ｙｓ＋Ｈｗ−１）まで行い、
これにより、フレームバッファ１２８から整列された画
像データが入力信号Ｓｉとして順次出力される。

【００４０】図７は、バッファメモリ１２８から出力さ
れる画像データと、ＳＲＡＭ１１３に記憶されると共に
ＳＲＡＭ１１３から読出される画像データとの関係を示
す図である。整列を行う画像データ、即ちフレームバッ
ファ１２８から出力される入力信号Ｓｉの転送速度をＭ
ｓ、変換処理が施されて処理後の画像データが転送され
る速度をＭｔ、変換処理後の１画像データ当たりのＳＲ
ＡＭ１１３に記憶する必要のある画像データ数をＤｍと
し、Ｎｗ×Ｎｈの画像処理を行うとすると、Ｍｓ＝Ｍｔ
×Ｗ1、Ｄｍ＝Ｎw−Ｗ1の関係が成立する。

【００４１】図７（Ａ）は、５×５の画像処理を行う場
合の例で、Ｎw＝Ｎh＝５、Ｗ1＝１、Ｄm＝４の例を示し
ており、１行目はフレームバッファ１２８から直接供給
される画像データで又、２行目〜５行目はＳＲＡＭ１１
３から供給される画像であり、前のサイクルでＳＲＡＭ
１１３に記憶された画像データである。また、１行目〜
４行目は、今回のサイクルでＳＲＡＭ１１３に記憶する
画像データを示している。また、図７（Ｂ）は、５×５
の画像処理を行う場合の例でＮw＝Ｎh＝５、Ｗ1＝３、
Ｄm＝２の例を示している。

【００４２】図７（Ａ）に示すように、ＳＲＡＭ１１３
に記憶する画像データ量を第１行目〜第４行目にわたる
４行分の画像データ２０個とすると、フレームバッファ
１２８から１行目の画像データｒ（Ｘ＋２，Ｙ＋２）〜
ｒ（Ｘ＋２，Ｙ−２）が出力され、ＳＲＡＭ１１３から
第２行目〜第５行目の画像データｒ（Ｘ＋１，Ｙ＋２）
〜ｒ（Ｘ−２，Ｙ−２）が出力されたときに、乗算回
路、加算回路及び除算回路によって、各々、前述した乗
算処理、加算処理、除算処理が行われ、画像データｒ
（Ｘ，Ｙ）に対すして５×５の画像処理を行った出力信
号が得られる。

【００４３】一方、図７（Ｂ）に示すように、ＳＲＡＭ
１１３に記憶する画像データ量を２行分とする場合に
は、フレームバッファ１２８から第１行目〜第３行目に
わたる３行分の画像データｒ（Ｘ＋２，Ｙ＋２）〜ｒ
（Ｘ，Ｙ−２）が出力され、ＳＲＡＭ１１３から第４行
目〜第５行目にわたる２行分の画像データｒ（Ｘ−１，
Ｙ＋２）〜ｒ（Ｘ−２，Ｙ−２）が出力されたときに、
乗算回路、加算回路及び除算回路によって、各々、前述
した乗算処理、加算処理、除算処理が行われ、画像デー
タｒ（Ｘ，Ｙ）に対して５×５の画像処理を行った出力
信号が得られる。

【００４４】図７（Ａ）と図７（Ｂ）とを比較すると、
図７（Ｂ）の場合は、図７（Ａ）の場合に比べて転送速
度が３倍遅くなるが、画像データを記憶するＳＲＡＭ１
１３の容量が半分になる。処理速度やコスト等に基づい
て、ＳＲＡＭ１１３の記憶容量やＷ１、Ｄm等のパラメ
ータが決定できる。

【００４５】以上述べたように、本実施の形態に係る積
和演算装置は、複数の被乗数データから成る入力信号Ｓ
ｉをラッチするラッチ回路１０１、１０２、１０４、１
０５、１０７、１０８と、ライトイネーブル信号ＷＥに
応答してラッチ回路１０８からの被乗数データを記憶す
ると共にリードイネーブル信号ＲＥに応答して前記記憶
した被乗数データをラッチ回路１０３、１０６、１０９
に出力するＳＲＡＭ１１３と、ラッチ回路１０１〜１０
９にラッチした前記被乗数データに乗数データを乗算し
出力する複数の乗算回路１１７〜１２５と、前記回路１
２５の出力を加算する加算回路１２６とを備えて成るこ
とを特徴としている。したがって、ＦＩＦＯメモリを使
用しない構成なので、従来のように積和演算処理可能な
データ数が制限されてしまうということがなく、処理可
能なデータ数を増加させることができ又、簡単で廉価に
構成することが可能になる。

【００４６】前記積和演算装置を画像処理装置に用いる
ことにより、従来のように画像処理を行う画像データ数
が制限されることがなく、処理可能なデータ数を増加さ
せることができ又、簡単で廉価な画像処理装置を提供す
ることができる。また、複数のラッチ回路１０１〜１０
９は複数行複数列に配列され、前記ＳＲＡＭ１１３はラ
ッチ回路１０８でラッチした被乗数データを記憶すると
共に前記記憶した被乗数データをラッチ回路１０３に出
力するように構成することができる。

【００４７】さらに、前記入力信号Ｓｉにおける被乗数
データはＸ行Ｙ列（Ｘ、Ｙは整数）に配列構成されると
共に、前記被乗数データを整列してラッチ回路１０１、
１０２、１０４、１０５、１０７、１０８に出力するＣ
ＰＵ１２９を有し、ＣＰＵ１２９は、同一列に含まれ前
記Ｘより少ない行数の被乗数データを順次出力する動作
を各列毎に順次行ない、Ｙ列目まで行った後に最初の列
に戻ると共に行をシフトさせ、これをＸ行目まで繰り返
すことにより整列された前記被乗数データを出力するよ
うに構成することが可能である。

【００４８】尚、本実施の形態においては、ＳＲＡＭ１
１３に画像データを記憶するようにしたが、処理速度は
遅いが、用途によってはＤＲＡＭ（Dynamic RAM）を使
用することも可能である。また、本実施の形態において
は、バッファメモリ１２８に記憶された画像データを整
列して読出すためにＣＰＵ１２９を使用したが、カウン
タ回路等の他の回路を使用することも可能である。さら
に、本実施の形態に係る積和演算装置では、画像データ
をスムージング処理する例で説明したが、乗数データを
適時変更する等を行うことにより、デジタルフィルタ、
データ圧縮等の各種信号処理に適用することが可能であ
る。

【００４９】

【発明の効果】本発明の積和演算装置によれば、積和演
算処理可能なデータ数を増加させることが可能になり
又、簡単で廉価に構成することが可能になるという効果
を奏する。また、本発明の画像処理装置によれば、画像
処理可能な画像データ数を増加させることが可能になり
又、簡単で廉価になるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係る画像処理装置のブ
ロック図である。

【図２】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図３】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図４】 本発明の実施の形態に係る画像処理装置のタ
イミング図である。

【図５】 本発明の実施の形態に係る画像処理装置の動
作を説明するための図である。

【図６】 本発明の実施の形態に係る画像処理装置の動
作を説明するためのフローチャートである。

【図７】 本発明の実施の形態に係る画像処理装置の動
作を説明するための図である。

【図８】 一般的な画像処理を説明するための図であ
る。

【図９】 従来の画像処理装置のブロック図である。

【図１０】従来の画像処理装置のタイミング図である。

【図１１】従来の画像処理装置のタイミング図である。

【図１２】従来の画像処理装置のタイミング図である。

【符号の説明】

１０１、１０２、１０４、１０５、１０７、１０８…第
１のラッチ手段としてのラッチ回路 １０２、１０６、１０９…第２のラッチ手段としてのラ
ッチ回路 １１３…記憶手段としてのＳＲＡＭ １１７〜１２５…乗算手段としての乗算回路 １２６…加算手段としての加算回路 １２７…除算手段としての除算回路 １２９…整列手段としてのＣＰＵ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の被乗数データから成る入力信号を
   ラッチする第１のラッチ手段と、書込制御信号に応答し
   て前記第１のラッチ手段からの被乗数データを記憶する
   と共に読出制御信号に応答して前記記憶した被乗数デー
   タを第２のラッチ手段に出力する記憶手段と、前記第
   １、第２のラッチ手段にラッチした前記被乗数データに
   乗数データを乗算し出力する複数の乗算手段と、前記乗
   算手段の出力を加算する加算手段とを備えて成ることを
   特徴とする積和演算装置。
2. 【請求項２】 前記第１、第２のラッチ手段を構成する
   複数のラッチ回路は複数行複数列に配列され、前記記憶
   手段は前記第１のラッチ手段を構成する特定行のラッチ
   回路でラッチした被乗数データを記憶すると共に、前記
   記憶した被乗数データを前記第２のラッチ手段を構成す
   る特定行のラッチ回路に出力することを特徴とする請求
   項１記載の積和演算装置。
3. 【請求項３】 前記入力信号における被乗数データはＸ
   行Ｙ列（Ｘ、Ｙは整数）に配列構成されると共に、前記
   被乗数データを整列して前記第１のラッチ手段に出力す
   る整列手段を有し、前記整列手段は、同一列に含まれ前
   記Ｘより少ない行数の被乗数データを順次出力する動作
   を各列毎に順次行ない、Ｙ列目まで行った後に最初の列
   に戻ると共に行をシフトさせ、これをＸ行目まで繰り返
   すことにより整列された前記被乗数データを前記第１の
   ラッチ手段に出力するようにしたことを特徴とする請求
   項１又は２記載の積和演算装置。
4. 【請求項４】 複数の画像データから成る入力信号をラ
   ッチする第１のラッチ手段と、書込制御信号に応答して
   前記第１のラッチ手段からの画像データを記憶すると共
   に読出制御信号に応答して前記記憶した画像データを第
   ２のラッチ手段に出力する記憶手段と、前記第１、第２
   のラッチ手段にラッチした前記画像データに乗数データ
   を乗算し出力する複数の乗算手段と、前記乗算手段の出
   力を加算する加算手段と、前記加算手段の出力を除算す
   る除算手段とを備えて成ることを特徴とする画像処理装
   置。
5. 【請求項５】 前記第１、第２のラッチ手段を構成する
   複数のラッチ回路は複数行複数列に配列され、前記記憶
   手段は前記第１のラッチ手段を構成する特定行のラッチ
   回路でラッチした画像データを記憶すると共に、前記記
   憶した画像データを前記第２のラッチ手段を構成する特
   定行のラッチ回路に出力することを特徴とする請求項４
   記載の画像処理装置。
6. 【請求項６】 Ｘ行Ｙ列（Ｘ、Ｙは整数）に配列された
   複数の画像データを記憶するフレームバッファと、前記
   フレームバッファからの画像データを整列して前記第１
   のラッチ手段に出力する整列手段とを有し、前記整列手
   段は、同一列に含まれ前記Ｘより少ない行数の前記画像
   データを順次出力する動作を各列毎に順次行ない、Ｙ列
   目まで行った後に最初の列に戻ると共に行をシフトさ
   せ、これをＸ行目まで繰り返すことにより整列された前
   記画像データを前記第１のラッチ手段に出力するように
   したことを特徴とする請求項４又は５記載の画像処理装
   置。