JPS61296462A - 高速デ−タ処理装置 - Google Patents
高速デ−タ処理装置Info
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- JPS61296462A JPS61296462A JP60138123A JP13812385A JPS61296462A JP S61296462 A JPS61296462 A JP S61296462A JP 60138123 A JP60138123 A JP 60138123A JP 13812385 A JP13812385 A JP 13812385A JP S61296462 A JPS61296462 A JP S61296462A
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- data
- devices
- data processing
- arithmetic processing
- processing
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- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は断層撮影装置（ＣＴ）の画像再構成等で利用さ
れる大量データの高速処理を行うことのできる高速デー
タ処理装置に関する。
れる大量データの高速処理を行うことのできる高速デー
タ処理装置に関する。
（従来の技術）
データの高速処理を行う場合、一般に高速処理化の手法
としては、処理装置の構成要素に高速素子を使用する方
法と、通常の低速素子、装置を複数個並列に動作させて
高速化を図る手法がある。
としては、処理装置の構成要素に高速素子を使用する方
法と、通常の低速素子、装置を複数個並列に動作させて
高速化を図る手法がある。
（発明が解決しようとする問題点）
処理装置の構成要素に例えばＥ ＣＬ （Ｅ ５ｉｔｔ
ｅｒ（：、 ｏｕｐｌｃｄ ｌ、 ｏｇｉｃ）のよう
な高速素子を使用する前者の方式では、シンプルなコン
セプトでソフトウェア、′ファームウェアが設計でき、
並列度が低いので設計がしやすいという長所がある。し
かしながら、その反面、高価な構成要素を使用するため
、装置が高価なものとなってしまう。又、素子の高速化
に伴い、実装上、製造技術上の問題が生じてくる。更に
、高速素子はノイズマージン等が一般に低く、動作の安
定性にも問題があり、電源条件、アース等の環境条件に
も動作が微妙に影響される。
ｅｒ（：、 ｏｕｐｌｃｄ ｌ、 ｏｇｉｃ）のよう
な高速素子を使用する前者の方式では、シンプルなコン
セプトでソフトウェア、′ファームウェアが設計でき、
並列度が低いので設計がしやすいという長所がある。し
かしながら、その反面、高価な構成要素を使用するため
、装置が高価なものとなってしまう。又、素子の高速化
に伴い、実装上、製造技術上の問題が生じてくる。更に
、高速素子はノイズマージン等が一般に低く、動作の安
定性にも問題があり、電源条件、アース等の環境条件に
も動作が微妙に影響される。
これに対し、低速素子、演算鼎等を複数個並列に動作さ
せて高速化を図る後者の方式には、逆投影装置、フィル
タ装置等、機能的に独立したものを並列に動かす例があ
る。このような方式の場合、局部並列化を行っているた
め、ソフ１へウェア／ファームウェアを装置毎に別々に
作る必要があるため、演算を主体にした一貫した設計思
想をもつことができない。ヌ、装置の効率化の点からみ
ると、それぞれの装置の最適化設計ができないので１コ
スｌ−パフォーマンスが悪い。このような方式では、処
理変更を行う場合や機能アップを図る場合に装置として
の融通性がない。更に、フィルタ装置を複数台並列動作
させるような場合には、装置の効率の悪さ、ラフ１〜ウ
エア／フアームウ、Ｉアの設Ｍ１の困難さが助長されて
しまう。
せて高速化を図る後者の方式には、逆投影装置、フィル
タ装置等、機能的に独立したものを並列に動かす例があ
る。このような方式の場合、局部並列化を行っているた
め、ソフ１へウェア／ファームウェアを装置毎に別々に
作る必要があるため、演算を主体にした一貫した設計思
想をもつことができない。ヌ、装置の効率化の点からみ
ると、それぞれの装置の最適化設計ができないので１コ
スｌ−パフォーマンスが悪い。このような方式では、処
理変更を行う場合や機能アップを図る場合に装置として
の融通性がない。更に、フィルタ装置を複数台並列動作
させるような場合には、装置の効率の悪さ、ラフ１〜ウ
エア／フアームウ、Ｉアの設Ｍ１の困難さが助長されて
しまう。
加算器１乗算器等の演算機能の単位で多重並列化を図る
後者の方式もあるが、このような方式の場合、−貫した
コンセプトでソフトウェア／ファームウェアが設計、製
作でき、効率の良いシステムが生成できる可能性もあり
、融通性／柔軟性もある。しかしながら、ソフトウェア
／ファームウェアの作成が非常に難しいものとなる。又
、並列度によってソフトウェア／ファームウェアがそれ
ぞれ皆異なったものとなってしまう。並列度が増すと、
ソフトウェア／ファームウェアの作成は累積的に難しく
なり、最適化設計が困難になる。即ち、ソフトウェア／
ファームウェアへの負担が増大する（ソフトウェア危機
の可能性あり）、、又、このような大凶データの高速処
理において、０台の装置の並列動作により、処理スピー
ドを約０倍に増大すること（処理時間を約１１０に低減
すること）は至難の技であることはよく知られていると
ころである。更に、処理装置が高速化し、高性能化ずれ
ばする程、全体として高性能を引出すには、目的に対応
した巧妙なファームウェア／ソフトウェア／アルゴリズ
ムの存在がクローズアップされることもよく知られてい
る。
後者の方式もあるが、このような方式の場合、−貫した
コンセプトでソフトウェア／ファームウェアが設計、製
作でき、効率の良いシステムが生成できる可能性もあり
、融通性／柔軟性もある。しかしながら、ソフトウェア
／ファームウェアの作成が非常に難しいものとなる。又
、並列度によってソフトウェア／ファームウェアがそれ
ぞれ皆異なったものとなってしまう。並列度が増すと、
ソフトウェア／ファームウェアの作成は累積的に難しく
なり、最適化設計が困難になる。即ち、ソフトウェア／
ファームウェアへの負担が増大する（ソフトウェア危機
の可能性あり）、、又、このような大凶データの高速処
理において、０台の装置の並列動作により、処理スピー
ドを約０倍に増大すること（処理時間を約１１０に低減
すること）は至難の技であることはよく知られていると
ころである。更に、処理装置が高速化し、高性能化ずれ
ばする程、全体として高性能を引出すには、目的に対応
した巧妙なファームウェア／ソフトウェア／アルゴリズ
ムの存在がクローズアップされることもよく知られてい
る。
本発明はこのような点に濫みてなされたものであって、
その目的は、通常の低速動作素子、装置を複数個並列に
動作させるという後者の方式を採りつつもコストに対応
したシステムを構成できるコストパフォーマンスの優れ
た高速データ処理装置を実現することにある。
その目的は、通常の低速動作素子、装置を複数個並列に
動作させるという後者の方式を採りつつもコストに対応
したシステムを構成できるコストパフォーマンスの優れ
た高速データ処理装置を実現することにある。
（問題点を解決するだめの手段）
前記した問題点を解決プ゛る本発明は、断層撮影装置の
画像再構成装置等に使用するマルチプロセッサ方式の高
速データ処理装置において、複数台の演算処理装置で上
記４！！８置を共用すると共に、各演算処理装置では少
なくとも専用の記憶装置。
画像再構成装置等に使用するマルチプロセッサ方式の高
速データ処理装置において、複数台の演算処理装置で上
記４！！８置を共用すると共に、各演算処理装置では少
なくとも専用の記憶装置。
加減算器及び乗算器を具備して、同一のデータ処理又は
同一処理を多く含んだデータ処理装置を別々なデータに
対して並列に行い、少数回のシンブ′ルな同期制御によ
り、データ処理時間を演算処理装置の数に反比例に低減
させたことを特徴とするものである。
同一処理を多く含んだデータ処理装置を別々なデータに
対して並列に行い、少数回のシンブ′ルな同期制御によ
り、データ処理時間を演算処理装置の数に反比例に低減
させたことを特徴とするものである。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す構成ブロック図である
々図に示寸装置は４個の演ｍ処理装置ＦＰ ＬＪ ｔ−
・ＦＰＵ４を使用した場合の例で、データの流れを中心
に示１ノでいる。図において、ＣＭは各４個の演算処理
プロセッサＦＰＩ〜ＦＰ４から共通にアクセスされる主
記憶装置（以下共通メモリという）、ＩＦ＋ はバス１
ＯＢｔを介して外部記ｍ装置（図示せず）と共通メモリ
ＣＭ面のデータ転送〈特にＤＭＡ転送）を制御するイン
ターフ１イス、ＩＦ２はバスＩ ＯＲ３を介してスキャ
ンデータ収集装置（図示せず）と共通メモ９０Ｍ間のデ
ータ転送を制御するインターフェイスである。
々図に示寸装置は４個の演ｍ処理装置ＦＰ ＬＪ ｔ−
・ＦＰＵ４を使用した場合の例で、データの流れを中心
に示１ノでいる。図において、ＣＭは各４個の演算処理
プロセッサＦＰＩ〜ＦＰ４から共通にアクセスされる主
記憶装置（以下共通メモリという）、ＩＦ＋ はバス１
ＯＢｔを介して外部記ｍ装置（図示せず）と共通メモリ
ＣＭ面のデータ転送〈特にＤＭＡ転送）を制御するイン
ターフ１イス、ＩＦ２はバスＩ ＯＲ３を介してスキャ
ンデータ収集装置（図示せず）と共通メモ９０Ｍ間のデ
ータ転送を制御するインターフェイスである。
これらインターフェイスＩＦｔ、ｒＦｚと共通メモ９０
Ｍ間はバスＩＯＢで接続されている。
Ｍ間はバスＩＯＢで接続されている。
ＰＭＩ−ＰＭ４はそれぞれ各演算処理装置ＦＰＵ１〜Ｆ
ＰＵ４に固有の専用メモリ、Ｓ Ｎ ｔ〜ＳＮ４はそれ
ぞれ各演１１’３！１理プロセッサＦＰｔ”ＦＰ４の出
力を受けてバスＳＮＢと共通接続された読出し可能なレ
ジスタである。これらレジスタＳＮ、〜ＳＮａはそれぞ
れ演算処理プロセッサ「Ｐ、〜ＦＰ４によって内容を変
更り゛ることが１了きるようになっている。これ゛らレ
ジスタＳ Ｎ ｌ−３Ｎ４は各演算処即装置ＦＰｔＪ＋
〜ＦＰＵ４相互間で演障処理の同期を得るために用いる
ものである。
ＰＵ４に固有の専用メモリ、Ｓ Ｎ ｔ〜ＳＮ４はそれ
ぞれ各演１１’３！１理プロセッサＦＰｔ”ＦＰ４の出
力を受けてバスＳＮＢと共通接続された読出し可能なレ
ジスタである。これらレジスタＳＮ、〜ＳＮａはそれぞ
れ演算処理プロセッサ「Ｐ、〜ＦＰ４によって内容を変
更り゛ることが１了きるようになっている。これ゛らレ
ジスタＳ Ｎ ｌ−３Ｎ４は各演算処即装置ＦＰｔＪ＋
〜ＦＰＵ４相互間で演障処理の同期を得るために用いる
ものである。
Ｍ２Ｒ，Δ２Ｂ、ＣＭＢは共通メモリＣＭど各演算処理
装置ＦＰＵｘへ＝ Ｆ Ｐ Ｕ ４とのデータ転送に使
用する双り向性のバス、Ｐ Ｍ Ｂ ＋ −Ｐ Ｍ Ｂ
４は、それぞれ専用メモリＰＭＩ−ＰＭ４と対応する
演算処理プロセッサｒ Ｐ ＋ ” Ｆ Ｐ ４とを接
続するバス、Ｔｌｌ〜Ｔ１４はそわぞれバスＣＭＢとＰ
ＭＢｉ〜ＰＭＢ４間を接続する双方向性のトランシーバ
である。以上の説明で明らかなように、演算処理装置Ｆ
ＰＵＩは演算処理プロセッサ［Ｐｌ、専用メモリＰＭ１
．レジスタＳ Ｎ ｈ及び１−ランシーバＴＲＩ とで
構成されている。この間の事情は他の演算処理装置ＦＰ
Ｕ２〜ＦＰＵ４についても同様である。
装置ＦＰＵｘへ＝ Ｆ Ｐ Ｕ ４とのデータ転送に使
用する双り向性のバス、Ｐ Ｍ Ｂ ＋ −Ｐ Ｍ Ｂ
４は、それぞれ専用メモリＰＭＩ−ＰＭ４と対応する
演算処理プロセッサｒ Ｐ ＋ ” Ｆ Ｐ ４とを接
続するバス、Ｔｌｌ〜Ｔ１４はそわぞれバスＣＭＢとＰ
ＭＢｉ〜ＰＭＢ４間を接続する双方向性のトランシーバ
である。以上の説明で明らかなように、演算処理装置Ｆ
ＰＵＩは演算処理プロセッサ［Ｐｌ、専用メモリＰＭ１
．レジスタＳ Ｎ ｈ及び１−ランシーバＴＲＩ とで
構成されている。この間の事情は他の演算処理装置ＦＰ
Ｕ２〜ＦＰＵ４についても同様である。
第２図は第１図に示した演算処理装置ＦＰＵｉ（１−１
〜４）と演算処理プロセッサＦＰｉの内部構成例を示１
図である。図において、ＰＭｉは前記し７た専用メモリ
、ＷＭｌ ｉ 、ＷＭ２ｉは何れもデータの一時記憶メ
七りと１ノで使用される書込み／読出し可能な高速の１
ノジスタファイル、ト１Ｍｉは主として制御データ。定
数或いは逆投影データ等を格納づ゛るメモリ、ｖｕ＋ｒ
は２人力Ｍ１とＭ２の各１つ同志の乗算を行うｆｊ算器
、ＡＤｉは２人力ＡｉとＡ２の各１つ同志の加減輝を行
う加算器である。これら乗稈器Ｍｕｃ；及び加算器ΔＤ
ｉ としては、通常、バイブライン方式の演算器が用い
られる。
〜４）と演算処理プロセッサＦＰｉの内部構成例を示１
図である。図において、ＰＭｉは前記し７た専用メモリ
、ＷＭｌ ｉ 、ＷＭ２ｉは何れもデータの一時記憶メ
七りと１ノで使用される書込み／読出し可能な高速の１
ノジスタファイル、ト１Ｍｉは主として制御データ。定
数或いは逆投影データ等を格納づ゛るメモリ、ｖｕ＋ｒ
は２人力Ｍ１とＭ２の各１つ同志の乗算を行うｆｊ算器
、ＡＤｉは２人力ＡｉとＡ２の各１つ同志の加減輝を行
う加算器である。これら乗稈器Ｍｕｃ；及び加算器ΔＤ
ｉ としては、通常、バイブライン方式の演算器が用い
られる。
ＢＰｉは逆投影装置、ＣＴ［ｉは全体の統轄制御を行う
制御装置で、該制御装置ＣＴＬｉはマイクロブ１コグラ
ムを内蔵しており、各種メモリのアトＩノスＳ１算や処
理ループ数の計算等に使用する演算器を具備し、マイク
ロプログラムを解読して対応する演算処理を実行するた
めに、装置全体の制御を行う。ＭＩ ＢｉはＷＭｌ ｉ
、ＷＭ２ｉ 、ＨＭｉからＭＵＬｉのＭ１人力用デー
タ転送バス、Ａ１Ｂ１ は〜へ７Ｍ１１．ｗＭ２ｔ 、
ＨＭｉ からＡＤｉの△１人力用データ転送バス、Ｍ２
ＢｉはＣＭ。
制御装置で、該制御装置ＣＴＬｉはマイクロブ１コグラ
ムを内蔵しており、各種メモリのアトＩノスＳ１算や処
理ループ数の計算等に使用する演算器を具備し、マイク
ロプログラムを解読して対応する演算処理を実行するた
めに、装置全体の制御を行う。ＭＩ ＢｉはＷＭｌ ｉ
、ＷＭ２ｉ 、ＨＭｉからＭＵＬｉのＭ１人力用デー
タ転送バス、Ａ１Ｂ１ は〜へ７Ｍ１１．ｗＭ２ｔ 、
ＨＭｉ からＡＤｉの△１人力用データ転送バス、Ｍ２
ＢｉはＣＭ。
ＰＭｉ 、ＷＭｌ ｉ 、ＷＭ２ｉとＭ Ｕ ｌ−ｒ間
の双方向性のデータバス、△２ＢｉはＣＭ、ＰＭｉ 、
ＷＭｌｉ、ＷＭ２ｉとＡＤｉ間の双方向性のデータバス
、ＰＭＢｉはＣＭからＰＭｉ 、 ＷＭｌ ｉ 、 Ｗ
Ｍ２ｉ 、ｌ−ＩＭｉ 、ＢＰｉ 、ＣＴＩ ｉへのデ
ータ転送又はＣＭ、ＰＭｉ 、ＷＭ １ｉ 、ＷＭ２ｉ
、ＨＭｉ、ｃｒＬｒ何れか２つの間でのデータ転送を
行うデータバスである。
の双方向性のデータバス、△２ＢｉはＣＭ、ＰＭｉ 、
ＷＭｌｉ、ＷＭ２ｉとＡＤｉ間の双方向性のデータバス
、ＰＭＢｉはＣＭからＰＭｉ 、 ＷＭｌ ｉ 、 Ｗ
Ｍ２ｉ 、ｌ−ＩＭｉ 、ＢＰｉ 、ＣＴＩ ｉへのデ
ータ転送又はＣＭ、ＰＭｉ 、ＷＭ １ｉ 、ＷＭ２ｉ
、ＨＭｉ、ｃｒＬｒ何れか２つの間でのデータ転送を
行うデータバスである。
共通メモリＣＭは、３種のバスＣＭＢ、Ｍ２Ｂ。
Ａ２Ｂを有しており、演算処理装置ＦＰＵｉの各々対応
する３種のバスＰＭＢｉ 、Ｍ２Ｂｉ 、△２Ｂｉを紅
白して該ＦＰＵｉ とデータの授受を行う。
する３種のバスＰＭＢｉ 、Ｍ２Ｂｉ 、△２Ｂｉを紅
白して該ＦＰＵｉ とデータの授受を行う。
Ｔｌｉ 、Ｔ２ｉ 、Ｔ３ｉは双方向性１−ランシーバ
（双方向性バスドライバ）であり、ＣＭＢとＰＭＢｉ
、Ｍ２ＲとＭ２Ｂｉ 、Ａ２ＢとＡ２Ｂ１とを必汗時に
接続する。Ｍ２Ｂｉ。△２Ｂｉは、１サイクル内でＭＵ
Ｉ ｉ 、ＡＤｉへの入力データ取出しとＭＬＩＬｉ
、ＡＤｉの出力データ（各々Ｍｏｒ 。
（双方向性バスドライバ）であり、ＣＭＢとＰＭＢｉ
、Ｍ２ＲとＭ２Ｂｉ 、Ａ２ＢとＡ２Ｂ１とを必汗時に
接続する。Ｍ２Ｂｉ。△２Ｂｉは、１サイクル内でＭＵ
Ｉ ｉ 、ＡＤｉへの入力データ取出しとＭＬＩＬｉ
、ＡＤｉの出力データ（各々Ｍｏｒ 。
ＡＯｉ ）の他の装置への書込みとを時分割で行い、バ
スを多重に使用している。乗算器Ｍ Ｕ Ｌ ｉの入・
力Ｍ＋にはＭｌ Ｂ＋ と自身の出力ＭＯｉが接続され
、乗算においては何れか１つが選択される。該乗算ＷＭ
ＵＬｉの他方の入力Ｍ２にはバスＭ２Ｂ；とＡＤｉの出
力ＡＯｉが接続され、演算時に何れか１つが選ばれるよ
うになっている。加算器ＡＤｉの一方の入力Ａ１には、
バスＡ１Ｂ１と乗算器Ｍ Ｕ Ｌ、、、 ｉの出力ＭＯ
ｉが接続され、演算では何れか１つが選ばれる。加算器
ＡＤｉの他方の入力Ａ２には、バスＡ２Ｂ１ と自身の
出力ＡＯｉが接続され、演算時に何れか１つが選ばれる
ようになっている。演算処理装置ｒ＝ｐｕ； （ｒ−
１〜４）の８装＠ＰＭｉ 、ＷＭｌ ｉ 、ＷＭ２ｉ
、ＨＭｉ 。
スを多重に使用している。乗算器Ｍ Ｕ Ｌ ｉの入・
力Ｍ＋にはＭｌ Ｂ＋ と自身の出力ＭＯｉが接続され
、乗算においては何れか１つが選択される。該乗算ＷＭ
ＵＬｉの他方の入力Ｍ２にはバスＭ２Ｂ；とＡＤｉの出
力ＡＯｉが接続され、演算時に何れか１つが選ばれるよ
うになっている。加算器ＡＤｉの一方の入力Ａ１には、
バスＡ１Ｂ１と乗算器Ｍ Ｕ Ｌ、、、 ｉの出力ＭＯ
ｉが接続され、演算では何れか１つが選ばれる。加算器
ＡＤｉの他方の入力Ａ２には、バスＡ２Ｂ１ と自身の
出力ＡＯｉが接続され、演算時に何れか１つが選ばれる
ようになっている。演算処理装置ｒ＝ｐｕ； （ｒ−
１〜４）の８装＠ＰＭｉ 、ＷＭｌ ｉ 、ＷＭ２ｉ
、ＨＭｉ 。
ＢＰｉ 、 Ｍ（ＪＬｉ 、 ＡＤｉ 、 ＣＴＬｉ
、 ＳＮｉは互いに並列動作が可能である。演算処理装
置ＦＰＩＪ ｉとＦＰＵｊ＜ｉ≠Ｊ ： ’ ＋ Ｊ
”” １〜４）とはＳＮｉの読出し等を除いて並列動作
できる。演算処理１ｉ ｔａｌ Ｆ Ｐ Ｕ ｉから共
通メモリＣＭへのアクセスは逐次的に行われる。
、 ＳＮｉは互いに並列動作が可能である。演算処理装
置ＦＰＩＪ ｉとＦＰＵｊ＜ｉ≠Ｊ ： ’ ＋ Ｊ
”” １〜４）とはＳＮｉの読出し等を除いて並列動作
できる。演算処理１ｉ ｔａｌ Ｆ Ｐ Ｕ ｉから共
通メモリＣＭへのアクセスは逐次的に行われる。
メモリの構成から眺めると、共通メモリＣＭと専用メモ
リＰＭｉは大容最のメモリで、共通メモリＣＭは仝Ｆ
Ｐ Ｕ ｉに共用されるが、ＰＭｉはＦＰＵｉの専用メ
モリである。＋−１ｙｉは高速の中容量のメモリ、ＷＭ
ｌ ｉ 、ＷＭ２ｉは小容量の作業（一時記憶）メモリ
と見ることができる。このように構成された装置の動作
を説明すれば、以下の通りである。
リＰＭｉは大容最のメモリで、共通メモリＣＭは仝Ｆ
Ｐ Ｕ ｉに共用されるが、ＰＭｉはＦＰＵｉの専用メ
モリである。＋−１ｙｉは高速の中容量のメモリ、ＷＭ
ｌ ｉ 、ＷＭ２ｉは小容量の作業（一時記憶）メモリ
と見ることができる。このように構成された装置の動作
を説明すれば、以下の通りである。
第３図は、第１図、第２図に示した本発明装置の動作を
スキャンと画像再構成の処理の流れと１゜で表わしたフ
ローチャー１・を示し、第４図は、第３図に示す処理を
時間との関係で示したタイミングチャートである。第３
図、第４図に示す処理はオンラインでスキャンと画像再
構成を行っており、各演算処理装＠ＦＰＵｉは例えば連
続する８ビ］−く以下Ｖと略す）ずつのデータを一括し
て処理するようになっている。即ち、８ｖずつ生データ
読込み、前処理、フィルタリング及び逆投影を行うよう
になっている。
スキャンと画像再構成の処理の流れと１゜で表わしたフ
ローチャー１・を示し、第４図は、第３図に示す処理を
時間との関係で示したタイミングチャートである。第３
図、第４図に示す処理はオンラインでスキャンと画像再
構成を行っており、各演算処理装＠ＦＰＵｉは例えば連
続する８ビ］−く以下Ｖと略す）ずつのデータを一括し
て処理するようになっている。即ち、８ｖずつ生データ
読込み、前処理、フィルタリング及び逆投影を行うよう
になっている。
全ての演算処理装置ＦＰＵｉは、スキャンによるデータ
収集時間が短いものとすると、第４図に示すように、オ
ーバヘッドとなる短い時間を除いて完全に並列動作が可
能となっている。第１番目の演算処理装置ＦＰＵＩを除
き、他の演算処理装置ＦＰＵ２〜ＦＰＵ４の処理（従っ
てマイクロプログラム）は、第３図に示すように全く同
じであり、又、ＦＰｔＪ＋は後処理等一部が他の演算処
理装置と異なるだけでほとんど同じである（マイクロプ
ログラムについても同様である）、、又、データの同時
性を要求する同期制御は、以下に説明するように、非常
にシンプルで、デリケートなタイミングで高速な応答性
を要求されることは少ない。
収集時間が短いものとすると、第４図に示すように、オ
ーバヘッドとなる短い時間を除いて完全に並列動作が可
能となっている。第１番目の演算処理装置ＦＰＵＩを除
き、他の演算処理装置ＦＰＵ２〜ＦＰＵ４の処理（従っ
てマイクロプログラム）は、第３図に示すように全く同
じであり、又、ＦＰｔＪ＋は後処理等一部が他の演算処
理装置と異なるだけでほとんど同じである（マイクロプ
ログラムについても同様である）、、又、データの同時
性を要求する同期制御は、以下に説明するように、非常
にシンプルで、デリケートなタイミングで高速な応答性
を要求されることは少ない。
第４図において、（イ）は撮影制御装置（図示せず）の
動作を、（ロ）はスキャンデータ収集装置ＤＡＳ （図
示せず）から出力されて共通メモリＣＭに転送されるデ
ータを、（ハ）は第１の演算処理装置ＦＰＵＩの動作を
、（ニ）は第２の演算処理装置ＦＰＵ２の動作を、（ホ
）は第４番目の演算処理装置ＦＰＵ４の動作をそれぞれ
示している。以下、本発明実施例の動作を説明する。
動作を、（ロ）はスキャンデータ収集装置ＤＡＳ （図
示せず）から出力されて共通メモリＣＭに転送されるデ
ータを、（ハ）は第１の演算処理装置ＦＰＵＩの動作を
、（ニ）は第２の演算処理装置ＦＰＵ２の動作を、（ホ
）は第４番目の演算処理装置ＦＰＵ４の動作をそれぞれ
示している。以下、本発明実施例の動作を説明する。
まず、第１の演算処理装置ＦＰＩＪｔの動作について説
明する。第４図（イ）の斜線領１ｉＪＡに示すように撮
影υＪＩ３１］装置は、マイクロプログラム、制郊デー
タ、定数データ或いは外部メモリからのデータを、共通
メモリＣＭに転送する。共通メモリＣＭ−にこれらデー
タが転送された後、第４図〈ハ）〜（ホ）のＡに示すよ
うに共通メモリＣＭから、各演算処理装置Ｆ［］Ｕｉに
マイクロプログラム。
明する。第４図（イ）の斜線領１ｉＪＡに示すように撮
影υＪＩ３１］装置は、マイクロプログラム、制郊デー
タ、定数データ或いは外部メモリからのデータを、共通
メモリＣＭに転送する。共通メモリＣＭ−にこれらデー
タが転送された後、第４図〈ハ）〜（ホ）のＡに示すよ
うに共通メモリＣＭから、各演算処理装置Ｆ［］Ｕｉに
マイクロプログラム。
制御データ等が転送される。具体的にはバスＣＭＢ→ト
ランシーバＴ１ｉ→バスＰＭＢｉを介して専用メモリｐ
Ｍｉ 、メモリＨＭ＋ 、逆投影装置ＢＰ１及び制御ｌ
ｌ装ＷｌＩＧ Ｔ ｌ−ｉに伝えられる。そして、制御
装＠ｃＴＬｉはレジスタＳＮｉの内容をＯにして、同期
フラグをリセットする。
ランシーバＴ１ｉ→バスＰＭＢｉを介して専用メモリｐ
Ｍｉ 、メモリＨＭ＋ 、逆投影装置ＢＰ１及び制御ｌ
ｌ装ＷｌＩＧ Ｔ ｌ−ｉに伝えられる。そして、制御
装＠ｃＴＬｉはレジスタＳＮｉの内容をＯにして、同期
フラグをリセットする。
次に、演算処理装置ＦＰＵｉ側からスキャンデータ収集
装置ＤＡＳにスキャンデータ０求が出される。この結果
、ＤＡＳからのスキャンデータが第４図（ロ）に示すよ
うに１ｖずつの単位でバス１０Ｂｚ→インターフエイス
ＩＦ２→バスＪＯＢを介して共通メモリＣＭに転送され
る。共通メモリＣＭに最初の８ｖの生データがそろった
ら、それを検知したＦＰＵ＋は、この８Ｖデータをバス
ＣＭＢ→１−ランシーバＴＬＩ→バスＰ Ｍ Ｂ Ｉを
介１ノで専用メモリＰ Ｍ １に格納する。演算処理装
置ＦＰｔＪ＋は、専用メモリＰ Ｍ ｌに格納された８
Ｖデータに対して前処理、コンポリコーション、フィル
タリング、逆投影等のデータ処理を行う。これら演算は
演算処理装置Ｆ ｌ） ｋづ１内の各装置部（乗算器Ｍ
ｔＪＬｘ、Ｉｌｌ算器ＡＤＸ、メモリＨＭ を等）で行
わねる。処理後データは、再び専用メモリＰ Ｍ １に
格納される。
装置ＤＡＳにスキャンデータ０求が出される。この結果
、ＤＡＳからのスキャンデータが第４図（ロ）に示すよ
うに１ｖずつの単位でバス１０Ｂｚ→インターフエイス
ＩＦ２→バスＪＯＢを介して共通メモリＣＭに転送され
る。共通メモリＣＭに最初の８ｖの生データがそろった
ら、それを検知したＦＰＵ＋は、この８Ｖデータをバス
ＣＭＢ→１−ランシーバＴＬＩ→バスＰ Ｍ Ｂ Ｉを
介１ノで専用メモリＰ Ｍ １に格納する。演算処理装
置ＦＰｔＪ＋は、専用メモリＰ Ｍ ｌに格納された８
Ｖデータに対して前処理、コンポリコーション、フィル
タリング、逆投影等のデータ処理を行う。これら演算は
演算処理装置Ｆ ｌ） ｋづ１内の各装置部（乗算器Ｍ
ｔＪＬｘ、Ｉｌｌ算器ＡＤＸ、メモリＨＭ を等）で行
わねる。処理後データは、再び専用メモリＰ Ｍ １に
格納される。
演算処理装置ＦＰＵＩがこのようなデータ処理をしてい
る間にも、共通メモリＣＭには生データが続々と転送さ
れてきており、次の８ｖの生データ即ち９〜１６のデー
タがそろったとき、それを検知した第２の演算処理装置
Ｆ Ｐ Ｕ ２が、この生データを専用メモリＰ Ｍ
２に読込んで、同様に前処理、フコンボリコージョン、
フィルタリング。
る間にも、共通メモリＣＭには生データが続々と転送さ
れてきており、次の８ｖの生データ即ち９〜１６のデー
タがそろったとき、それを検知した第２の演算処理装置
Ｆ Ｐ Ｕ ２が、この生データを専用メモリＰ Ｍ
２に読込んで、同様に前処理、フコンボリコージョン、
フィルタリング。
逆投影等のｆ−夕処理を行って、処理後のデ・−タを専
用メ１すＰ Ｍ２に格納する。
用メ１すＰ Ｍ２に格納する。
同様に、生データ々〜２４Ｖについては、第３の演算書
装置Ｆ Ｐ Ｌ、Ｊ ３が処理し、生データ２５〜３２
Ｖについては、第４の演算処理装置Ｆ Ｐ ｔＪ４が処
理をする。
装置Ｆ Ｐ Ｌ、Ｊ ３が処理し、生データ２５〜３２
Ｖについては、第４の演算処理装置Ｆ Ｐ ｔＪ４が処
理をする。
その次の生データ３３〜４０Ｖが共通メモリＣＭにそろ
う頃には、第１の演算処理装置ＦＰＵ＋が、最初の８ｖ
の生データの処理を絡えているので、この演算処理装置
ＦＰｔＪｔが生データ３３〜４０Ｖを処理をする。以下
同様に、各演算処理装置ＦＰＩＪｉは、前の演算処理装
置が読込Δ７だＹ−タの次のデータを読込んで処理をす
る。スキャンデータ収集装ｆｆ１ＤＡｓから共通メモリ
ＣＭへの生データの転送速度と各演算処理装置Ｆ Ｐｔ
Ｊ ｉのデータ処理速度は予めわかっているので、−括
処理する生データの伍を適切に選べば、各演算処理装置
ＦＰＵｉ間で特に同期をとらなくても、上述の動作は混
乱なく行える。又、各演算処理装置ＦＰＵｉにおけるデ
ータ処理は、第３図に示すように、主要部は全く同一で
あり、その前後の処理が、第１の演算処理装置ＦＰＵＩ
とその他の演算処理装置とでわずかに異なるだけである
。
う頃には、第１の演算処理装置ＦＰＵ＋が、最初の８ｖ
の生データの処理を絡えているので、この演算処理装置
ＦＰｔＪｔが生データ３３〜４０Ｖを処理をする。以下
同様に、各演算処理装置ＦＰＩＪｉは、前の演算処理装
置が読込Δ７だＹ−タの次のデータを読込んで処理をす
る。スキャンデータ収集装ｆｆ１ＤＡｓから共通メモリ
ＣＭへの生データの転送速度と各演算処理装置Ｆ Ｐｔ
Ｊ ｉのデータ処理速度は予めわかっているので、−括
処理する生データの伍を適切に選べば、各演算処理装置
ＦＰＵｉ間で特に同期をとらなくても、上述の動作は混
乱なく行える。又、各演算処理装置ＦＰＵｉにおけるデ
ータ処理は、第３図に示すように、主要部は全く同一で
あり、その前後の処理が、第１の演算処理装置ＦＰＵＩ
とその他の演算処理装置とでわずかに異なるだけである
。
第１の演算処理装置ＦＰＬＪ＋が、自分の受持ちの全て
の８Ｖデータに対して上述の処理を終了したら、専用モ
リメモリＰＭ１からバスＰＭＢ、→トランシーバＴｉｔ
→バスＣＭＢを介して共通メモリＣＭにイメージデータ
を転送し、レジスタＳＮ１の内容を１にして、同期フラ
グをセットする。
の８Ｖデータに対して上述の処理を終了したら、専用モ
リメモリＰＭ１からバスＰＭＢ、→トランシーバＴｉｔ
→バスＣＭＢを介して共通メモリＣＭにイメージデータ
を転送し、レジスタＳＮ１の内容を１にして、同期フラ
グをセットする。
この間の動作を第４図（ハ）のＢに示す。
第２の演算処理装置ＦＰＵ２は、自分の受持ちの全ての
８データの全処理が終了した後、第１の演算処理装＠
Ｆ Ｐ ＬＪ Ｉの同期フラグＳＮ＋を見に行き、同期
フラグが１のときに、共通メモリＣ１Ｍに自分が求めた
イメージデータの加算を行う。
８データの全処理が終了した後、第１の演算処理装＠
Ｆ Ｐ ＬＪ Ｉの同期フラグＳＮ＋を見に行き、同期
フラグが１のときに、共通メモリＣ１Ｍに自分が求めた
イメージデータの加算を行う。
即ち、第１の′６ｊ４算処理装置ＦＰＵ＋の処理が完了
しイメージデータの転送が終了しない間は自己のイメー
ジデータの加算を先行しないようにしている。第２の演
算処理装置Ｆ Ｐ ＬＪ ？は処理結果のイメージデー
タ（専用メモリＰＭ２に格納されている）を共通メモリ
のイメージデータに加算すると同期フラグを１にセット
する＜ Ｓ Ｎ ｚをセットする）。このような演算処
理装置ＦＰＵ２の動作は、残りの演算処理装置ＦＰＵ３
゜ＦＰＵ４についても全く同様である。但し、第３番目
の演算処理装置は第２番目の演算処理装置の同期フラグ
が１にセットされてから自己の５イメージデータの加算
とフラグセットを行い、第４番目の演算処理装置は第３
番目の演算処理装置の同期フラグが１にセットされてか
ら自己のイメージデータの加算とフラグセットを行うよ
うに１ノで、演算処理装置相互間の整合即ち同期をとっ
ている。演算処理装置ＦＰ１、Ｊ ＋はバスＳＮＢを介
して、全ての演算処理装置ＦＰＵｉ （ここでは４台
）の同期フラグをチェックする。全ての同期フラグが１
にセットされていたら、４台の演算処理ａ置ＦＰＵＩへ
−ＦＰＵ４の処理が全て終了していることになるので、
第４図の〈ハ）のＣに示す後処理を行った後、（イ）の
斜線部Ｂに示すように共通メモリＣＭからバスＩＯＢ→
インターフェイスＩＦ１→パスＩ ＯＢ ｈを介して外
部記憶装置等へイメージデータの転送を行う。
しイメージデータの転送が終了しない間は自己のイメー
ジデータの加算を先行しないようにしている。第２の演
算処理装置Ｆ Ｐ ＬＪ ？は処理結果のイメージデー
タ（専用メモリＰＭ２に格納されている）を共通メモリ
のイメージデータに加算すると同期フラグを１にセット
する＜ Ｓ Ｎ ｚをセットする）。このような演算処
理装置ＦＰＵ２の動作は、残りの演算処理装置ＦＰＵ３
゜ＦＰＵ４についても全く同様である。但し、第３番目
の演算処理装置は第２番目の演算処理装置の同期フラグ
が１にセットされてから自己の５イメージデータの加算
とフラグセットを行い、第４番目の演算処理装置は第３
番目の演算処理装置の同期フラグが１にセットされてか
ら自己のイメージデータの加算とフラグセットを行うよ
うに１ノで、演算処理装置相互間の整合即ち同期をとっ
ている。演算処理装置ＦＰ１、Ｊ ＋はバスＳＮＢを介
して、全ての演算処理装置ＦＰＵｉ （ここでは４台
）の同期フラグをチェックする。全ての同期フラグが１
にセットされていたら、４台の演算処理ａ置ＦＰＵＩへ
−ＦＰＵ４の処理が全て終了していることになるので、
第４図の〈ハ）のＣに示す後処理を行った後、（イ）の
斜線部Ｂに示すように共通メモリＣＭからバスＩＯＢ→
インターフェイスＩＦ１→パスＩ ＯＢ ｈを介して外
部記憶装置等へイメージデータの転送を行う。
このように、本発明によれば、第３図のフローチャート
より明らかなように、複数台の演算処理装置が同一の或
いは同一処理を多く含んだデータｇｌ！ｌ理を最小限の
同期制御によって並列に行うことができるので、各演算
処理プロセッサＦＰＩ〜「Ｐ４の動作速度はそれ程高速
でなくても装置全体と【ッでの処理速度は高速となる。
より明らかなように、複数台の演算処理装置が同一の或
いは同一処理を多く含んだデータｇｌ！ｌ理を最小限の
同期制御によって並列に行うことができるので、各演算
処理プロセッサＦＰＩ〜「Ｐ４の動作速度はそれ程高速
でなくても装置全体と【ッでの処理速度は高速となる。
第５図は、予めスキャンが終了し、データの収集が既に
終了しでいる場合の画像再構成の動作を示ず夕・イミン
グチャ−１・、第６図は第５図に示す処理を時間との関
係で示づタイミングチＪｐ−トである。第３図、第４図
に示す動作と異なりデータ収集動作がないので、全ての
演算処理装置は生データの読込み持ちのない完全並列動
作が可能となる。、動作の詳細については、第３図、第
４図について説明したと同種であるので、省略する。
終了しでいる場合の画像再構成の動作を示ず夕・イミン
グチャ−１・、第６図は第５図に示す処理を時間との関
係で示づタイミングチＪｐ−トである。第３図、第４図
に示す動作と異なりデータ収集動作がないので、全ての
演算処理装置は生データの読込み持ちのない完全並列動
作が可能となる。、動作の詳細については、第３図、第
４図について説明したと同種であるので、省略する。
上述の説明においては、画像再構成の場合を例にとって
説明したが、本発咀はこれに限るものではなく、その他
の種々のデータ処理の場合に適用することができる。又
、上述の説明では、演算処理装置４台の並列動作の場合
を例にとったが、４台に限るものではなく任意の台数で
あってもよい。
説明したが、本発咀はこれに限るものではなく、その他
の種々のデータ処理の場合に適用することができる。又
、上述の説明では、演算処理装置４台の並列動作の場合
を例にとったが、４台に限るものではなく任意の台数で
あってもよい。
又、レジスタＳＮｉは他の記憶装置く例えば共通メモリ
ＣＭ）で代用してもよい。外部記憶装置からＰＭｉ 、
ｔ〜（Ｍｉ 、ＢＰｉ 、ＣＴＬｉ等へのデータ転送
を共通メモリＣＭを経由せずに直接転送するようにして
もよい。制御装置ＣＴＩ ＋を（マイクロ）プログラム
メモリ、デコーダ、ル−プカウンタ、演算器、クロック
発生器等で構成してもよい。演算処理装置Ｆ Ｐ Ｕ
ｉの装置として、専用のフーリエ変換装置、前処理装置
。フィルタ装置等（１台又は複数台）を加えでもよい。
ＣＭ）で代用してもよい。外部記憶装置からＰＭｉ 、
ｔ〜（Ｍｉ 、ＢＰｉ 、ＣＴＬｉ等へのデータ転送
を共通メモリＣＭを経由せずに直接転送するようにして
もよい。制御装置ＣＴＩ ＋を（マイクロ）プログラム
メモリ、デコーダ、ル−プカウンタ、演算器、クロック
発生器等で構成してもよい。演算処理装置Ｆ Ｐ Ｕ
ｉの装置として、専用のフーリエ変換装置、前処理装置
。フィルタ装置等（１台又は複数台）を加えでもよい。
又、演算処理装置ＦＰＵｉが共通メモリＣＭを専用メモ
リＰＭｉの拡張アドレスとして参照できる構造のもの（
ＦＰＵｉ内蔵のメモリアドレスの一部が共通メモリＣＭ
のアドレスとなるように構成（〕たもの）であってもよ
い。
リＰＭｉの拡張アドレスとして参照できる構造のもの（
ＦＰＵｉ内蔵のメモリアドレスの一部が共通メモリＣＭ
のアドレスとなるように構成（〕たもの）であってもよ
い。
更に、処理アルゴリズムについては、画像再構成方式は
フィルタ補正逆投影方式に限定されない。
フィルタ補正逆投影方式に限定されない。
又、スキャン、画像再構成処理は、第３図〜第６図に示
したものに限定されない。処理ずべきデータの単位も一
括処理の単位は８■とは限らない。
したものに限定されない。処理ずべきデータの単位も一
括処理の単位は８■とは限らない。
マイクロプログラム、制御データ、定数データ等の転送
は、同種のスキャン、画像再構成処理の開始時点で１回
行うだけにしてもよい。後処理等を全Ｆ Ｐ Ｕで並列
処理するようにしてもよい。
は、同種のスキャン、画像再構成処理の開始時点で１回
行うだけにしてもよい。後処理等を全Ｆ Ｐ Ｕで並列
処理するようにしてもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば以下に示す
ような効果が得られる。
ような効果が得られる。
（１）演算処理装置をｎ台並列接続することにより、略
１／ｎの処理時間で画像再構成を行うことができる。
１／ｎの処理時間で画像再構成を行うことができる。
（２）その場合、シンプルな同期制御方式の故に同期制
御装置が非常にシンプルにできる。即ち、各演算処理装
置間の結合は粗でＪ：＜、従って粗な同期制御（Ｌ ｏ
ｓｅ Ｓ ｙｎｃｈｒｏｎｉｚａｔｉｏｎ＞のみが必要
で、厳密なタイミングでの多数回の同期（この同期が処
理性能に著しく影響する）は全く不要である。
御装置が非常にシンプルにできる。即ち、各演算処理装
置間の結合は粗でＪ：＜、従って粗な同期制御（Ｌ ｏ
ｓｅ Ｓ ｙｎｃｈｒｏｎｉｚａｔｉｏｎ＞のみが必要
で、厳密なタイミングでの多数回の同期（この同期が処
理性能に著しく影響する）は全く不要である。
（３）価格に応じた柔軟なシステム構成（規模の異なる
構成）を採ることができる。旦つ、規模の増大に従い、
略リニアに処理性能を増大できる。
構成）を採ることができる。旦つ、規模の増大に従い、
略リニアに処理性能を増大できる。
（４）名演算（ｌ！Ｘ理装置でのファームウェア（マイ
クロプログラム）、ソフトウェアをほとんど全く同じも
のにできる。従って、それらの開発が容易であ−る。一
般に高能率のファームウェアの生成の生産性を高くする
ことは極めて困難であり、システム構成によりその都度
高効率のファームウェアを生成するのは大変であるが、
本発明によれば、ファームウェアを共用化できる。
クロプログラム）、ソフトウェアをほとんど全く同じも
のにできる。従って、それらの開発が容易であ−る。一
般に高能率のファームウェアの生成の生産性を高くする
ことは極めて困難であり、システム構成によりその都度
高効率のファームウェアを生成するのは大変であるが、
本発明によれば、ファームウェアを共用化できる。
（５）各演算器３！１！装置Ｅ沫、高速プロｔごツザの
中では機能面で比較的シンプルな構造であるので高効率
なファームウェアの生成が可能で、高能率なシステムが
組める。
中では機能面で比較的シンプルな構造であるので高効率
なファームウェアの生成が可能で、高能率なシステムが
組める。
〈６）処理アルゴリズムの変更等、画像再構成処理法の
変化に柔軟に対応できる〈構成単位の演算処理装置の機
能が、加減算１乗算のようなシンプルなものよりなるが
故である）。
変化に柔軟に対応できる〈構成単位の演算処理装置の機
能が、加減算１乗算のようなシンプルなものよりなるが
故である）。
（７）メモリ装置等システム全体での資源の共用により
、全システムで経済的な装置を構成できる。
、全システムで経済的な装置を構成できる。
第１図、第２図は本発明の一実施例を示す構成ブロック
図、第３図は本発明の動作を示すフローチＶ−ト、第４
図はそのタイミングチャート、第５図は本発明の装置の
他の動作を示Ｊフローチャート、第６図はそのタイミン
グチャーｉ−である。 ＩＦｌ、ＩＦ２・・・インターフェイスＦＰＵＩ〜ＦＰ
Ｕ４・・・演算処理装置ＣＭ・・・共通メモリ ＦＰＩ〜ＦＰ４・・・演算処理プロセッサＳ Ｎ ｒへ
□ＳＮ＋・・・レジスタ ＰＭＩ〜Ｐ Ｍ ４・・・専用メモリ Ｔｌ１−ＴＩ４・・・トランシーバ １０Ｂ＋ 、Ｉ ＯＢ２ 、Ｔ ＯＢ、Ｍ２Ｓ。
図、第３図は本発明の動作を示すフローチＶ−ト、第４
図はそのタイミングチャート、第５図は本発明の装置の
他の動作を示Ｊフローチャート、第６図はそのタイミン
グチャーｉ−である。 ＩＦｌ、ＩＦ２・・・インターフェイスＦＰＵＩ〜ＦＰ
Ｕ４・・・演算処理装置ＣＭ・・・共通メモリ ＦＰＩ〜ＦＰ４・・・演算処理プロセッサＳ Ｎ ｒへ
□ＳＮ＋・・・レジスタ ＰＭＩ〜Ｐ Ｍ ４・・・専用メモリ Ｔｌ１−ＴＩ４・・・トランシーバ １０Ｂ＋ 、Ｉ ＯＢ２ 、Ｔ ＯＢ、Ｍ２Ｓ。
Claims (5)
- （１）断層撮影装置の画像再構成装置等に使用するマル
チプロセッサ方式の高速データ処理装置において、複数
台の演算処理装置で主記憶装置を共用すると共に、各演
算処理装置では少なくとも専用の記憶装置、加減算器及
び乗算器を具備して、同一のデータ処理又は同一処理を
多く含んだデータ処理装置を別々なデータに対して並列
に行い、少数回のシンプルな同期制御により、データ処
理時間を演算処理装置の数に反比例的に低減させたこと
を特徴とする高速データ処理装置。 - （２）前記演算処理装置の内部に、専用の各種階層記憶
装置、マイクロプログラムメモリ、除算器、前処理装置
、フィルタ装置、フーリエ変換装置、逆投影装置及びプ
ログラムデコードと対応する処理を制御する制御装置等
の全部乃至は一部を含むようにしたことを特徴とする特
許請求の範囲第１項記載の高速データ処理装置。 - （３）共用する装置として、主記憶装置の他に各種階層
記憶装置、マイクロプログラムメモリ、加減算器、乗算
器、除算器、プログラムデコードと対応する処理を制御
する制御装置、前処理装置、フィルタ装置、フーリエ変
換装置及び逆投影装置等の全部乃至は一部を含むように
したことを特徴とする特許請求の範囲第１項記載の高速
データ処理装置。 - （４）スキャンして収集されるデータを、各演算処理装
置内の専用記憶装置に分割して格納するように構成した
ことを特徴とする特許請求の範囲第１項記載の高速デー
タ処理装置。 - （５）演算処理装置を構成する各装置の一部又は全部が
並列に動作することを特徴とする特許請求の範囲第１項
乃至第４項記載の高速データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138123A JPS61296462A (ja) | 1985-06-25 | 1985-06-25 | 高速デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138123A JPS61296462A (ja) | 1985-06-25 | 1985-06-25 | 高速デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296462A true JPS61296462A (ja) | 1986-12-27 |
Family
ID=15214505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138123A Pending JPS61296462A (ja) | 1985-06-25 | 1985-06-25 | 高速デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296462A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988006321A1 (en) * | 1987-02-19 | 1988-08-25 | Yokogawa Medical Systems, Ltd. | Data processor for image reconstruction |
| JPS63317886A (ja) * | 1987-06-12 | 1988-12-26 | スミスズ・インダストリーズ・パブリック・リミテッド・コンパニー | イメージ処理方法 |
| JPH01237765A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | ディジタル信号処理プロセッサおよびディシタル信号処理プロセッサシステム |
| JPH0231283A (ja) * | 1988-07-21 | 1990-02-01 | Toshiba Corp | 画像再構成装置 |
| US5732164A (en) * | 1991-05-23 | 1998-03-24 | Fujitsu Limited | Parallel video processor apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5260540A (en) * | 1975-11-14 | 1977-05-19 | Hitachi Ltd | Synchronization control of double-type system |
| JPS5713565A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Synchronizing method of multiprocessor computer system |
-
1985
- 1985-06-25 JP JP60138123A patent/JPS61296462A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5260540A (en) * | 1975-11-14 | 1977-05-19 | Hitachi Ltd | Synchronization control of double-type system |
| JPS5713565A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Synchronizing method of multiprocessor computer system |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988006321A1 (en) * | 1987-02-19 | 1988-08-25 | Yokogawa Medical Systems, Ltd. | Data processor for image reconstruction |
| EP0303709A1 (en) * | 1987-02-19 | 1989-02-22 | Yokogawa Medical Systems, Ltd | Data processor for image reconstruction |
| US4941094A (en) * | 1987-02-19 | 1990-07-10 | Yokogawa Medical Systems, Ltd. | Image reconstruction data processing unit |
| JPS63317886A (ja) * | 1987-06-12 | 1988-12-26 | スミスズ・インダストリーズ・パブリック・リミテッド・コンパニー | イメージ処理方法 |
| JPH01237765A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | ディジタル信号処理プロセッサおよびディシタル信号処理プロセッサシステム |
| JPH0231283A (ja) * | 1988-07-21 | 1990-02-01 | Toshiba Corp | 画像再構成装置 |
| US5732164A (en) * | 1991-05-23 | 1998-03-24 | Fujitsu Limited | Parallel video processor apparatus |
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