JPS61231639A - アドレス・ジエネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 （技術分野） 本発明は、一般的に、デジタルシステムのメモリのアド
レッシングに関し、より詳細には、データ配列のための
メモリ内のアドレッシングシーケンスを規定する１組の
パラメータによる上記メモリのアドレスを行うための方
法及び装置圀関する。

（背景技術） 多くのデジタル処理システムに、おいて、特別にプログ
ラムされたユニットは、メモリからのデータアクセスの
オーダリング（順位付け）を制御し、一方特別の目的の
インターフェーシングユニットは、諸構成要素を異なっ
たデータフォーマツティング要求条件で結合する。特別
な目的ユニットの拡大は、非効率をもたらし、高いシス
テム開発経費をもたらし、開−の時間が長くなシ、プロ
グラミング経費が高くなり、システム維持経費が高くな
る。

先行技術のプロセッサにおける演算ユニット（ＡＵ）は
通常、プロセッサ制御ユニットがデータアイテムを演算
セクションに対して順番に並べるのをあるいはデータア
イテムを実行されるオイレーションに対して適当な形に
変換するのを助けるものであった。そして、これにより
制御ユニットの複雑性が増すだけでなく、データ処理を
防害し、これによシプロセッサの効率の低下をもたらし
た。更に、次の命令が中断している間ＡＵはしばしば遊
びの状態にある。関連データアイテム、例えば配列に対
するフォーマッティングオイレーションを連続的に制御
することが望ましく且つ・ＡＵに連続的なＡＵ機能を実
行せしめることが望ましい。

特別な目的命令は、ベクトルマ）　ＩＪクス計算の実行
を容易にするためにデジタル信号プロセッサにおいて実
施されることが多い。一般的に、可能な特別の目的命令
及び配列を正しく索引づけし且つ寸法づけするための他
の命令を用いて信号処理アリゴリズムを実施するには一
連゛の命令が必要である。付属的なパラメータが配列を
索引づけ且つ寸法づけする必要性を無くするより高い次
元の言語が特に望ましくなる。特に、斯かる言語を実施
するのに必要なハードウェアが禁じていない時は望まし
い。

発明の要約 本発明によると、複数のパラメータを含む配列変換演算
子によって規定されたメモリにおいて且つ上記メモリの
制御の下で、ベクトル、マトリクスあるいはブロックを
含む配列に対するアドレッシングシーケンスを発生する
ための方法が提供される。この方法は、上記メモリのア
ドレスジェネレータ部分に初期アドレスパラメータを含
む配列変換演算子の複数のパラメータをロードするステ
ップ、初期アドレスパラメータに対して相対的な配列変
換の変位及び長さパラメータによって規定された複数の
行及び列インデックスを発生するステップ及び行及び列
インデックスの各対を上記メモリに対するアドレスに変
換するステップを含む。

この方法は更に、上記変位パラメータの１つによってア
ドレスが配列の境界外で発生した時に上記アドレッシン
グシーケンスの発生を制御即ち修正するだめに上記配列
変換の境界パラメータを解釈するステップを含む。この
境界パラメータは、ラップアラウンド９モートゞ、ゼロ
充填モード及び境界無視モードを含むオペレーションの
境界モードの１つを規定する。

本発明の別の特徴によると、配列変換パラメータによっ
て規定された配列に対するメモリにおけるアドレッシン
グシーケンスを発生するための方法が与えられ、この方
法は、上記メモリのアドレスジェネレータにおけるイン
デックスジェネレータ手段に配列変換の初期アドレスパ
ラメータデルタ０によって規定された初期アドレスをロ
ードするステップ、上記インデックスジェネレータ手段
に配列変換の変位パラメータをロードするステップ、上
記アドレスジェネレータにおけるカウンタに配列変換の
長さ・ξラメ−タム１をロードするステップ及び上記変
位パラメータを有する上記インデックスジェネレータに
おける初期アドレスパラ゛　　メータを上記長さパラメ
ータに等しい回数だけ増分することにより複数のアドレ
スを発生するステップを含む。本発明に係るこの方法は
、Ｌ１アドレスのライン又ははクトルを生成する。本発
明に係る別の方法は、２次元マトリクス又は３次元ブロ
ックの配列に対するアドレスのシーケンスを生成する。

本発明の１つの実施例によると、複数のポートを有する
メモリに、配列変換演算子のパラメータに応答して×ク
トル、マトリクス又はブロックを含む配列に対するアド
レスのシーケンスを発生するためのアドレスジェネレー
タ、を含むインテリジエン）ｙｔ？−トである上記ホー
ドの少なくとも３つが配設されている。これらのパラメ
ータは、単−又は多次元配列の初期基準点に対する相対
的な複数の行及び列インデックスを発生するための変位
制御ワード及び長さ制御ワードによってインテックスジ
ェネレータにロート９される。これらのインデックスジ
ェネレータに結合されたアドレストランスレータは、行
及び列インデックスの各対をアドレスに変換する。マイ
クロプログラムされたシーケンサは、アト８レスジエネ
レータのオペレーションを制御する。これらのインテリ
ジェントポートの各々が、読出しモードあるいは書込み
モードでもって作動し得る。

本発明の実施例の別の特徴によると、インテリジェント
メモリポートのアト９レスジエネレータが提供されてお
り、このアト８レスジエネレータハ、複数の行及び列イ
ンテックスを発生するためのインデックスジェネレータ
手段であって、配列変換の初期アト９レスパラメータに
よって規定された初期アドレスがロート９されるインデ
ックスジェネレータ手段、配列変換の変位パラメータデ
ルタ１を上記インデックスジェネレータ手段に記憶する
ための手段、上記変位パラメータを有する初期アドレス
を長さパラメータに等しい複数の回数だけ増分するため
に配列変換の長さパラメータＬ１を上記アドレスジェネ
レータに記憶するための手段、及び上記行及び列インデ
ックスを複数のアドレスに変換する手段を含む。このイ
ンデックスジェネレータ手段は、複数の行インデックス
ジェネレータ及び列インデックスジェネレータを含んで
いる。この実施例は、Ｌ１アドレスのライン又ははクト
ルを発生し、２又はそれ以上の次元の複数の配列に対す
るアドレスを発生することもできる。

実施例の説明 第１図について説明する。第１図には、本発明を実施す
る配列変換アドレスジェネレータを含むインテリジェン
トメモリ１０を用いることができる全体システムを示す
マクロ・ファンクション信号プロセッサ（Ｍｒｓｐ）１
ｏのブロック図が示されている。よシ詳細に説明すると
、インテリジェントメモリ１２は、複数のインテリジェ
ントポート１４〜２２を有し得る。しかしながら、本明
細書に記載されているＭＰＳＰＩＱの実施例の場合、ポ
ート１４及び２２の２つは単に、当業者にはよく知られ
た直接メモリアクセス（ＤＭＡ）ポートとして機能する
だけである。ポート１１６、ポート２１８及びポート３
２０は、第１図のシステムにおけるインテリジェントポ
ートである。これは主に、演算ユニット３８からデータ
属性の考慮を完全に隠すと同時に配列変換演算子に基づ
くシーケンスをアドレス指定を実施する能力があるから
である。

インテリジェントメモリ１２に加えて、ＭＦ’５Ｐ１０
は、演算ユニット３８、制御プロセッサ３２、／　−）
”制御ユニット２４、システムＩ１０ユニット４０．Ｉ
バス２６、Ｓバス２８及びＡバス３０を含んでいる。イ
ンテリジェントメモリ１２のインテリジェントポート２
１８及びインテリジェントポート３２０はそれぞれ、演
算ユニット３８の諸入力への３２ビツト直接接続及びイ
ンテリジェントポート１１６に接続する演算ユニット３
８の６４ビツト出力を有しており、これにより、演算ユ
ニット３８及び演算ユニット３８からデータを流すため
の手段を構成している。Ａバス３０は、これら３つのイ
ンテリジェントポート１６〜２０を相互接続するだけで
なく、制御プロセイサ３２の２ポ一トＲＡＭ３４と演算
ユニット３８を相互接続するＭＦＳ、Ｐ１０内部制御バ
スとしての機能を。

果たす。制御プロセッサ３２は、２％７トＲＡＭ３４と
、及び命令を解釈し且つインテリジェントメモリ１２及
び上記命令の実施のための演算ユニット３８を構成する
ための命令シンタプリタ３６を含んでいる。システムバ
ス、即ちＳバス２８は、ノード制御ユニット２４、ポー
ト０１４．、ポート４２２．２ポ一トＲＡＭ３４、命令
インタプリタ３６、演算ユニット３８及びシスチムニ１
０ユニント４０を含む複数のユニットを相互接稗す今。

ＤＭＡポート０１４は、エバス２６を経由してノート制
御ユニット２４に接続されている。このノード制御ユニ
ット２４は、分配、されたマルチプロセッサ及びプロセ
ッサ又はＭＦ、５Ｐ１０等の仙のデバイスにおける高速
度バスのネットワーク間のインター、フェースを与える
。ＤＭＡｙｔ？−）２．４は、システム応用Ｉ１０情報
転送のためのシスチムニ１０ユニツ）４０への直接３２
ビツト接続を有している。

第２図について説明する。第２図には、インテリジエン
トメモリ１２０ブロツク図が示されている。このメモリ
１２は、５つのメモリバンク５２〜６０．アービトレー
ション及びスイッチングネットワーク６２及び、３つの
インテリジェントポート１６〜２０及び２つのＤＭＡポ
ート１４及び２２を含む複数のポート１４へ２２を含ん
でいる。

アービトレーション及びスイッチングネットワーク６２
は、ポート１４〜２２とメモリバンク５２〜６０との間
のデータの流れを方向づける。即ち、これら５つの入口
（ｙ１′？−ト）及び５つの出力（メモリバンク）のた
めのアービトレーション論理を有する８８ビット幅５×
５クロスバースイッ−１を構成する。ここではインテリ
ジェントメモリの特定の実施例がＭＦＳＰＩＯに対して
説明されているが、本発明は、特定の数のメモリバンク
あるいは特定の数のインテリジェントポートあるいは特
定の寸法のクロスバ−スイッチに限定されるものではな
い。

更に第２図について説明する。この５×５クロスバ−は
、データのための６４ビツト、アドレスのための２４ビ
ツト及びポート１４〜２２の各々からの制御を取り扱う
。このアービトレーション論理は、ポート１４〜２２間
の衝突を解決する。

２つ以上のポートが同一バンクのメモリを要求する場合
、アービトレーション論理は、優先順位が高いポートが
その転送を完了するまで優先順位が低い（固定された）
ポートを阻市する。アービトレーションは、サイクル毎
に実行される。これらのメモリバンクの内４つ即ち、バ
ンク０　５２、バンク１５４、バンク２５６　及びバン
ク３５８は、それぞれが６４にワー）’Ｘ６４ビットと
して組織されているランダムアクセスメモリ（ＲＡＭ）
である。メモリバンク４の６０は、１６にワード×６４
ビットとして組織されている読出し専用メモリ（ＲＯＭ
）である。ＲＡＭメモリバンク５２．５８の２つは、主
にＲＥＡＤ、ｌ−トとして用いられる＋ｔｒ−ト２１８
及びポート３２０　によって主に用いられる。他の２つ
のＲＡＭメモリバンクは、メモリのスクラッチノミラド
領域であるだめ、主にＷＲ工ＴＥ　　、ｅ−トとして用
いられるポート１１６を経由して中間値を記憶するのに
そのようなスクラッチパッド領域として主に用いられる
。ＲＯＭメモリパンクロ０は、種々のマクロファンクシ
ョンの演算中に用いられる定数及び近似表を記憶する。

ＤＭＡポート１４及び２２は、■バス２６又はンステム
エ１０ユニット４ｏとデータの大ブロックを転送する目
的のためのインテリジェントメモリ１２との間のインタ
ーフェースとして作用する。転送されたデータのブロッ
クはインテリジェントメモリ１２における連続的位置に
存在する。

ＤＭＡポート１４及び２２はまた、制御及び状態のため
のＳバス２８とインターフェースし、転送ブロックデー
タのための■バス２６又はシステムＩ１０ユニット４０
は、インテリジェントメモリ１２の外部にアクセスし、
転送ブロックデータのためのアービトレーション及びス
イッチングネットワークは、インテリジェントメモリ１
２にアクセスする。

インテリジェントポート、即ちポート１１６、ポート２
１８及びポート３２０は、各データニレメントラアドレ
スし且つフォーマットするための独立の制御を有してい
る。各ポートのセットア　　′ツブパラメータは、それ
が見つけられるパックされたデータの形状（即ちは−ス
アドレス）、及びアクセス（即ち読出し／書込み、転置
、逆転等）の方法を説明している。ポートが開始すると
、説明されたデータの第１エレメントのアクセスを開始
し、エラーに関係々くすべてのデータが読出しあるいは
書き込まれるまでこれを継続する。読出しポート及び書
き込みポートは、ポートのファンクションを決定するた
めのポート■Ｄビットを除いて同等である。

ここで第３図について説明する。第３図には、アドレス
ジェネレータ１００、メモリ制御装置１０２及びデータ
フォーマツタ１０゛４を含ムインテリジェントメモリポ
ート１６〜２０の内の１つのポートのブロック図が示さ
れている。アドレスジェネレータ１００は、データ配列
が演算ユニット３８の操作に対する種々の便宜的な形状
でもって現われることができるようにするためにメモリ
バンク５９におけるデータ配列をアクセスするためにア
ドレスを生成する。データフォーマツタ１０４は、メモ
リバンク５９と演算ユニット３８との間のデータトラン
スレータとして作用する。

データはメモリバンク５９における６４ビツトワード９
にパックされる。パックされたデータは、演算ユニット
３８において用いられる前に、解放され、チータフオー
マツタ１０４において正当化されたままに彦る。メモリ
制御装置１０２は、演算ユニット３８に対する（制御ラ
イン）インターフェースを構成すると同時にアドレスジ
ェネレータ１００及びデータンオーマツタ１０４に対す
る制　′御を構成する。更に、メモリ制御装置１０２は
、アービトレーション及びスイッチングネットワーク６
２に結合されておシ、インテリジェントメモリポートの
全てのメモリアクセスを開始し且つ制御する。

インテリジェントメモリ１２は、高レベル信号処理言語
、例えば、以下に述べられるマクロファンクンヨン言語
＜ＭｒＬ）によって要求された任意のアドレス指定シー
ケンスを実施するために小さな組のパラメータを必要と
する。これらのパラメータは、信号処理言語シンタック
スからのノ・−ドウエア制御パラメータを直接規定する
配列変換と呼ばれる唯１つのアドレス指定演算子に一体
化されている。アドレスジェネレータｌＯＯは、この配
列変換によって規定されたアドレス関数を実施する。第
４Ａ図及び第４Ｂ図に示され且つ以下に説明されるよう
な一対の１６ビツト制御ワード、即ち変位制御ワード８
０及び長さ制御ワード９０は、配列変換パラメータを含
んでおり且つインテリジェント、ｔ？−ト１６〜２０の
任意の１つのポートのアドレスジェネレータ１００成の
アトゝレスレジスタを始動し、このジェネレータは、次
に、配列変換によって規定されたメモリアドレスシーケ
ンスを実施する。

図面と関連させて本発明に係る構造及びオペレーション
を更に説明する前に、本発明を理解するためには、配列
変換におけるパラメータを規定するのに用いられる言語
の配列変換演算子及び特定の特徴を説明することが原時
点では必要である。

前述したようなインテリジェントメモリ１２のアドレス
ジェネレータ１００は、配列変換演算子にによって関数
的に規定される。「演算子」という言葉は、ここでは、
ある入力を演算子の定義に従っである出力に変換する存
在の一般的な数学的意味合いで用いられている。この入
力及び出力は、両方共配列であり、従って「配列変換」
と言う名前である。この演算子は、配列アト９レス指定
は、入れ子状アドレス指定シーケンスの因数分解された
級数に換算して説明している。１つの配列変換は、１つ
のオペレーションを規定するための１０個のパラメータ
を含んでおり、以下に説明される次のシンタックスを有
している。

〔Δ４　Δ３　Δ２　Δ１１ΔＯ〕 （Ｌ４　　Ｌ３　　Ｌ２　　ＬＩ　　Ｉ　　Ｂ）この言
語シンタックスは、インテリジェントメモリ１２におけ
るアドレスジェネレータ１００成分を初期化するのに要
するパラメータに直接対応している。その結果、配列変
換演算子の数学的定義は、アドレスジェネレータ１００
のハート８ウエア定義として機能する。

命令因数分解の技術が、処理プログラムからの　　−デ
ータパラメータの分離と結びついて用いられる時にイン
テリジエントメ、モリ１２が可能になる。

命令は、制御演算子、可変関数、配列変更子、及びオに
ランドに因数分解される。関数を除くこれらの各々は、
メモリオペレーションに重要な影響を与える。制御演算
子は、演算ユニット３８にオはランドデータを適用する
シーケンスを決定するためのアトゞレス指定制御モート
ゝとして作用する。

制御演算子は、長さパラメータ等の配列変換の関　１係
を規定する。可変関数は、メモリから取シ出されたエレ
メントに対して実行される算術論理オペレーションを規
定する。配列変更子は、用いられている制御演算子によ
って規定された通常のアドレス指定モードを変更する。

オはランドは、用いられる特定のデータについて言及す
る。

これらの命令パラメータは、データのパラメータから故
意に″分離されると、これらのデータパラメータは、デ
ータ記述子に維持することができる。

１つのデータ記述子は、可変オ投ランドを説明する情報
の集まり、例えば、データ種類、フォーマット及び位置
からなる。実行時間において、プログラムは変数の記述
子を通してオペランドゝを参照する。データ「形状」に
おける力学的変化は、プログラムに影響を与える変化を
起こすことなく取り扱うことかで゛きる。インテリジェ
ントメモリの１つの重要外要求条件は、可変データ配列
の全体を唯１つのオはラント８として処理することであ
る。

従って、データの位置は、データの配列の初期エレメン
トを参照するは−スアト８レスあるいは初期参照点によ
って決定される。

信号処理アルゴリズムは、マトリクス数学の言語で表現
すると都合がよい。斯かる理由により、ＭＦＬは、配列
志向言語である。ＭＦ’Ｌプログラムにおける大抵の変
数は、単−存在物として処理される関連データの多くの
エレメントを表わしている。大抵の演算は、アイテム毎
の命令外を必要とすることなしに配列上に直接定義され
る。ＭＦＬ配列は、ベクトル、マトリクス及びブロック
の形をとる。配列の個々のエレメントを参照するには、
インデックスと呼ばれる１つ又は２つあるいは３つの数
が配列におけるその位ｆｆ１−マークする必要がある。

ベクトルとは、そのエレメントが唯１つのインデックス
によって選択される配列である。換言すれば、×クトル
は、１つの座標を有しており且つラインに配列されたエ
レメントの集まりと見なされる。このラインにおけるエ
レメントの数は、ベクトルの長さと呼ばれる。ゼロベク
トルは、エレメントを含″！、々いベクトルである。ゼ
ロベクトルの長さはゼロである。

マトリクスとは、そのエレメントが２つのインデックス
によって選択される配列である。マトリクスは、２つの
座標を有しており且つ矩形に配列されたエレメントの集
まりと見々される。各行におけるエレメントの数は行長
と呼ばれる。行座標に沿ったエレメントの位置は、行位
置あるいは列数と呼ばれる。各列におけるエレメントの
数は、列長と呼ばれる。列座標に沿ったエレメントの位
置は、列位置あるいは行数と呼ばれる。行長工及び列長
Ｊは共に、マトリクスの「形状」を構成する。この形状
は、に■と書かれる。

幾つかの応用においては、マトリクスは、平面イメージ
を表わす画素の配列から引き出されたデータのような幾
つかの物理的実体に対する直接一致を有していた。これ
らの場合、マトリクスの特性は、処理に対して直接応用
可能である。他の場合は、マトリクスは、単に処理の目
的のための便宜である。多くの信号処理オズレーンヨン
において、マトリクスは単にはクトルの集まりである。

形状は、行ベクトルの数及び各ベクトルの長さく列の数
に同等）に一致する。この処理は、一度に１つのベクト
ルを用い且つ修正するばクトル組の相互作用的使用を必
要とする。従って、配列変更子の通常の解釈は、それを
配列全体あるいはマトリクスではなく各行ベクトルに適
用することである。勿論、配列全体も修正する必要が時
々生じる。この場合、配列は、唯１つの長いベクトルと
して見なすことができる。

ブロックは、そのエレメントが３つのインデックスによ
って選択される配列である。ブロックは、３つの座標を
有しており且つ１組のマトリクスの中に配列されたエレ
メントの集まシと見なされる、１つのブロックは、マト
リクスに対して前に定義された行及び列用語を用いる。

更に、ブロックＫにおけるマトリクスの数は、ブロック
の深さと呼ばれる。この座標に沿ったエレメントの位置
は、深さ位置あるいはマトリクス数と呼ばれる。行長さ
、列長さ及び深さは、共にブロックの形状を構成する。

ブロックの形状はに：Ｊ：工と書かれる。

因数分解されたアドレス指定の概念を説明するために、
以下の例は、因数分解されたアドレス指定に換算して配
列転置を定量的に説明している。

行主オーダにあるマトリクスがかわりに列によって読み
出されると、出力は、入力配列からの列からなる行を有
するマトリクスとなる。この出力配列は、ランク２であ
り、これは、この手順が２つの変位シーケンスを必要と
じたければならないことを意味している。

ここで第５図について説明する。■が入力配列における
行の長さに等しく且つＪが列の長さに等しいとする。配
列変換は、以下のシーケンスによって説明される。

（０）配列の上部屋コーナから開始。

（１）５個の点のラインを定義するために列方向にＪ−
１回１点下げる。列方向に最初の変位の前の点に戻る。

（２）行方向に１点水平に動かし且つ１×Ｊマトリクス
を定義するためにステップ（１）をＩ−１回繰り返す。

前の例に示されるシーケンスは、配列変換の手順定義に
集められ得る。即ち （０）初期点デルタＯ（Δ０）に進む。

（１）　Ｌｌ個の点のラインを定義するために全部でＬ
ｌ−１回変位デルタ１（Δ１）だけ動かす。このシーケ
ンスの最初の変位の前の点に戻る。

（２）変位デルタに（Δ２）だけ動かし且つＬ２ｘＬ１
点のマトリクスを定義するためにステップ１をＬ２−１
回繰り返す。このシーケンスの最初の変位の前の点に戻
る。

（３）変位デルタ３（Δ３）だけ動かし且つＬ３ｘＬ２
ｘＬ１点のノロツクを定義するためにステップ１及び２
をＬ３−１回繰り返す。

このシーケンスの最初の変位の前の点に戻る。

（４）変位デルタ４（Δ４）だけ動かし且つステップ１
．２及び３をＬ４−１回繰り返し、停止する。

この結果は、Ｌ３ＸＬ２ＸＬ１点のＬ４ブロックの１ｍ
である。出力配列のランクは、これを発生するのに必要
な変位シーケンスの数に等しい。上記の定義を用いると
、ランク４までの出力配列が可能である。各入れ千秋シ
ーケンスは、独立のノ・−ドウエア回路に相当する。、
必要に応じて、より高いランクの形状を生成するために
より多くのシーケンスをこの定義に加えることができる
。

マクロファンクション言語／ＭＦＬ）において、入力配
列Ｃにおける配列変換は、次のシンタックスに従って配
列の名前及びそのデータ記述子の真下に書かれている１
０個のパラメータによって規定される。

Ｃ１６１０：２０ 〔Δ４　Δ３　Δ２　Δ１１　ΔＯ〕 （Ｌ４　　Ｌ３　　Ｌ２　　Ｌｌ　　ｌ　　　Ｂ）これ
らのパラメータは３つのカテゴリ、即ち変位（Ａ、長さ
くＬ）及び境界モー）゛（Ｂ）に分けられる。

ここで第６図について説明する。配列変換の境界モード
ＣＢ）パラメータは、変位及び長さに対する幾何学的内
容をセットする。この境界モードは、与えられた変位が
、配列の境界外に置かれるアドレスの結果をもたらす場
合は、アト８レスジエネレータ１００の作用を決定する
。これらの境界モートゝは次の通りである。

Ｗ＝ラツプデラウンド。境界が変位によって遭遇される
と、アドレスジェネレータは、配列の他方の側の読出し
を継続する。例えば、行に沿って左から右に読出しを行
なっている時、アト８レスジエネレータ１００は、右エ
ツジが遭遇された場合、行の最左エレメントに戻る。

Ｚ−ゼロ充填。配列の外側の全ての点は、読出しポート
に対してゼロと仮定され、ＡＵ３８からの妥当データは
書込みポートに対してドロップする。

工＝境界無視。この接尾辞は、ゼロ充填又はラップアラ
ウンドのどちらかに付けることができる。

この場合、配列における最後の点を除く全ての境界は無
視される。従って、この接尾辞を有するラップアラウン
ドは、アドレスぞインタを配列の頭に戻し、一方ゼロ充
填はポインタの進行を保持する。

第６図は、マトリクスの右エツジに遭遇にるアドレスジ
ェネレータ変位に対する各境界香−ドの゛　　効果を示
している。

配列変換の変位は、正規のシーケンスのアドレスを発生
するだめに反復的に初期的に加えられる。これらの変位
は、２次元面における一般化されたスは−ランクを表わ
す数の対として定義され、これによシ、マトリクスの各
行及び列の終点の検出を容易にする。この表示は、大抵
の信号処理マクロに対して適当である。所望に応じて、
この概念は、ｎ次元配列における一般的変位に対してｎ
集合に延長され得る。配列における変位は、虚数部が行
方向の変位であり、実数部が列方向の変位である複素数
として書くことができる。実数変位は、列方向における
変位がない行方向の変位である。どの形も、ｋクトル、
マトリクス及びブロックに用いることができる。シンボ
ル本川いることができる。第７図に示すように、「１」
　は、行方向への水平な右方への単位変位を定義し、「
ｊ」は、列方向への下方の単位変位を蛍義し、「ｋ」は
、深さ方向への単位変位を定義する。１．ｊ又はｋのど
れかの倍数による変位は、このシンボルに変位の寸法を
先行させることによシ示される。例えば、−５ｊは、負
の列方向への５点の変位を示している。

ブロックを通る一般的な変位は、特定の形（例えば深さ
、列、行）の三重の数を必要とする。大抵の応用の場合
、ｋ方向は、ａ及び１方向に与えられたフレキシビリテ
ィの同じレベルを必要としない。３次元ブロックに形成
されたデータは通常、１組のマトリクスとして取り扱う
ことができる。

これらの場合、このブロックにおける各マトリクスの順
次アクセツシングを伴う各マトリクスにおける２次元変
位で十分である。その結果、ブロックを通る変位三重は
、ハードウェアの中に直接支持されるとは限らない。し
かしながら、より大きなｎ集合を実施するデバイスは幾
つかの応用に対して好都合となり得る。可変変位値は、
配列変換に対するコオはランドに記憶することができる
。

コ第２ランドにおける明示値の存在は、配列変換の対応
変位における「ｄ」シンボルによって示される。この「
ｄ」は、ユーザ定義変数に対して用いられ、また、非コ
ード化定数をアドレスジェネレータ１００の適当なレジ
スタに挿入するためにトランスレータによって定義され
得る。Δ１からΔ４に換算する解釈と共に配列変換の変
位表記法は次のように要約される。

Ｘｉ　　−行Ｘ点を右方に水平に動かす。

Ｙｊ　　＝４点を上下に列方向に動かす。

Ｚｋ　−２点を深さ方向に動かす。

〇　　−変位するな一前のンーケンスを繰す返せ。

ｄ　　−変位は配列変換に対する可変コオはラントゝに
含まれている。

ｄ；ａ−「ａ」点を行に沿って動がし且つ「ｂ」点を列
に沿って上下に動かす。

Ｃ；ｂ；ａ−「ａ」点を行に沿って動かし、「ｂ」点を
列に沿って上下に動かし、ｌ−ｃ」点を深さ方向に動か
す。

命令ロープインク時間は、コードを最も頻繁に必要とさ
れる変位に対して割り当てることにより減少する。１つ
の可能性は、±１２士ｊ、十ｋ。

又はＯに対する３ビットコードを選択することである。

８番目のコードは、「ｄ」に対してであり、これは、変
位置が、命令インタプリタ３６にょって送られる独立の
複素数であることを表明するものである。±１２士Ｊ、
±に、又は０に等しくない全ての可変変位及び定数は、
「ｄ」としてアドレスジェネレータ１００に送られる。

２次元アドレスジェネレータにおいて、各「ｄ」は、合
成された１方向及びｊ方向への一般的変位を示す複素数
に置き換えられる。実数部あるいは虚数部のどちらかが
ゼロである場合、変位は、単に、それぞれ土方向あるい
はｊ方向である。ＺｋＯ形を有する「ｋ」変位は、Ｚｘ
Ｊ、１として規定され、これは配列においては（ＫｘＪ
）：　Ｉに再形成される。全三次元表示を直接支持する
ハードウェアは、三重ノ形の「ｄ」を必要とする。この
３ビツトコートヲ用いると、４つの変位及び初期点を、
第４Ａ図に示すように、唯１つの１６ビツトワードに置
くことができる。

第８図及び第９図について説明する。初期点は、０；０
；０、即ち、配列の上部左コーナーからの変位である。

負の値に対しては、その位置は、境界モードに依存する
。第８図及び第９図は、ラップアランド及びゼロ充填に
対する幾つかの初期点の異なった位置を比較している。

ラップアランドの場合、ブロックの幾つかのコーナへの
変位は以下の通りである。

−１−上部右コーナ −ｊ　　＝下部片コーナ ーｋ　−上部左奥コーナ −１；−下部右コーナ ０　＝上部左コーナ ゼロ充填の場合、これらの諸点の全ては、第９図に示す
ように、配列の土庄コーナの回りに集まっている。ゼロ
充填モードは、配列を、Ｋ；Ｊ：Ｉ形状の外側のエレメ
ントがゼロにセットされている無限エクステントを有す
るものとして解釈する。

配列変換の長さは、変位が実行される回数及びその結果
得られる配列の形状を示す実軒数である。

出力長さを配列の入力形状に換算して規定するために幾
つかの二一モニックが与えられる。大文字のｒＫＪは、
深さを示し、「Ｊ」は列長さを示し、ｒＩＪは入力配列
の行長さを示す。他の数値長さは、それらが定数である
場合変換において明示的に書かれなければならず、それ
らが明示的変位と同様な形で可変である場合、コオ啄ラ
ンドに書がれなければならない。

大抵の数値応用の場合、２項関数に対する１対の入力流
れを形成するために、２つのポートが同時にデータにア
クセスする。他方の入方引き数の対応の変位を２項関数
につき合わせるのに必要な回数だけ変位が生じなければ
ならない場合、数（１１が曹かれる。このシンボルは、
他の引き数の配列変換をつき合わせるために適尚な長さ
を有する命令インタプリタ３６によって実行時間にオー
バーライドすることができあるいはポート１１６及びポ
ート２１８は、置換長さを動的に決定するために対応の
ポート長さをモニタすることができる。

２つの配列変換が１に等しい対応長さを有する場合、こ
のシーケンスに対しては変位は生じない。

これは以下に制御演算子が２つの結合された配列変換に
なるかということである。

配列の境界が遭遇されるまで継続するために変位を規定
することができる。「境界における停止」を意味する長
さＳは、この場合に用いられる。ラップアラウンビモー
ト８において、長さｍがＳにセットされる場合、Δｍの
変位は、Δｍが境界に遭遇するまで継続する。ゼロ充填
モルトゝにおいて、Δｍの変位は、下部レベル変位が境
界に遭遇するまで継続する。

境界における停止が、二項関数の入力データ流れの１つ
をアト９レスするポートの流さ）ξラメータとして用い
られると、他方のポートにおける対応長さは、「１」で
なければならず、これは、「他方の配列がその長さにお
いて停止するまで反復せよ」を意味する。以下は、配列
変換長さシンボルを要約している。

Ｋ＝入力配列の深さ Ｊ−人力配列の列長さ ■＝入力配列の行長さ ｄ−長さが変数に含まれる １＝対応の出力曾列形状をつき合わせるのに必要なだけ
反復せよ Ｓ−□境界が遭遇される時に変位を停止せよ これら６つの長さは、変位と同様なるビットコードに換
算して規定されている。長さフィールド及び境界モード
の全体は、第４Ｂ図に示すように、唯１つの１６ビツト
ワードを占有している。

以下の例は、配列変換（よって可能な配列オペレーショ
ンの幾つかの単純な形を示している。各例ハ、マクロフ
ァンクション言語ＣＭ１’Ｌ）シンタックスに換算して
与えられている。・この配列変換は、そのデータ記述子
に含まれる幾つかのサンプル形状及び種類の配列Ｂ及び
Ｃに適用される。

配列変換の下には、変換からの出力配列のデータ記述子
が書かれている。この情報を包囲しているかっこは、そ
れがインテリジェントメモリー２からの応答であること
を示している。

通常読出し　複数組のマトリクスからなるブロックを有
する行主オーダの配列の順番は、メモリからのデータの
通常のアクセツシングが、０１６　２；８：４ （’Ｏｋ　　ｊ　　ｉ　　ｌ　　０） （ｌ　　Ｋ　　Ｊ　　工　ｌ　　Ｗ） （Ｃ１６２；８：４） となることを意味している。この変換は、この例におい
ては、２゛；８；４の形状を有する１６ビツト複素デー
タのブロックＢに適用される。この表記法は、この配列
アクセスが、初期点０、即ち入力配列の上部左コーナか
ら始まることを規定している。主変位は、長さ１の出力
行を形成するために、１、即ち行方向である。次に、ア
クセスは、ｊ；即ち列方向に移動し、ｊ；工の形状を有
する出力マトリクスを形成するために最初の組の変位を
反復する。゛第３変位シーケンスは、ｋ１即ち深さであ
シ、この後、最終に；Ｊ：Ｉ出力形状を生成するために
列及び行変位の反復が続く。第４変位は、必要に応じて
、ランク４の対応の出力配夕１「をつ１合わせるために
ブロック形状の反復を行う長さ１の反復である。この変
換は配列をその元の“形においているため、識別演算子
と見なされる。

ブロック転置　幾つかのアルゴリズムは、データのブロ
ックが、各行に対して深さ、次に列によって読み出され
ることを必要とする。この場合、配列変換は以下のよう
になる。

Ｃ１０２；８；４ （Ｏｉ　　ｊ　　ｋｌ　　Ｏ） 〔１工　Ｊ　Ｋ　Ｉ　Ｗ〕 （Ｃ１６４：８：２） この配列アクセスは、初期点０、即ち入力配列の上部左
コーナーから始まる。主変位は、長さＫの出力行を形成
するためにに、即ち深さ方向である。

次に、アクセスは、コ、即ち列方向に移動し、ににの形
状を有する出力マトリクスを形成するために最初の組の
変位を反復する。第３変位シーケンスは、ｉ；即ち行方
向であり、この後、最終工；にに出力形状を生成するた
めに列及び深さ変位の反復が続く。

転置　次の配列変換は、行が列になり且つ列が行になる
ようにするためにマトリクスＢを転置する。

Ｒ１６は、１０；２０の形状を有する配列が実１６ビツ
トデータを含むことを意味している。

Ｒ１６１０：２０ 〔００１ｊ　１０〕 （１１Ｉ　　Ｊ　　Ｉ　　０） （Ｒ１６２０：１０） この例及び後続のマトリクスの例において、ブロックの
場合、配列変換はブロックの各マド′リクスに対して反
復されると了解される。

内部積アトゝレッシング　マトリクス掛算に対するアド
レッシングは、おの行ベクトルをＣの列ベクトルに対し
てつき合わせる。Ｂの各行ばクトルは、Ｂの次の行が読
み出される前にＣにおけるＣ（Ｉ）列ベクトルの各々′
をつき合わせるために反復される。これらの配列変換は
以下の通りである。

Ｂ　　　　　　　　　　　　Ｃ Ｒ１６１０：２０　　　　　　　Ｒ１６２０：１５（ｏ
ｊｏ　　１１　　ｏ）　　　　　［：ｏ　　ｏ　　１ｊ
　　ｌ　　ｏ）〔１Ｊ　１　工　Ｉ　Ｗ〕　　　〔１１
工　Ｊ　Ｉ　Ｗ〕（Ｒ１６１０；１５；２０）　　　　
（Ｒ１６１０；１５：２０）Ｂ配列変換における最初の
シーケンスは、長さ工に対して１であり、これは、Ｂか
らの行ベクトルが読み出されていることを意味している
。Ｃに対する対応のシーケンスは、列を読み出し、これ
は、Ｂ（Ｉ）、即ちＢの行長さ及びＣ（Ｊ）、即ちＣの
列長さが同等でなければならないことを意味している。

Ｃに対する第２シーケンスは、長さ工に対してｉであり
、これは、Ｃの列が連続的に読み出されることを意味し
ている。Ｂの行ばクトルは、ゼロ変位及び１長さによっ
て示されるように、Ｃにおける列の数をつ゛き合わせる
ために反復される。

このつき合せは、Ｂの第３シーケンス及びＣに対する対
応の繰返しにおける長さＪに対するｊによって示される
ように、Ｂにおける行ベクトル毎に反復される。

幾つかの慣習を用いることにより配列変換を以下のよう
に省略することができる。

１　何も変位が書かれない時、０（１）であると仮定す
る。これは、「他方の入力配列をつき合わせるのに必要
なだけ反復せよ」を意味する。

２、どの長さにも１又は−１が書かれない時、長さは工
、即ち変数の行長さであると仮定する。

３、　どの長さにもｊあるいは−ｊが書かれない時、長
さはｊ１即ち変数の列長さであると仮定する。

４　どの長さにもｋ又は−ｋが書かれない時、長さはに
１即ち変数の深さであると仮定する。

５、初期点が例も与えられない時、０であると仮定する
。初期点が省略されると、初期点を他の変位から分離す
るのに用いられる垂直ラインは、抹消される。

６　境界モードが何も与えられないと、Ｂはラップアラ
ウンドに等しいと仮定する。

７　配列変換が何も与えられない場合、通常の読出し、
即ち 〔Ｏｋ　ｊ　１１０〕 （ｌ　　Ｋ　　Ｊ　　工　Ｉ　Ｗ〕 であると仮定する。

８　配列変換は、変位ラインの全体を省略した状態で書
き込むことができる。この場合、残りのラインは、通常
の読出しに用いられる形で長さを規定する。変位ライン
が省略されたことを示すために、長さラインに、種類及
び新しいデータ記述子の形の充填が書かれる。セミコロ
ンは、長さを分離するのに用いられる。

Ｂ　　　　　　　　　　　　Ｂ Ｒ１６３；８は　−→　Ｒ１６３：８　に同等Ｒ１６３
：４　　　　　　　（Ｏｋ　　ｊ　　ｉ　　ｌ　　０）
（ｔ　　Ｋ　　３　４　１　　Ｗ） 本発明の構造及びオペレーションの説明に戻る。

そして第１０図について説明する。第１０図には、アド
レスジェネレータ１ｏｏのブロック図が示されている。

アドレスジェネレータ１ｏｏは、各マシンサイクル毎に
そのインテリジェントポートニ対スるアトゝレス１３０
を与える。アドレスジェネレータ１００は、その制御記
憶装置１２０に伴うマイクチシーケンサ１２２．２つの
マトリクスアクセスチップ（ＭＡＣ）１１０及び１１２
を含むインデックスジェネレータ１１１、アドレストラ
ンスレータ１１４、乗算機１１８及びアト９レスジエネ
レータ１００内において情報転送を行うためのＰバス１
２８を含んでいる。マトリクスアクセスチップ（ＭＡＣ
）１１０及び１１２は、配列の各及び全てのデータエレ
メントをアトゝレスするために、第４Ａ図に示される１
６ビツト変位制御ワ−）＋８０及び第４Ｂ図に示される
１６ビツト長さ制御ワード９０を経由しテＭＡｃ：１１
０．　　Ｉ　１２にロート８される配列変換のパラメー
タによって規定される行及び列インデックスを構成する
。

第４Ａ図及び第４Ｂ図に示される配列変換パラメータを
含む１６ビツト制御ワード９のこの対は、インテリジェ
ントポート１６−２０の任意の１つのホードのアドレス
ジェネレータ１００内のアドレスレジスタを初期化し、
このポートは次に、配列変換によって規定されたメモリ
アドレスシーケンスを実施する。第４Ａ図に示されるよ
うな変位制御ワードゝ８０は、６つのフィールドゝを有
している。これらのフィールドの５つが、同等であり且
つ配列変換の変位パラメータ、即ちデルタ４乃至デルタ
０の各々を規定するための３ビツトコードゝを含んでい
る。他方のフィールドゝは、１にセットされる時１６ビ
ツトデータバスの最小桁５ビツトが端数変位を支持する
のに用いられることを示す１ビット端数フィールド（Ｆ
）である。第１表は、これらのチルタフイールド（Ｐ関
数を除く）の大部分に対して得られる８個の関数を挙げ
ている。

第４Ｂ図に示されるような長さ制御ワー）”９０は、６
つのフィールド９を有している。これらのフィールドの
内４つ、即ち長さ４乃至長さ１は、同等であり、且つ配
列変換の長さパラメータの各々を規定するための３ビツ
トコードを含んでいる。

この「モードフィールド り、境界（Ｂ）フィールドゝは１ビツトである。これら
の長さフィールドの各々は、８個の可能な関数を有して
おシ、第２表は、これらの関数及びそれらの定義を挙げ
ている。モードフィールドは、マトリクスアクセスチッ
プ１１０，１１２のアト９レスジエネレータ１００内の
オペレーションのモードを定義し、第３表は、これらの
８個のモードを挙げている。境界フィールド８ビツト、
Ｂは、境界状態が遭遇される時のインテリジェントポー
ト１６、１８．、２０の応答を決定する。「０」にセッ
トされると、ポートはゼロ充填モードを実施する。

境界モードは、本明細書において述べられ且つ第６図に
示されている。

各ＭＡＣデバイス１１０，１１２は、１８，０１ン７．
５　０　０ゲ一トＣＭＯＳゲート配列技術に用いられ得
る。アト９レストランスレータ１１４は、ＭＡＣＩＩＯ
及び１１２並びに乗算器（マルチプライヤ）１１８に結
合されている。乗算器１１８は，９５０５１カリフオル
ニア州サンタクララスコツトプルバー）”３２３６のイ
ンテグレイテットデバイステクノロジインコーポレイテ
ットゞ（工ｎｔｅｇｒａｔｅｃｌ　Ｄｅｖｌｃｅ　Ｔｅ
ｃｈｎｏｌｏｇｙ，　Ｉｎｃ．）製造のモデルＩＤＴ７
２１７Ｌ乗算器によって実施され得る。このアドレスト
ランスレータ１１４は、行及び列インデックスを３０ビ
ツトアドレス１３０に変換し、このアト９レス１３０は
、インテリジエントメモリ１２におけるデータエレメン
トの最上桁ビットの位置を指示する。行及び列インチフ
スが共に乗算されて、ｎ”　Ｅ　Ｔ係数を生ずるように
するために乗算器１１６を制御することができる。アド
レストランスレータは、１４４ピン５７００ゲー）ＣＭ
ＯＳゲート配列技術に実施することができる。マイクロ
シーケンサ１２２及びその関連制御記憶装＃１２０は、
ＭＡｅｌｌＯ及び１１２におけるインデックス発生を直
接制御し且つインテリジェントメモリ１２のパイプライ
ンの全体内のデータ流れに対する制御信号を与える。

マイクロシーケンサは、７５２６５テキサス州ダラスの
テキサスインスツルメントインコーポレイテッド（’ｌ
’ｅｘａｅ　Ｉｎｓｔｒｕｍｅｎｔｓ　Ｉｎｃｏｒｐｏ
ｒａｔｅｄ）製造のＡＳ８９０シーケンサによって実施
され得る。ＭＡＣＩＩｏ、１．１２デバイスはマイクロ
シーケンサ１２２と共にポート１６．１８及び２０の「
インテリジェンス」のバルクを構成する。

ＭＡＣｌｌｏ、１１２論理を分割すると、各ＭＡＣＩ　
１０，１１２に配列変換によって規定された２つの次元
変数を独立にアトゝレスできるようにするスライスアー
キテクチャが与えられる。このインテリジェントメモリ
アーキテクチャは、２つの独立のアト８レス流れを１度
に１つづつ支持する。尚、これらの流れの間のスイッチ
ングは、長さ制御ワード９０における３モート８ビツト
によって命令されるようなマイクロコード制御１２４の
下で行なわれる。従って、これらの３モードピツトは、
ＭＡＣｌ　１０，１１２に対する第３表に要約されたオ
深し−ンヨンの８個のモードを与え且つ以下のようにな
っている。即ち、ＭＡＣＤＵＰＬＥＸモート９は、各Ｍ
ＡＣのオＲレーションに独立に言及し、それぞれはそれ
自身のアドレスシーケンスを生成する。一方、ＭＡＣｓ
ＩＭｐＬｐｘモードは、唯１つのアト９レスシーケンス
を生成スるためにＭＡＣｌ、１０，１１２デバイスのオ
ペレーションを共に言及する。単信モードは、全単信モ
ード及び半単信モードを含んでいる。全単信モート９は
ＭＡＣｌｌｏ、１１２の両方を用いるが、半単信モード
は、単にマイクロコード分割から来る速度に対する最適
化である。デュプレックスモート９ば、それぞれがスカ
シ、ベクトル及びマトリクスに対する３つの変化を有し
ているフラッシュされたデュプレックスモートゝ及びフ
ラッシュされないデュプレックスモートゝと呼ばれるサ
ノモードを含んでいる。フラッシュされたモードデータ
は、ＰＢＯ’５１２８を通してアドレスジェネレータ１
００に送り返され一方フラッシュされないモードデータ
はＡＵ３Ｂに進むかあるいはアドレスはＡＵ３８データ
がＲＡＭメモリ５０のどこに行くかを指示する。スカシ
、ベクトル及びマトリクスモー１は、インテリジェント
メモリの残りが他方のＭＡＣによって発生されたインテ
ックスに作用する時を決定する。

ＭＡＣｌ、１０，１１２デバイスのアーキテクチャによ
って配列変換命令文の直接支持が可能であり、ＭＡＣｌ
ｌｏ、１１２デバイスは、４個までの次元変数を取り扱
うためにインデックスジェネレータ１１２内にカスケー
ドゝ接続されている。これまで述べてきた変位及び長さ
パラメータの概念は、配列変換命令文の基礎である。第
１１図は、インデックスジェネレータ１１１のカスケー
ド接続された上部及び下部マトリクスアクセスチップ１
１０．１１．２内の配列変換パラメータの位置を示して
いる。ＭＡＣｌｌｏ、１１２デバイスの対によって支持
された配列変換は、ランク２の入力形状配列からランク
４の出力形状配列のためのアドレスシーケンスを発生す
る一般的な方法を与えている。

第１１図、第１２図及び第１３図について説明する。こ
れらの図には、ＭＡＣｌ、　１０．　　］　１２デバイ
スの機能的構造が示されている。各ＭＡＣ１１，０，１
１２内には、上部行及び列インデックス対１４０，１４
１及び下部行及び列インデックス対１４２，１４３を含
む４つのインデックスジェネレータ１４０，１４３が存
在している。各インテックスジェネレータは、第１２図
に示すように１６ビツトハースワーキングレジスタ１６
２及び１６ビツト変位レジスタ１６０を含んでいる。

これら２つのレジスタの各々は、命令実行に先立（！ｉ
０） ちＡバス３０を経由して書き込み且つ読み出すことがで
きる。

Ｃ工３６から一旦ロートゝされた下記ＭＡＣ１１２の変
位レジスタ１６０におけるデータは変化しない。ＭＡＣ
ｌｌｏ、１１２に保持された全てのデータは、１６ビツ
ト２の補数であり、整数としてロードされる。部分アド
レツシングモードカ選択されると、シフタ１４８，１４
９は、インデックスが生じる前にデータ５ビツトを右方
（符号が拡大）にシフトする。部分アト９レツシンクモ
ードが選択されないと、ロードされた全てのデータは整
数フォーマットにあり、シフタは透明である。

比較器１４６，１４７は、現在のインデックスと２つの
境界レジスタ、即ち列長さレジスタ１４４と行長さレジ
スタ１４５の内容の連続比較を行う。

この連続比較を行う。この連続比較によって、回路は、
現在のインデックスが状態コードレジスタ及びＭＵＸ１
５８における状態ビットを経由して１入力形状」の境界
限度を越えた時を決定することができる。この入力形状
は、列長さレジスタ１４４と行長さレジスタ１４５の内
容によって定義される。上部長さカウンタ１５０及び下
部長さカウンタ１５１は、同一レベルに含まれるΔＯレ
ジスタの内容に課せられる変位増分の数を計数するのに
用いられる。各部位がΔ０の現在の内容に加えられる毎
に、このレベル内の関連の長さカウンタは減分する。角
符号検出回路は、出力形状の境界においてマイクロシー
ケンサ１２２にフラグする状態１５２，１５３ビツトを
発生する。

インデックスジェネレータ１４０へ１４３の１つのブロ
ック図を示す第１３図について更に説明する。変位レジ
スタ１６０及びワーキングレジスタ１６２の両方は、４
つのクリア及びプリセット入力１７１〜１７４を有して
いる。これらの入力の内２つは、レジスタの上部１５ビ
ツトの選択的クリア又はプリセットに割り当てられる。

他の２つのプリセット及びクリア入力は、レジスタの最
小桁ピッ）（ＬＳＢ）に割り当てられる。従って、これ
らのレジスタ１６０及び１６２は、４つの省略値０．　
１．−１．　−２の１つに非同期的にプリセット且つク
リアされる。インデックスジェネレータ１４０〜１４３
の各々の１つは、排他的論理和ゲート１６８及び補数１
７５信号によって実行される１６ビツト補数能力を有し
ている。また、キャリイ入力１７６の完備した１６ビツ
ト高速キヤリイアダ１７０が存在する。このアーキテク
チャによって、変位レジスタ１６０あるいは列長さレジ
スタ１４４及び行長さレジスタ１４５の補足されないあ
るいは補足された内容をワーキングレジスタ１６２の現
在の内容に加えることができる。

各ＭＡＣ１１０，１１２におけるインデックスジェネレ
ータ１４０〜１４３における上部及び下部レベルレジス
タが、それぞれ、接頭辞Ｕ及ヒＬによって区別される。

斯くして、ＭＡＣＩ　１０゜１１２デバイスのインデッ
クスジェネレータにおける変位レジスタ１６０及びワー
キングレジスタ１６２は、以下の指名を有している。

ｕｒｉ：ｕｃｉ　＝行及び列上部レベルワーキングレジ
スタ（ＵＯ） ｌｒｉ：ｌｃｉ　　＝行及び列下部しはルワーキングレ
ジスタ（ＬＯ） ｕｄｒｉ：ｕｄｃｉ　＝行及び列上部レベル変位レジス
タ（Ｕ２／４） ｌｄｒｉ：１ｄｃｉ　＝行及び列下部レベル変位レジス
タ（Ｌ　１／３） 従って、各ＭＡＣ１１０，１１２は、配列変換のΔ４及
びΔ３変位パラメータを記憶するための上部及び下部イ
ンデックスジェネレータ１４０〜１４３の各々において
上部及び下部変位レジスタ１６０を有している。上部及
び下部ＭＡＣを区別する必要がある場合は、接頭辞Ｕあ
るいはＬが用いられる。

第１４図について説明する。第１４図には、長さカウン
タ１５０，１５１のブロック図が示されている。長さ数
レジスタ１８０は、統計データ（即ち、実施中に更新さ
れない）を含んでおり且つ長さ計数値レジスタ１８２を
再初期化するための基準として作用する。長さ計数値レ
ジスタ１８２は、１次元アクセスシーケンスを発生する
ためにインデックスジェネレータ１４０〜１４３が求め
る変位の数の現在の計数を含んでいる。ＭＡＣｌｌｏ、
１１２の各レベルは、１次元を取り扱う。

斯くして、ＭＡＣｌｌｏ、１１２長さレジスタは、以下
のように呼ばれる。

ＵＮ−上部レベル数レジスタ ＵＣＮ−上部レベル計数値レジスタ １１＝下部レベル数レジスタ ＬＣＮ＝下部レベル計数値レジスタ 長さカウンタ１５０，１５１には、マイクロコードが同
一レベルに属するインデックスジェネレータ内の閉増分
を継続するか否かをＸＣＮＥＧ１９４状態ビットを通し
て決定せしめる負符号検出能力が備えられている。

長さカウンタ１５０，１５１は、妥当インデックスオフ
セット対が発生された時に長さ計数値レジスタ１８２を
１だけ減分する。現在計数が負である場合、状態コード
・ξイブライン遅延により実施された幾つかの減分の後
でも負に届まる。これにより、回路は終了状態を獲得す
るのにより長い時間がかかる。長さカウンタ１５０，１
５１に含まれる長さ数レジスタ１８０及び計数値レジス
タ１８２の両方は、インデックスジェネレータ１４〇−
１４３と同様の方法でもってバスを通して読出し及び書
込みアクセスを可能にする。しかしながら、これらのレ
ジスタ１８０及び１８２は、独立的に書込み可能となっ
ていない。これは、この機能が必要でないためである。

第１５図について説明する。第１５図には、その境界の
外側に識別される複数の領域を有するマトリクスが示さ
れている。行長さ２００及び列長さ２０２は、［ＩＮＰ
ＵＴ　　５ＨＡＰＥＪ（入力形状）を含んでいる。上部
の左手コーナは、ゼロ基準点と見なされる。初期変位ゼ
ロは、この基準点からの逸脱である。入力形状即ちマト
リクスは、データエレメントの行列の数からなっており
、従って２つの次元に限定される。各データエレメント
は、その行インデックス及び列インデックスに換算して
唯−無二に定義される。従って、基準点は（０゜０）と
定義される。領域１，４あるいは７におけるエレメント
は、入力形状の下部性境界を越えたと言われる。任意の
斯かるエレメントの列インデックスは負である。ＭＡＣ
ｌｌｏ、１１２は、従って、２の補数表記法を用いて負
の数を取り扱うことを要求される。ＭＡＣ’１１０．　
１１２は、現在列インデックスの符号ビットから出た状
態ビット１５７をマイクロシーケンサ１２２に供給する
。

領域１，２又は３におけるエレメントは、入力形状又は
マトリクスの下部列境界を越えたと言われる。任意の斯
かるエレメントの行インデックスは負である。ＭＡＣｌ
ｌｏ、１１２は、現在行インデックスの符号ビットから
出た状態ビットをマイクロシーケンサ１２２に供給する
。

領域３，６又は９におけるエレメントは、入力形状又は
マトリクスの上部桁境界を越えたと言われる。任意の斯
かるエレメントハ、正の列インデックスを有するが、列
長さ２０２の整数値は、行長さ２００より長いかあるい
は等しい。

各レベルの現在列インデックスと入力形状の列長さとの
間に実行比較が行なわれる。ＭＡＣｌｌｏ。

１１２は、この実行比較の結果を示す状態ビット１５４
をマイクロシーケンサ１２２に供給する。

領域７．８又は９におけるエレメントは、入力形状又は
マｌ−ＩＪクスの上部列境界を越えたと言われる。任意
の斯かるエレメントは、列長さよシ大きいかあるいは等
しい整数値の正の行インデックスを有する。各しはルの
現在行インデックスと列長さとの間に実行比較が行なわ
れる。ＭＡＣｌｌ、０゜１１２は、この実行比較の結果
を示す状態ビット１５５をマイクロシーケンサに供給す
る。

第１１図乃至第１４図に加えて第１６図について説明す
る。ＭＡＣ１１２は、各エレメントが出力形状を定義す
る行インテックス及び列インデックス対によって規定さ
れる場合の配列変換に応答してエレメントのシーケンス
を発生することを要求される。シーケンスにおけるある
エレメントから次のエレメントへの移動は、行及び動変
位レジスタ１６０の内容を規定し且つこれを現在ワーキ
ングレジスタ１６２の内容に加え、ＭＡＣｌｌ２におけ
る長さカウンタ１８２を減少することによって達成され
る。ＭＡＣｌｌ２の下部レイルは、この１次元移動に用
いられる。下部レベルにおける変位レジスタ１６０及び
下部レベルにおけるワーキングレジスタ１６２には、配
列変換のΔ１変位インテツクスパラメータがロート９さ
れる。第１６図に示す例の場合、ワーキングレジスタ１
６２には初期的には配列変換におけるΔ０によって定義
される点「１」のインテックスによる実施モードに行く
前に先立ち命令インタプリタ３６によって直接ロードさ
れる。下部レベル変位レジスタ１６０の内容によって規
定される１次元における移動が終点（第１６図のインデ
ックス６）に至り且つ長さカウンタが負である時は、以
下のことが生じる。゛即ち、同じＭＡＣＩＩ２の上部レ
ベルにおける変位レジスタ１６０は、そのレベルの現在
インデックスを次の直線シーケンス（即ち第１６図にお
いて１から７まで）移動するのに要する配列変換のΔ２
変位インデックスを含む。下部レベルワーキングレジス
タ１６２に戻ってロートゝされ且つ妥当化された後、そ
の結果は、ＭＡＣＩＩ、２の下部しはルワーキングレジ
スタ１６２にダウンロートゝされ、長さカウンタ数（Ｌ
ＣＮ　）レジスタ１８２は、長さ数（ＬＮ）レジスタ１
８０の内容から再ロードされる。ＭＡＣ１１２の下部レ
ベルは、Δ１変位インデックスパラメータによって規定
される第１６図の７から１２への直線シーケンスをもう
一度完成できる状態になっている。このプロセスは、Δ
１及びΔ２が変化しないため、２次元アドレスシーケン
スに対応する。また、この記述は、本実施例では４次元
迄の高次アトゝレスシーケンスに拡大できる。新しい次
元が求められる毎にＭＡＣｌ　１０、　１１２ハードウ
エアの上部し・ベルから下部レベルへの転送が要求され
る。従って、各Δ０ワーキングレジスタ１６２が、上部
ＭＡＣＩＩＯから下部ＭＡＣ１１２の転送を含む上のレ
ベルからのアクセスを有することはＭＡＣ４１０，１１
２の要求条件である。

第１６図及び第１７図について説明する。第１６図に示
すインデックス５，６及び１２は、入力形状の外側即ち
「規定領域を越えているＪと言われる。これらのインデ
ックスの発生は、選択された境界モードに応じて別々に
取り扱われる。

ＭＡＣＩＩｏ、１１２の各しはルは、第４Ｂ図に示す長
さ制御ワードを記憶する長さ数レジスタ１８０を含んで
いる。この長さ数レジスタ１８０は、初期化の間にＣ工
３６からロード可能であり、この制御ワードの１ビツト
は、境界モート９Ｂに割り当てられる。このビットを通
して選択可能な２つのモードは、「ラップアラウンドゝ
」及び「ゼロ充填」である。各々は、現在インテックス
が（境界状態ビットによって示され牟）領域外にある時
、異なったシステム応答を求める。ザロ充填香−ドの場
合、規定領域外インデックスは「妥当」であるが、メモ
リから得られたデータは、ゼロに置き変えられる。書込
みポートにおいて、データは単にメモリに書き込まれな
い。ラップアラウンド９モードの場合、境界外のインデ
ックスは非妥当と見なされる。唯１つの変位が入力形状
（マトリクス）の外側のインデックスにおいて生じる場
合、入力形状の内側のインデックスを指示するように調
節しなければならないことはこのモート９における要求
条件である。第１７図に示す例の２４から１９に進むイ
ンデックス調節の場合、行長さは列インデックスから減
算されることが要求される。４から４０に進むには、列
長さが行インデックスから引算されることが要求される
。この調節要求条件を支持するためには、ＭＡＣＩＩｏ
、１１２アーキテクチヤは、ｍＡＣｌｌｏ、１１２の各
レベルにおける境界長さレジスタ１４４，１４５の長さ
の選択的減算を行なう。

第１０図について説明する。ＭＡＣＩＩＱ。

１１２デバイスは、配列変換において規定された初期基
準又は開始点（Δ０）からの逸脱を表わす行及び列イン
デックスを生成する。アドレストランづレータ（ＡＴ）
１１４は、乗算器１１８と共に、この逸脱を３０ビツト
アドレス１３０に変換する。こＱアト９レスを計算する
ために、ＡＴ１１４は、ベースアドレス、Δ０（初期開
始点）、行長さく行におけるエレメントのＬｌ、Ｌ４数
）、及びデータ千しメントの充填因数（データエレメン
トを含むビット数）を知らなければならない。、これら
の値は、Ａ　　ＥＵＳ３Ｑを通して行なわれる命令イン
タプリタ３６による現在の命令実施の前にＡ　Ｔ　１．
１４にロードされる。ＡＴＩＩ−４レジスタは、二重バ
ンクにされ、これにより、命令インタプリタ３６は、Ａ
ＴＩＩ、４が現在命令を実施している間に次の命令に対
して作動する。

アドレストランスレータ１１４は、データのエレメント
の位置を識別するために、データの位置を識別する行イ
ンデックス及び列インデックスを直線アトゝレスに実質
的に変換する。Ａ’ｆ’ｌ１４は、行長さ】４９を乗算
器１１８に供給し、乗算器１１８は、行インデックス１
３７逸脱に行長さ】１３９を乗算し、この結果をＡＴｌ
、１４に供給する。ＡＴｌ、１．４は、この積に列イン
デックス１３８逸脱を加えて、これにより初期開始点か
らの全インデックス逸脱を得る。ＡＴＩＩ４は、インデ
ックス逸脱をデータエレメントにおけるビットの数を効
果的に乗算する充填因数に等しい量だけシフトすること
によりこのインデックス逸脱を物理的逸脱に変換する。

このアドレス逸脱は、ペースアト９レスに加えられ、こ
れによりデータエレメントのための３０ビツトアト９レ
ス１３０を得る。この３０ビツトアドレス１３０は現時
点では、アクセスされるべきデータエレメントの最上桁
ビットを示す。高速フーリエ変換（Ｆ”Ｅｉ’Ｔ）計数
アドレスを発生するための代替径路が存在する。この径
路は、行長さを列インデックス（乗算器１６７）に置き
換え且つこの積と列インデックスの和をその積自身（行
インデックスと列インデックスの積）に置き換える。行
インテックス及び列インデックスの積は、ＲＯＭメモリ
パンクロ０に記憶されている複素指数の直線衣への面線
逸脱を表わす。デジタルフーリエ変換（Ｄ　Ｂ”ｒ　）
計数マトリクスは、第１８図に示されている。この図は
、Ｗの指数が、行インデックス及び列インデックスの横
であることを示している。

第３図について説明する。データフォーマツタ（ＤＦ）
１０４は、各々が３２ビツトスライスを有する２つの同
等な１８０ビン２５００ゲ一トＣＭＯＳゲート配列によ
って実施され且つ読出しあるいは書込みデータフォーマ
ツタのどちらかとして構成され得る。この構成は、ハー
ドワイヤード９接続によって制御される。

読出しフォーマツタとして、チータフオーマツタ１０４
は、メモリバンク５９から６４ビツト充填データを読出
し、データエレメントを解放し、全ての不必要なビット
をゼロにシフト且つマスクし、正当化されたままのデー
タエレメントヲＡＵ３８に与える。シフト量及びマスク
パラメータ（即ち充填因子等）は、前に、命令インタプ
リタ３６によってチータフオーマツタ１０４にロードさ
れている。アドレストランスレータ１１４の場合と同じ
ようにして、データフォーマツク１０４制御レジスタも
二重バンクにされる。全ての正常化計算は、命令インタ
プリタ３６によって行なわれる。命令インタプリタ３６
は、シフト量によって結果のＤＦ　１０４を知らせる。

書込みフォーマツタとして、データフォーマツタ１０４
には、演算ユニット３８からの正当化されたままのデー
タエレメントが与えられる。データフォーマツタ１０４
は、読出し修正書込みオペレーションを実施し、これに
より６４ビツトワード８の変化しないエレメントの内の
この新しいデータエレメントをインテリジェントメモリ
１２に充填しなければならない。インテリジェントメモ
リ１２の制御回路は、６４ビツト境界が交差した場合に
のみ読出し修正書込みに対する読出しが行なわれる回路
である。これにより、書込みポートによる不必要なメモ
リ読出しが防止される。

更に第３図について説明する。第３図には、メモリ制御
装置（ＭＣ）１０２が示されており、このメモリ制御装
置は、１４４ピン３５００ゲ一トＣＭＯＳゲート配列に
よって実施され得る。そして、この制御装置は、インテ
リジェントメモリ１２パイプラインに対して全体的な中
心制御を行なう。更に、この制御装置は、命令インタプ
リタ３６、演算ユニット３８及びアービトレーション及
びスイッチングネットワーク６２に対してインターフェ
ースを行なう。

メモリ制御装置１０２のＡ　ＢＵＳ３０インターフェー
スは、Ａ　　ＢＵＳアドレスを復合し、これにより必要
に応じてチップ選択を行ない、また、必要に応じて全て
のＡＢＵＳ制御信号に対して作用しあるいはこれらを分
配する。メモリ制御装量１０２はまた、ＡＢＵＳ３Ｑデ
ータ径路のための双方向バッファを制御する。この方法
によって、各インテリジェントメモリ１６〜２０ポート
は、ＡＢＵＳ３Ｑに負荷を１つだけ与え、全ての復号回
路は、上記Ｊ−ｚ６〜２０の各々に対する１つの中心位
置に存在する。

ＡＵインターフェースは、演算ユニット３８にデータレ
ディ及びデータ要求制御ラインを供給する。これらのラ
インは、Ａ口３８とインテリジェントポート１６，１８
．２０との間のデータ流を制御するのに用いられる。こ
れらの制御ラインの状態に基づいて、メモリ制御装置１
０２は、必要に応じてインテリジェントポートノミイブ
ラインを選択的に開始し且つ停止する能力を有している
。

メモリ制御装置１０２はまた、アービトレーション及び
スイッチングネットワーク６２へのインテリジェントポ
ートのインターフェースを行なう。

メモリ制御装置１０２は、アドレスジェネレータ１００
から３０ビツトアト９レス１３０を受ケ、メモリアクセ
スが必要か否かを（６４ビツトワード境界が交差された
か否かを）を決定する。メモリアクセスが必要である場
合、メモリ制御装置１０２は、アービトレーション及び
スイッチングネットワーク６２に対して３ビツトＢＡＮ
Ｋ　　ＲＮＱＵＥ８Ｔ９３を発生する。メモリ制御装置
１０３は次に、アービトレーション論理からのバンク肯
定９４信号を求め、インテリジェントポートノミイブラ
インを停止し且つポートがメモリアービトレーションを
失なったか否かを演算ユニット３８に知らせる。

斯くして、メモリ制御装置１０２は、インテリジェント
ポートノミイブラインを通る且つインテリジェントポー
ト１６〜２０．演算ユニット３８とメモリバンク５２−
６０との間のデータの全体的流れを制御する。

これで好ましい実施例の説明を完了する。しかしながら
、本発明の範囲から逸脱することなく多くの修正及び変
更が当業者に対しては明らかである。例えば、インテリ
ジェントポート１２におけるＲＡＭ又はＲＯＭ記憶位置
の数は、変・化し且つインテリジェントポートの数はシ
ステム応用に応じて変化し得る。また、アドレスジェネ
レータ１００における乗算機１１８は、先ず直線アト９
レス変位を生成し次にこれをメモリチップの内側で行ア
ドレス及び列アドレス、に分解する命題の方法ではなく
、行及び列インデックスに対して外部的に得られた場合
は除去できる。この場合、ＦｉＩ’Ｔ計数ハ、シュプレ
ックスモードにおいて規定されたと同じような変数「デ
ルタ」を用いて発生され得る。更に、配列変換のパラメ
ータ及び支持ノ１．−ドウエアの実施例は、よシ高−ラ
ンクの配列に対する付加的な変位シーケンスを規定する
ために拡大することができる。

２　　マトリクスの上部屋コーナを示すようにするため
に規定された行及び列レジスタをゼロに初期化する。こ
の結果、ゼロ変位が生じる。

＋１　規定されたデルタ行レジスタをゼロで初期化し且
つデルタ列レジスタを１で初期化する。この結果、行の
１点が右に水平に移動する。

＋ｊ　規定されたデルタ行レジスタ□を１で初期化し且
つデルタ列レジスタをゼロで初期化する。この結果、列
の１点が下に移動す□る。

十ｋ　規定されたデルタ行レジスタを１で初期化し且つ
デルタ列レジスタを１で初期化する。

この結果、右方向に下方に１点対角上に移動が行なわれ
る。

Ｐ　　規定されたデルタ行レジスタをゼロで初期化し且
つデルタ列レジスタをゼロで初期化する。この関数はま
た、行及び列デルタレジスタが、全ての回数の実施の前
にデーター換を必要とする□ことを規定する。（デルタ
１及びデルタ２フイールドには適用できない） −１デルタ行レジスタをゼロで初期化し且つデルタ列レ
ジスタを負の１で初期化する。移動は、左に１点である
。

−ｊ　デルタ行レジスタを負の１で初期化し且つ列レジ
スタをゼロで初期化する。移動は列方向に上に１点であ
る。

−ｋ　デルタ行及び列レジスタを負の１で初期化する。

移動は、左に上方に且つ対角線上に１点である。

１　　対応の出力配列形状に一致するのに必要なだけ反
復する １　　入力配列の行長さ Ｊ　　入力配列の列長さ Ｓ　　境界における停止 ＮＯＰ　　省略オプション ＮＵ　　用いられない ＤＰＸＳ　　　デュプレックスモートスカラＤＰＩ’Ｖ
　　　デュプレックスモート８ベクトルＤＰＸＭ　　　
デュプレックスモードマトリクスＨ８ＰＸ　　　半単信
モード Ｆ’ＤＰＸＳ　　フラッシュされたデュプレックスモー
ト８スカラ Ｆ’ＤＰＸＶ　　フラッシュされたデュプレックスモー
ドベクトル Ｆ’ＤＰＸＭ　　フラッシュされたデュプレックスモー

【図面の簡単な説明】

第１図は、本発明に係るインテリジェントメモｌＪ７’
Ａイスを用いているマクロ・ファンクション信号プロセ
レサ（ＭＦＳＰ）のブロック図。第２図は、インテリジ
ェントメモリ及びそのインターフェーシングバスのノロ
ツク図。第３図は、インテリジェントメモリポートを含
む本発明のブロック図。第４Ａ図及び第４Ｂ図は、配列
変換を規定するための制御ワードフォーマットを示す図
。第５Ａ図乃至第５Ｅ図は、配列変換によって規定され
た配列を転置するための因数分解されたアドレス指定の
シーケンスを示す図。第６図は、アドレスジェネレータ
の変位がマトリクスの右エツジに遭遇する時の３つの境
界モード及び関数を示す図。 第７図は、Ｉ　：　、］’　：　Ｋブロックにおける１
、ｊ及びに変位の方向を示す図。第８図は、ラップアラ
ウンド境界のためのブロック内の幾つかの初期点を示す
図。第９図は、図の充填境界モードにおける幾つかの初
期点を示す図。第１０図は、本発明に係るアドレスジェ
ネレータのブロック図。第１１図は、上部及び下部マト
リクスアクセスチップ内の配列変換パラメータの位置を
示す図。第１２図は、アドレスジェネレータのインデッ
クスジェネレータにおけるマトリックスチップの１つの
チップのブロック図。第１３図は、マトリクスアクセス
チップにおけるインデックスジェネレータの１つのジェ
ネレータのブロック図。第１４図は、マトリクスアクセ
ステップにおける長さカウンタの１つのカウンタのブロ
ック図。第１５図は、行境界及び列境界及び上記境界外
の基準ゾーンを有するマトリクスを示す図。第１６図は
、出力形状を画成するためにマトリクスアクセスチップ
によって発生されたエレメントの１つの例示的シーケン
スを示す図。第１７図は、外部配列境界からのインデッ
クス調整を示す図。第１８図は、Ｗの指数が行インデッ
クス及び列インデックスの積であることを示すデジタル
フーリエ変換係数マトリクスを示す図。 １０・・・マクロファンクション信号プロセッサ（ＭＦ
’ＳＰ）。 １２・・・インテリジェントメモリ。 ２４・・・ノービ制御ユニット。 ３２・・・制御プロセッサ、３４・・・２ポ一トＲＡＭ
。 ３６・・・命令インタプリタ。 ３８・・・演算ユニット、　　　４０・・・システムＩ
１０゜５０−６４Ｋｘ６４ＲＡＭ。 ６０・　、Ｊモリパンク４ＲＯＭｔ６Ｋｘ６４゜６２・
・・アービトレーション及びスイッチンクネットワーク
６２゜ ８０・・・変位制御ワード、９０・・・長さ制御ワード
。 １００・・・アト９レスジエネレータ。 １０２・・・メモリ制御装置。 １、１．　］・・・インデックスジェネレータ。 １１４・・・アト９レストランスレータ。 １１６・・・マルチプレクサ、１１８・・・乗算器。 １４０・・・」二部性インデックスジェネレータ。 １４１・・・上部列インデックスジェネレータ。 １４２−°゛下部行インデックスジェネレータ。 １４３・・・下部列インデックスジェネレータ。 １４４・・・列長さレジスタ。 １４５・・・行長さレジスタ。 １４６．１４７・・・比較器。 １４８．１．４９・・・シフタ。 １５０・・・上部長さカウンタ。 １５１・・・下部長さカウンタ。 １６０・・・変位レジスタ。 １６２・・・ワーキングレジスタ。 １８０・・・長さ数レジスタ。 １８２・・・長さ計数値レジスタ。 １８８・・・デクリメント。 （外５名） ローｔｎｏ＋ １０　寸　句 配 ト２

Claims (12)

【特許請求の範囲】
1. （１）メモリをアドレスするために配列変換によって規
   定された複数の行及び列インデックスを発生する手段を
   含むインテリジェント・メモリのアドレス・ジェネレー
   タ。
2. （２）前記配列変換が、初期基準点に対して相対的に表
   わされる複数の変位及び長さパラメータを含む特許請求
   の範囲第１項に記載のアドレス・ジェネレータ。
3. （３）データの配列の境界外におけるアドレッシングシ
   ーケンスの発生を制御するために前記配列変換の境界パ
   ラメータを解読するための手段を含む特許請求の範囲第
   １項に記載のアドレス・ジェネレータ。
4. （４）配列変換の複数のパラメータによって規定された
   複数の行及び列インデックスを発生するインデックス発
   生手段、及び 前記インデックス発生手段に結合され、前記行及び列イ
   ンデックスを複数のアドレスに変換するアドレス・トラ
   ンスレータ手段、 から構成されるインテリジェント・メモリのアドレス・
   ジェネレータ。
5. （５）前記アドレス・ジェネレータが、前記インデック
   ス発生手段と前記アドレス・トランスレータ手段との間
   に結合される乗算器を有し、前記アドレスを発生するた
   めに前記アドレス変換オペレーションの間に行インデッ
   クスに前記配列変換の行長さパラメータを乗算する特許
   請求の範囲第４項に記載のアドレス・ジェネレータ。
6. （６）前記配列変換が、ラップアラウンドモード、ゼロ
   充填モード及び境界無視モードを含む複数のモードにお
   いて作動するために前記アドレス・ジェネレータのため
   の境界パラメータを規定する特許請求の範囲第４項に記
   載のアドレス・ジェネレータ。
7. （７）前記インデックス発生手段が、前記配列の境界が
   配列変換の前記パラメータの任意の１つによって到達さ
   れた時に配列の反対側においてアドレスを発生するため
   のラップアラウンドモード手段を含む特許請求の範囲第
   ４項に記載のアドレス・ジェネレータ。
8. （８）前記インデックス発生手段が、配列の境界外で発
   生されたアドレスをそこにゼロが記憶されているものと
   して取り扱うためのゼロ充填モード手段を含む特許請求
   の範囲第４項に記載のアドレス・ジェネレータ。
9. （９）前記インデックス発生手段が、最後のアドレス点
   が到達されるまで全ての境界を無視する前記ラップアラ
   ウンドモードにおける配列を進行し、前記配列変換の初
   期アドレス・パラメータによって規定された初期アドレ
   スに戻るためにアドレス・シーケンスのための境界無視
   モードを含む特許請求の範囲第７項に記載のアドレス・
   ジェネレータ。
10. （１０）前記インデックス発生手段が、最後のアドレス
    点が前記配列において到達されるまで前記ゼロ充填モー
    ドにおける配列を進行するためにシーケンスをアドレス
    し１つ前記の最後のアドレス点の後に前記のアドレス信
    号シーケンスを発生することを継続するための境界無視
    モードを含む特許請求の範囲第８項に記載のアドレス・
    ジェネレータ。
11. （１１）複数の行及び列インデックスを発生するための
    インデックス・ジェネレータ手段であって、配列変換の
    初期アドレス・パラメータ・デルタ０によって規定され
    た初期アドレスがロードされるインデックス・ジェネレ
    ータ手段、 前記配列変換の変位パラメータ・デルタ１を上記インデ
    ックス・ジェネレータ手段に記憶するための手段、 前記配列変換の長さパラメータＬ１を上記アドレス・ジ
    ェネレータに記憶するための手段、前記変位パラメータ
    を有する前記インデックス・ジェネレータ手段における
    前記初期アドレスを前記長さパラメータに等しい複数の
    回数だけ増分するための手段、及び 前記行及び列インデックスを複数のアドレスに変換する
    ための手段、 から構成されるアドレス・ジェネレータ。
12. （１２）前記インデックス・ジェネレータ手段が、行イ
    ンデックス・ジェネレータ及び列インデックス・ジェネ
    レータを含む特許請求の範囲第１１項に記載のアドレス
    ・ジェネレータ。