JPS62105287A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理装置に関するものであり、より特定的
には、画像データの鮮鋭化、空間フィルタリング等の画
像信号処理を時系列的に行う信号処理装置に関する。

本発明の信号処理装置は、産業用ロボ−／　トにおける
対象物を識別するビジュアルセンサ等、種々の画像認識
装置の前処理として用いられる。

〔従来の技術〕

画像認識装置における画像信号処理装置は、種々の分野
において知られている。これらの画像信号処理装置にお
ける共通の課題の１つに信号処理スピードを向トさせる
ことがある。すなわち画像信号処理においては一般に、
ぼう大な量の画像データについてたたみ込み積分（コン
ポリニージョン・インテグラル）等の空間的信号処理を
施こすので、信号処理の計算自体に相当時間がか−る上
に、信号処理装置と画像データが記憶されているメモリ
との間のデータ転送回数が非常に多くデータ転送にも相
当時間がか＼る。このような時間は、特に画像信号処理
装置が産業用１コボソトのビジュアルセンサ等のリアル
タイムで作動させるような用途においては、応答性の−
にで問題となる。

前者、すなわち信号処理計算時間の問題については主と
して分解能等の考慮の下にアルゴリズムの単純化、或い
は信号処理装置の高速化といった試みがなされている。

また後者、すなわちデータ転送時間の問題については、
高速メモリの活用、バスの高速化等が試みられている。

しかしながらいずれにしても経済性の観点から制限が課
せられている。

以上の観点の下で、例えば産業用ロボットのビジュアル
センサの画像信号処理装置として採用されている１例と
して第３図に示す画像信号処理装置が知られている。当
該画像信号処理装置は、システムデータバス１００に接
続された演算制ｉｔ’ｌｌ装置（ＣＰＩＩ）ｌ、処理プ
ログラム等が記憶された主メモリ２および入出力（Ｉｌ
ｏ）コントローラ３から成るコンピユー・夕を有してい
る。また画像信号処理装置は、画像データバス１０１に
接続された画像１４号処理部、すなわら、画像データフ
レーｌ、メモリ４、マルチプレクサ５、ベクトルコンポ
リューショラインテグラルブロセソサ１０′、係数レジ
ス５り１１′、双方向性ゲート９および画像処理制御回
路１５′を有している。画像データフレームメモリ４お
よび制御回路１５′はシステムデータバス１００４：。

も接続されている。

画像データフレームメモリ４は、復数のメモリユニット
４１〜４ｎを有している。各々のメモリユニットは、例
えばメモリユニット４１について述べると、ダイナミッ
クＲＡＭ４１ａとシリアル入出力回路４１ｂとから成る
。ダイナミックＲＡＭ４１ａは、第４図にデータストア
アレイを示すように、各メモリセルが８ビツトである。

２５６　Ｘ　２５６個のメモリセルを有している。シリ
アル入出力回路４１ｂは、２５６個のシフトレジスタを
有し、２５６個のデータについてシリアルシフトが可能
であると共に、２５６個のデータをダイナミックＲＡＭ
４１ａの１列、すなわち２５６個のメモリセルに同時に
アクセス可能なようになっている。データフレームメモ
リ４としてダイナミックＲＡＭ４１ａを用いているのは
、２５６　Ｘ　２５６個もの大量のデータを比較的低価
格のメモリによって記憶させるためである。しかしなが
らダイナミックＲＡＭは高速性は期待できない。

従って、通常のランダムアクセスによりデータを１個ご
とアクセスを行うと、ダイナミックＩ？ＡＭへのアクセ
ス時間が相当か＼る。そこで、シリアル入出力回路４１
ｂを設けて１列単位でアクセス可能にしている。

すなわち、画像データを入力時は、ＣＣＤカメラ等のイ
メージセンサ６を対象物を走査し、走査データをＡ／Ｄ
変換器（図示せず）で８ビツトのディジタルデータに変
換しマルチプレクサ５を介してシリアル入出力回路４１
ｂに順次ストアする。１ライン走査後、シリアル入出力
回路４１ｂに２５６個のデータが順次ストアされると、
これら２５６個のデータが同時に所望のロウアドレスラ
インに接続されたダイナミックＲＡＭ４１ａのメモリセ
ルに記憶される。以下同様に画像データを記↑αしてい
く。

画像処理時は、所望のロウアドレスラインに接続された
ダイナミックＲＡＭ４１ａの２５６個のメモリセルの値
が同時にシリアル入出力回路４１ｂに装荷され、装荷さ
れたデータがゲー）１６、画像データバス１０１、双方
向性バス９を介してベクトルコンポリューショラインテ
グラルブロセッナ１０′に入力されて、画像演算処理が
行なわれる。演算処理結果はダイナミックＲＡＭ４１ａ
に記憶される。演算処理結果は、−ヒ記同様２５６個同
時にシリアル入出力回路４１ｂに読み出さ抗、それぞれ
順次Ｄ／Ａ変換器７に送出されてアナログの画像信−号
に変（すされ、ＣＲＴディスプレイ８に印加され、表示
される。

このように低価格で大容量のデータ記１．ａに適するダ
イナミックＲＡｌ＝１の低速性を改善し７、し２かも高
価格化を回避せんとして上述のシリアル入出力回路を設
けた画像データフレームメモリ４を採用している。

画像制御回路１５′は上述のデータフレー１、メモリ４
、マルチプレクサ５、ゲー１−９．１６、ベクトルコン
ポリューショラインテグラルプロセソサ１０’等を制御
する。コンピュータは画像信号処理部と他の処理部、例
えば産業用ロボットの操作部等との調整の下に画像信号
処理部を総括制御する。

この例示においては画像信号処理装置として、ベクトル
コンボリューションインテグラルプロセッサ１０′とベ
クトルコンボリューションインテグラルを行う際の重み
係数を記憶している係数レジスタ１１を示している。ベ
クトルコンポリニージョンインテグラルは一方向におけ
るたたみ込み積分を行うものである。注目画像データＤ
ｉｊの隣接するそれぞれ１個の画像データについて重み
係数ωｍ（ｒｎ　＝　Ｏ，Ｌ　２）とした場合、第５図
に図示の画像データアレイについての３次のベクトルコ
ンボリューションインテグラルＧは、それぞれ、次の如
くなる。

ａ、Ｑ°力方 向、　　−Σ　　　　Σ　　　Ｄ　ｉｊ　ωｍ　　　　
・・・（１）ｉ＝ｉ−１〜ｉ＋１　　ｊ＝ｃｏｎｓｔｍ
＝０〜２ ｂ、４５°方向 Ｇ４．−Σ　　　　　Ｄ　ｉｊ　ωｍ　　　　　　　　
　・＝（２１ｉ＝ｉ−１〜Ｎ＋１ ｊ＝３　１〜ｊ−１ 慣・θ〜２ Ｃ，９０’方向 Ｇｑ＠＝Σ　　　　　Σ　　　Ｄ　ｉｊ　（１７！１１
　　　　”・（３１ｉ−ｃｏａＳｔ　　　ｊ＝ｊ−１＋
ｊ＋１ｍ＝ｏ〜２ ｄ、　　１３５°方向 Ｇ、！、　　＝　Σ　　　　Ｄｉｊωｎｉ　　　　　　
　　・・・ｆ４）ｉ＝ｉ＋１〜１−１ ｊ＝ｊ＋１〜ｊ−１ 涌＝０〜２ 他の方向、１８０°、２２５°、２７０°、３１５’方
向については省略する。

〔発明が解決しようとする問題点〕

以上のベクトルコンボリューションインテグラルを行う
プロセッサｌＯ′としては、該コンボリューションイン
テグラルを高速で行うため、ベクトルコンボリューショ
ンインテグラルの次数に等しい乗算器を並列に設け、そ
れぞれ画像データと重み係数との積を同時に求め、これ
らを加算するような構成となっている。

しかしながら、このようなプロセッサに用いられる乗算
器自体は高速動作が要求されているが故に高価格であり
、ベクトルコンボリューションインテグラルの次数に比
例して高価格の乗算器が必要となりプロセッサの価格、
ひいては画像信号処理装置の価格が高くなるという問題
がある。

〔問題点を解決するための手段〕

本発明は上述の画像信号処理装置等におけるプロセッサ
、すなわち信号処理装置について、所定の信号処理スピ
ードを維持し且回路構成の複雑さを回避しつつ、低価格
を図ることを目的とする。

本発明においては、ベクトルコンボリューション次数よ
り少い数の乗算器、少くとも該乗算器の数に等しいデー
タおよび係数を受け入れ対応するデータおよび係数を対
応する乗算器に印加するよう信号入力回路、前記乗算器
の出力を加算する加算器、および、該加算器の結果を保
持するレジスタ、を具備し、ベクトルコンボリューショ
ン次数に応じて、順次、前記信号入力回路から対応する
データおよび係数を対応する乗算器に印加し、乗算器か
らの乗算結果が前記レジスタの前回の加算結果と前記加
算器において加算するようにした、信号処理装置が提供
される。

〔作　用〕

ベクトルコンボリューション次数より少い数の乗算器に
対応するデータおよび係数を印加し、乗算結果を前回ま
での加算結果に加え、以下、ベクトルコンボリューショ
ン次数に到達するまで順次くり返す。

〔実施例〕

第１図に本発明の４３号処理装置（プロセッサ）が通用
される一例として画像信号処理装置の構成図を示す。

第１図において、画像信号処理装置は、双方向性デー）
　１３　、１４を介して第１および第２のバス１１０、
１２０に接続されたデータ記憶装置２０、同様に双方向
性デーＨ５，１６を介して第１および第２のバス１１０
，１２０に接続されたデータ記憶袋ｆｆ３０、係数レジ
スタ１工、信号処理装置としてのベクトルコンポリュー
ショラインテグラルプロセッサエ０、入力バッファ回路
４０、単方向性ゲート１７、および制御回路１９を有し
ている。データ記憶装置２０　、３０および制御回路１
９はシステムバス１００にも接続されている。ＣＰＵＩ
、主メモリ２および入出力コントローラ３は従来と同様
である。

また第１図には、簡略化のため、第３図におけるマルチ
コンプレッサ５、カメラ６、Ｄ／Ａコンバータ？、ＣＲ
Ｔ８は図示していない。

データ記憶装置２０　、３０はともにメモリセル部２１
　、３１とシリアル入出力回路２２　、３２から構成さ
れており、同一仕様の下で製造されている。すなわちメ
モリセル部２１　、３１はともにグイナミソクＲＡＭで
、第４図に図示の如く、（２５６行）Ｘ（２５６列）−
６４ＫＷのメモリセルを有Ｌ、各メモリセルは８ビツト
である。この実施例では、デー・夕記ｉ１装置２０は、
画像信号処理用データ、すなわち、第３図における、カ
メラ６で走査されＡ／Ｄ変換されてマルチプレクサ５を
介して保存された、８ビツト、２５６階調のグレースケ
ールのデータが１メモリセルに１画素の画像データとし
て記ｔαするのに用いる。他方、データ記憶装置３０は
ベクトルコンボリューションインテグラルの結果を保存
するのに用いる。勿論データ記憶装置２０　、３０の使
用目的は、上記とは逆であってもよい。

シリアル入出力回路２２　、３２はともに、２５６個の
シフトレジスタおよびポインタレジスタを有し、でおり
、メモリセル２１　、３１の１行上の２５６メモリセル
に同時に２５６個のデータを書込み、又は読出しするこ
とが可能であり、シフトレジスタはサイクリックに２５
６個のデータをシフトすることが可能であると共に、ポ
インタシフトレジスタで指定されたアドレスの画像デー
タから順次、データを入力または出力することができる
ようになっている。

第２図に、第１図に図示のプロセッサエ０．レジスタ回
路４０および係数レジスタ１１の回路図を示す。本実施
例は、下記式で規定される５次のベクトルコンボリュー
ションインテグラルを行う場合のものである。

Ｇ　＝　（ｄ　＋Ｄ、＋　ω２ｏ！＋ωｔＯ３＋ω４Ｄ
９＋ωｓＤｓ　　　＝（５）従って、係数レジスタ１１
は５個の係数ω１〜ω５を保持する５個のレジスタから
構成されている。また、入カバソファ回路４ｏも５行分
の画像データを記憶する容量のＲＡＭとそのうちベクト
ルコンポリニージョンを行ないＤ　Ｉ−Ｄ　ｓを保持す
る５個のレジスタ４１〜５１が図示の如く接続されて成
る。レジスタ４１〜４５への画像データの入カバ、ベク
トルコンボリューションの方向に応じて順次入力される
ものとする。

プロセッサ１０は、ベクトルコンポリニージョンの数５
より数の少ない２個の乗算器１０ａ、１０ｂ、１個の加
算器１０ｃ、レジスタ１０ｄ、ゲート回路１０ｅ、およ
び、データ入力側のマルチプレクサ１０ｆ、１０ｇおよ
び係数入力側のマルチブレク４３１０ｈ、１０ｉにより
構成されている。

第２図回路の動作を説明する。

データ処理装置２０側から、ベクトルコンボリューショ
ンの方向に応じた５個のデータＤ、〜Ｄ５をレジスタ回
路４０の各レジスタ４１〜４５に七ノドする。

プロセッサ１０内のレジスタ１０ｄをクリアする。

マルチプレクサ１０「からレジスタ４１のデータＤ４、
マルチプレクサ１０ｈから係数レジスタ１１内の係数ω
１を乗算器１０ａに印加し、同時的に、マルチプレクサ
１０ｇからレジスタ４２のデータＤ２、マルチプレクサ
１０ｉから係数ω２を乗算器工Ｏｂに印加する。

乗算器１０ａ、１０ｂにおいて、それぞれ部分積Ｐ１・
ω＋Ｄ＋　、Ｐ　２＝　（Ｊ）　ｚＤｚを計算する。

上記部分積Ｐ、、Ｐ２および、レジスタ１０ｒｌの値（
初期値−０）がゲート回路１０ｅを介して加算器１０ｃ
に印加され、これらの和が求められ、その結果が再びレ
ジスタ１０ｄに保存される。ゲート回路１０ｅには制御
回路１９からゲート制御信号ＳＧＣが印加され、上記の
如くレジスタ１０ｄの内容が部分積と加算される。

次に、データＤ３、係数ω３、およびデータＤ４、係数
ω、が上記同様乗算器１０ａ、１０ｂに印加され、これ
らの部分積Ｐ３・ω３Ｄ３　、Ｐ　４＝ωＪ４が前回の
部分積の和に加算される。

さらに、データＤＳ、係数ω５が乗算器１０ａに印加さ
れ部分積Ｐ、・ω＝、Ｄ、が計算される。乗算器１０ｂ
にはデータ、係数ともに零が印加される。従って部分積
Ｐ、のみが前回までの部分積の和に加算され、レジスタ
１０ｄに保存される。これにて、レジスタ１０ｄには第
５式で定義された５次のベクトルコンボリューションイ
ンテグラルの結果が保存されたことになる。

レジスタ１０ｄの内容を、ゲート１７、バス１１０を介
して、データ記憶装置３０の該当するメモリセル部３１
部内にストアする。

以上にて、注目データＤ、について隣接するデータＤ　
ｚ、　Ｄ　＋、　Ｄ　４．　Ｄ　ｓについで５次のベク
トルコンボリューションインテグラルが得られたことに
なり、次のベクトルコンボリューションインテグラルを
計算する。すなわち、次のデータをデータ記憶装置２０
側から取り出Ｌ７、バス１２０を経由して新しいデータ
をレジスタ４５に印加すると共に、レジスタ４５〜４２
に保持されていたデータをそれぞれレジスタ４４〜４１
にシフトする。これによって、次のデータを注目データ
とするベクトルコンボリューションインテグラル計算を
」二記と同様に行う。

第２図回路において、ベクトルコンボリューションの次
数５に対し２個の乗算器１０ａ、１０ｂとし、回路の低
価格化を図っている。その反面、３ステツプの乗算およ
び加算を必要とし、プロセッサ１０内のみに要する時間
は、乗算器を５個設ける場合に比しは７３倍となる。し
かしながら、上記（り返し演算は、データ記憶装置２ｏ
から該当する次のデータの取出し動作、得られた結果を
データ記憶装置３０への書込動作と平行して行うもので
あり、これらの動作に成る程度の時間がが＼ることから
、プロセッサ１０自体の処理時間の増大は、第１図全体
装置の実効処理スピードを殆んど低下させないのである
。

乗算器の個数はベクトルコンボリューション次数、装置
全体の処理スピード等を考慮して適宜設定することがで
きる。

〔発明の効果〕

以］；に述べたように本発明によれば、低価格な信号処
理装置が得られる。

【図面の簡単な説明】 第１図は本発明の実施例のプロセッサが適用される画像
信号処理装置の１例を示す構成図、第２図は第１図にお
けるプロセッサとその周辺回路の回路図、第３図は従来
の画像信号処理装置の構成図、第４図はメモリセル内の
データストアアレイを示す図、第５図は画像データの信
号処理形態を示す図、である。 （符号の説明） １・・・ＣＰＵ、　　　　　　２・・・主メモリ、３・
・・Ｉ１０コントローラ、 １０・・・プロセッサ、　　　１１・・・係数レジスタ
、１３〜１７・・・ゲート、　　　１９・・・制御回路
、２０　、３０・・・データ記憶装置、 ２１　、３１・・・メモリセル部、 ２２　、３２・・・シリアル入出力回路、４０・・・入
力バッファ回路、 ｔｏ　ａ　、　１０　ｂ　＝４２算器、１０ｅ・・・加
算器、 １０ｄ・・・レジスタ、 １０ｅ・・・ゲート回路、 １０ｆ、１０ｉ・・・マルチプレクサ、４１〜４５・・
・レジスタ、 ４６・・・入力バッファＲＡＭ。 −一づ一列 メモリセル内のデータストアアレイを示す図第４図 ９σ 画像データの信号処理形態を示す図 第５図

Claims (1)

1. 【特許請求の範囲】 １、ベクトルコンボリューション次数より少い数の乗算
   器、 少くとも該乗算器の数に等しいデータおよび係数を受け
   入れ対応するようデータおよび係数を対応する乗算器に
   印加する信号入力回路、 前記乗算器の出力を加算する加算器、および、該加算器
   の結果を保持するレジスタ、 を具備し、 ベクトルコンボリューション次数に応じて、順次、前記
   信号入力回路から対応するデータおよび係数を対応する
   乗算器に印加し、乗算器からの乗算結果が前記レジスタ
   の前回の加算結果と前記加算器において加算するように
   した、 信号処理装置。