JPS61251974A

JPS61251974A - 画像処理装置

Info

Publication number: JPS61251974A
Application number: JP60093493A
Authority: JP
Inventors: Mitsuo Kurakake; 鞍掛　三津雄; Shoichi Otsuka; 大塚　昭一
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1985-04-30
Filing date: 1985-04-30
Publication date: 1986-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル化された画像情報を処理する画像処
理装置に関する。

（従来の技術）撮像装置によって撮像されて得られた画像の特徴抽出を
行なうとき、ディジタル化された画像情報を２値化して
各画素毎に積和演算を施して０次モメント、１次モメン
ト、２次モメントを算出する必要が生じる。

従来、上述の様なモーメント値の計算は、第３図に示す
如く、ＣＰＵ３が、フレームメモリ１および計数メモリ
２を読みながら逐次積和演算を繰り返すことにより行な
う。

又は、第４図の如く、モーント値計算用の乗算器６と、
大容量加算器７より構成される専用ハードウェアにより
積和演算を実行するものである。

いずれの方式も、０次、１次、２次のモーメント値の計
算は順次シーケンシャルに実行する。

（発明が解決しようとする問題点）しかし、第３図の装置は、構成部品が少ない利点を有す
るものの、一つの画像データの積和演算を求めるまでに
長い時間を要する欠点があり、例えば通常のビデオカメ
ラの１フレ一ム分に相当する２５６Ｘ２５６画素という
多数の画素の積和演算を求めるには適さない。

また、第４図の装置によれば、第３図の方式より比較的
高速に積和演算を求めることができるが、このようにし
て使用される加算器は大型化し高速動作に適さない構成
である。

本発明は、こうした問題点を解消すべくなされたもので
、Ｏｌｌ、２次の各モメント値を算出するための演算時
間を短くすると同時に、その積和演算を行なう加算器の
ビット数を減らしてコストの低減が可能な画像処理装置
を提供することを目的としている。

（問題点を解決するための手段）本発明は、ディジタル化された画像情報を２値化して画
素毎に積和演算を施してｎ次モメント（ｎ＝０．１．２
）を算出する画像処理装置において、前記画像情報を２
値化データＳ　（ｉ　、　ｊ）として記憶するフレーム
メモリと、このフレームメモリから読み出される画素の
列アドレスｉ、ｉ十１．ｉ＋２に対応する２値化データ
をそれぞれ記憶するシフトレジスタと、このシフトレジ
スタの３個の２値化データに対応するｎ次モメントの係
数を発生する係数発生回路と、これらの係数と２値化デ
ータとの積和演算をそれぞれ行なう第１の演算装置と、
この演算装置の出力を前記画像情報の所定画素分だけ加
算が終了するまで保持するバッファメモリと、とのバッ
ファメモリの出力から前記画像情報のｎ次モメントを演
算する第２の演算装置とを具備し、０，１．２次の各千
メント値を同時に算出するようにしている。

（作用）本発明は、ディジタル化された画像情報から所定のしき
い値で２値化して得た画素データＳ（ｉ　、　ｊ）を記
憶しているフレームメモリに、そのアドレス（ｉ　、　
ｊ）に対応する所定の係数、例えば０次のときは１．１
次のときはｉ又はｊ、２次のときはｉ２．ｊ２又はｉｘ
ｊの係数との間で積和（サムプロダクト）演算を施して
ｎ次モメント値の演算をするとき、ラスクスキャン方式
でフレームメモリから読出された３個の２値化データと
それらに対応する０、１．２次のモメントの係数との間
で同時に積和演算を行ない、所定の画素分だけ０．１．
２次のモメントの係数との積和演算が終了したときバッ
ファメモリから上位のプロセッサ（ＣＰ　Ｕ）に転送し
てｊ方向についての係数処理を行なったうえで０．１．
２次モメント値が同時に演算されるようにし、高速演算
を実現するとともにその演算専用のハードウェアの構成
を簡略にしている。

（実施例）以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は、本発明の一実施例を示すブロック図である。

フレームメモリ１０に記憶される画素データとしては、
例えば第２図に示すような順序で合計２５６Ｘ２５６個
の２値化データＳ（ｉ。

ｊ）が配列されている。１１は、フレームメモリ１０か
ら２値化データＳ　（ｉ　、　ｊ）を１行分づつ読出し
て記憶するシフトレジスタ、例えばシリアルアクセスメ
モリ（ＳＡＭ）で、このＳＡＭＩＩには１画素データづ
つ所定のしきい値でもって２値化された画素データが供
給され、フレームメモリ１０に書込みできるようになっ
ている。

また、このＳＡＭＩＩの出力側には、３個の従続接続さ
れたレジスタ１２．１３．１４が設けられ、そこに１画
素データづつ出力される画素データＳ（ｉ、ｊ）、Ｓ（
ｉ＋１．ｊ）、Ｓ（ｉ＋２、ｊ）が記憶され、所定のシ
フトパルスで順次後段のレジスタに画素データがシフト
される。

１５は、列（ｉ）カウンタ、行（ｊ）カウンタとからな
るアドレスカウンタで、このアドレスカウンタ１５によ
ってフレームメモリｌＯの任意の行アドレスｊを指定し
てＳＡＭＩＩとフレームメモリ１０の間のアクセスする
１行分にアドレス指定を行うものである。また、このア
ドレスカウンタ１５のタ１］アドレス値上は、マルチプ
レクサ１６に供給され、ｆｙアドレス値工は、バッファ
レジスタ１７に供給されている。

１８は、フレームメモリ１０の画像情報に対する加重係
数を記憶する係数メモリで、この係数メモリ１８はマル
チプレクサ１６を介して第１のレジスタ１９に接続され
るとともにマルチプレクサ２０を介して第２のレジスタ
２１に接続されている。また、第１のレジスタ１９は、
上記マルチプレクサ１６から供給される列アドレス値ｉ
を記憶するとともに、マルチプレクサ２０を介して第２
のレジスタ２１に接続され、前記シフトレジスタを構成
するレジスタ１２．１３．１４のシフトパルスに同期し
て、更新された列アドレス値ｉが第２のレジスタ２１に
転送される。

２３〜２５は、それぞれ第１．第２、第３のレジスタ１
９．２１．２２に接続されたマルチプレクサで、その出
力側にランダムアクセスメモリ（ＲＡＭ）２６．２７．
２８が接続されている。

ＲＡＭ２Ｂは、第１のレジスタ１９から読出されたグ（
（アドレス値ｉに対応してその２乗値１２を発生してレ
ジスタ１２の２値化データとのアンド出力を第１の加算
器２９に出力するメモリテーブル（Ｘｉｚ）をＡ：Ｌ、
ＲＡＭ２７ｊ−１、第２のレジスタ２１から読出された
列アドレス値ｉとレジスタ１３の２値化データとのアン
ド出力を第２の加算器３０に出力するメモリテーブル（
Ｘｉ）をなしている。また、マルチプレクサ２５には第
３のレジスタ２２とレジスタ１４とが接続され、その出
力側のＲＡＭ２８はメモリテーブル（×１）として機能
している。

これらＲＡＭ２６．２７．２８の出力は、それぞれ加算
器２９．３０．３１に供給され、フレームメモリ１０の
１行分の２値化データについて順次加算するようになっ
ており、この積和演算を行なうＲＡＭ２６．２７．２８
と、加算器２９．３０．３１は、フレームメモリ１０の
ｉ方向アドレスのビット数に応じてそのビット数が決定
されている。

３２．３３．３４は、−上記加算器２９．３０．３１の
加算結果を所定画素分だけ加算が終了するまで保持する
バッファメモリである。これらのバッファメモリ３２．
３３．３４は、画像処理のため専用のＣＰＵ３５に、そ
のデータバス３６を介して接続されるとともに、制御ロ
ジック部３７と接続され、データバス３６からＣＰＵ３
５に加算結果を転送した後、そのメモリ内容がクリアさ
れるようになっている。これらバッファメモリ３２．３
３．３４からＣＰＵ３５に転送される加算結果は、後述
する０〜２次の６種のモメント値に含まれる３種の基本
積和演算結果である。また、上記アドレスカウンタ１５
の５４１方向アドレス値ｊもバッファレジスタ１７から
データバス３６に送出されている・なお、Ｔばデータトランスミッタである。また、」−記
制御ロシック部３７は、これらデータトランスミッタＴ
、アドレスカウンタ１５などフレームメモリ１０の周辺
回路と接続され、そのタイミング制御を行なうものであ
る。

次に、画像処理情報を２値化したデータＳ（ｉ、ｊ）か
ら算出されるモメント値について説明する。

０次モメントＭ。は、画像情報のうちの所定の閾値を越
えた対象画素の面積比を意味する値で次式で示される。

これは、例えば閾値の設定により判別された画像に含ま
れる対象物（オブジェクト）の画像面内での面積を判断
するうえで利用される。

１次モメントは、Ｘ方向、Ｙ方向の２通りあってそれぞ
れ次式のＭＸ、、ＭＹ□で示される。これは、例えば上
記対象物の重心の位置を判断するうえで利用される。

２次モメントは、Ｘ方向、Ｙ方向およびＸ、Ｙ方向相互
間に関わるＭＸ２　、ＭＹ２　、ＭＸＹ（７）３通りの
式（４）、（５）、（６）で示されるもので、そのモメ
ント値は対象物の方角を判断するうえで利用される。

ＭＹ　１　’　　　　・・・　（４） −Ｍｘｌ　２　　　　・・・　（５） −ＭＸＩ　ＸＭＹｔ　　　−（６）以」二の（１）〜（６）式で示されるＯｌｌ、２次モメ
ント値の算出にあたり、前記第１図の実施例装置におい
て、次のような演算処理が行なわれる。

０次モメント値の計算では、レジスタ１４から１行分の
２値化データが出力された時点で、加算器３１の加算結
果を保持するバッファメモリ３４て行なえばよい。

１次モメント値の計算では、バッファメモリ３３から、
（２）式の計算のうち、ΣＳ　（ｉ　、　ｊ）　Ｘ１巳
ＯｉがＣＰＵ３５に転送される。また（３）式の計算は（
１）式の場合と同じでバッファメモリ３４ｖｙから、ΣＳ　（ｉ　、　Ｄを転送すればよい。そして、
１＝。

ＣＰＵ３５でΣに関する演算を行なったうえで、）・ＱＯ次モメント値Ｍ。による除算が行なわれる。

２次モメント値の計算では、（２）、（３）の１次モメ
ント値がＣＰＵ３５で同時に計算されて７ｆいるので、（４）式のうちの、ΣＳ　（ｊ　、ｊ）の部
７＋＋Ｏ分は、バッファレジスタ３４の出力を利用でき、（５）
式のうちのΣＳ　（ｉ　、ｊ）Ｘｉ２の部分は、バッフ
ァレジスタ３２の出力を利用でき、さらに（６）式のう
ちのΣＳ（ｉ、ｊ）Ｘｉの部分１＋０は、バッファレジスタ３３の出力が利用できる。

こうして、各バッファレジスタ３２．３３．３４からの
３種の基本積和演算結果がＣＰＵ３５に転それ３つの２
次モメント値を得ることができる。

このように０〜２次モメント値が同時に算出でＳ　（＋
　、ｊ）Ｘｉ２の計算時に対処できるだけのものがあれ
ばよく、フレームメモリｌＯのサイズが２５６Ｘ２５６
の場合で、加算器１６は最大２４ビツトで対処できる。

また加算器３０．３１のビット数は１６ビツトでよい。

なお、上記実施例では、フレームメモリ１０（７）画素
データ全体にわたってモメント計算を行なう場合につい
て述べたが、必要部分を限定してデータの読出しを行な
って演算処理することも可能であり、その場合には、フ
レームメモリ１０にデータへのアクセスには、必ずしも
ＳＡＭＩＩを用いなくてもよい。

その側木発明は、上記実施例以外に種々に変形された実
施が可能である。

（発明の効果）以上述べたように、本発明によれば、０、ｌ、２次モメ
ントを同時に上位のプロセッサで計算することができ、
しかも縦、横の二重の積和のための演算時間を専用のハ
ードウェアによって短くすると同時に、高速演算が不要
なｊ方向の演算をプロセッサにより行なわせるようにし
て専用ハードウェアとして設けた第１の演算装置のビッ
ト数を減らすことができるので、コストの低減が可能な
画像処理装置を提供できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
はフレームメモリでの２値化データの配列を示す図、第
３図は、画像情報に対する積和演算の一例を示す図、第
４図は、従来のブロック図である。１０・・・フレームメモリ、１１・・・シリアルアクセ
スメモリ、１５・・・アドレスカウンタ、１６，２０．
２３，２４．２５・・・マルチプレクサ、２９゜３０．
３１・・・加算器、３２，３３．３４・・・バッファメ
モリ、３５・・・ＣＰＵ、３６・・・データバス、３７
・・・制御ロジック部。特許出願人　ファナック株式会社代　　理　　人　　弁理士　　辻　　　　　實図

Claims

【特許請求の範囲】

（１）ディジタル化された画像情報を２値化して画素毎
に積和演算を施してｎ次モメント（ｎ＝０、１、２）を
算出する画像処理装置において、前記画像情報を２値化
データＳ（ｉ、ｊ）として記憶するフレームメモリと、
このフレームメモリから読み出される画素の列アドレス
ｉ、ｉ＋１、ｉ＋２に対応する２値化データをそれぞれ
記憶するシフトレジスタと、このシフトレジスタの３個
の２値化データに対応するｎ次モメントの係数を発生す
る係数発生回路と、これらの係数と２値化データとの積
和演算をそれぞれ行なう第１の演算装置と、この演算装
置の出力を前記画像情報の所定画素分だけ加算が終了す
るまで保持するバッファメモリと、このバッファメモリ
の出力から前記画像情報のｎ次モメントを演算する第２
の演算装置とを具備し、０、１、２次の各モメント値を
同時に算出するようにしたことを特徴とする画像処理装
置。
（２）前記係数発生回路は、前記フレームメモリの列方
向のアドレスｉおよびその２乗値ｉ＾２を発生し、行方
向の積和演算は前記第２の演算装置で行なうようにした
ことを特徴とする特許請求の範囲第１項に記載の画像処
理装置。
（３）前記フレームメモリからの２値化データＳ（ｉ、
ｊ）は、その１行分づつ読出して記憶するシリアルアク
セスメモリを介して前記シフトレジスタへ読出され、前
記第２の演算装置には前記バッファメモリへ１行分の加
算結果が出力されてからデータ転送をするようにしたこ
とを特徴とする特許請求の範囲第１項又は第２項に記載
の画像処理装置。
（４）前記係数発生回路は、フレームメモリの画像情報
に対するモーメント値計算用係数を記憶する係数メモリ
を備え、モメント値計算を行なうようにしたことを特徴
とする特許請求の範囲第１項、第２項又は第３項に記載
の画像処理装置。