JPS62119682A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS62119682A JPS62119682A JP60259950A JP25995085A JPS62119682A JP S62119682 A JPS62119682 A JP S62119682A JP 60259950 A JP60259950 A JP 60259950A JP 25995085 A JP25995085 A JP 25995085A JP S62119682 A JPS62119682 A JP S62119682A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フレームメモリなどに記憶されている画素デ
ータに空間積和演算を行なうための画像処理装置に関す
る。
ータに空間積和演算を行なうための画像処理装置に関す
る。
（従来の技術）
撮像装置によって工作機械などのオブジェクトを認識す
るために、フレームメモリに記憶されているディジタル
画像に種々の処理が施されるが、しばしば空間積和演算
（７トリツクスコンポリユーシヨン）を行なう必要があ
る。
るために、フレームメモリに記憶されているディジタル
画像に種々の処理が施されるが、しばしば空間積和演算
（７トリツクスコンポリユーシヨン）を行なう必要があ
る。
第３図は、３次の空間積和演算を説明するための図であ
り、処ＪＩＰ対象画素データＦｉ、ｊ と、加重係数Ｗ
ｉ、ｊが同図の様に配列されている場合に、その中央の
画素に対する空間積和の演算結果Ｇｉ。
り、処ＪＩＰ対象画素データＦｉ、ｊ と、加重係数Ｗ
ｉ、ｊが同図の様に配列されている場合に、その中央の
画素に対する空間積和の演算結果Ｇｉ。
ｊは、
Ｇ２，２−ΣΣＷｉ、ｊ ＸＦｉ、ｊ ・・・（１）
となる。ここで、以下の説明の都合−ヒ、これを３つに
分解し、 Ｗｌ、ｌ Ｘ Ｆ １．Ｉ＋Ｗ２．Ｉ Ｘ Ｆ２，１＋
Ｗ３．Ｉ Ｘ Ｆ３，１なる演算をｔ５１演算、 Ｗｌ、２ Ｘ Ｆ Ｉ、２＋Ｗ２，２ Ｘ Ｆ２，２＋
Ｗ３，２ Ｘ Ｆ３，２なる演算を第２演算、 Ｗｌ、３ Ｘ Ｆ １，３＋Ｗ２，３ Ｘ Ｆ２，３＋
Ｗ３，３ Ｘ Ｆ３，３なる演算を第３演算と称する。
となる。ここで、以下の説明の都合−ヒ、これを３つに
分解し、 Ｗｌ、ｌ Ｘ Ｆ １．Ｉ＋Ｗ２．Ｉ Ｘ Ｆ２，１＋
Ｗ３．Ｉ Ｘ Ｆ３，１なる演算をｔ５１演算、 Ｗｌ、２ Ｘ Ｆ Ｉ、２＋Ｗ２，２ Ｘ Ｆ２，２＋
Ｗ３，２ Ｘ Ｆ３，２なる演算を第２演算、 Ｗｌ、３ Ｘ Ｆ １，３＋Ｗ２，３ Ｘ Ｆ２，３＋
Ｗ３，３ Ｘ Ｆ３，３なる演算を第３演算と称する。
（発明が解決しようとする問題点）
従来、例えば３行×３列の空間積和演算を行なうには、
９個の乗算器と１個の加算器を使用して始めて１画素デ
ータについての並列処理が可能になる。画素データ数が
多いときには、処理時間を短縮するために、並列処理が
不可欠になるが、積和の行列を増やして、鮮明度を高め
ようとする場合には、処理回路のコストが大きくなり、
装置自体の大型化を招く。従って、積和の次数Ｎに対し
て、より少ない演算回路で、かつ並列処理を実現するこ
とが望まれていた。
９個の乗算器と１個の加算器を使用して始めて１画素デ
ータについての並列処理が可能になる。画素データ数が
多いときには、処理時間を短縮するために、並列処理が
不可欠になるが、積和の行列を増やして、鮮明度を高め
ようとする場合には、処理回路のコストが大きくなり、
装置自体の大型化を招く。従って、積和の次数Ｎに対し
て、より少ない演算回路で、かつ並列処理を実現するこ
とが望まれていた。
本発明は、上記の点に鑑みてなされたもので、高次の空
間積和演算を少ない演算回路で高速に実行するようにし
た画像処理装置を提供することを目的にしている。
間積和演算を少ない演算回路で高速に実行するようにし
た画像処理装置を提供することを目的にしている。
（問題点を解決するための手段）
本発明では、フレームメモリに記憶された複数個の画素
データからなる画像とＮ行Ｎ列の係数データとの間でマ
トリックスコンボリューションを実行する画像処理装置
において、前記フレームメモリから順次に読み１１１さ
れる画素データを少なくともＮ個連続してラッチする手
段と、ラッチされた画素データにＮ側のＮ×Ｎカーネル
を設定しそれらと前記係数データとの間でのＮ回の部分
積和演算を平均的に分担して実行するＭ個（Ｍ≦Ｎ）の
演算処理ユニットと、前記部分積和演算の結果を記憶す
るとともに設定されたカーネルの全行についての部分積
和演算を終了して得た演算結果を逐次前記フレームメモ
リの対応する記憶領域へ転送する手段とを備えている。
データからなる画像とＮ行Ｎ列の係数データとの間でマ
トリックスコンボリューションを実行する画像処理装置
において、前記フレームメモリから順次に読み１１１さ
れる画素データを少なくともＮ個連続してラッチする手
段と、ラッチされた画素データにＮ側のＮ×Ｎカーネル
を設定しそれらと前記係数データとの間でのＮ回の部分
積和演算を平均的に分担して実行するＭ個（Ｍ≦Ｎ）の
演算処理ユニットと、前記部分積和演算の結果を記憶す
るとともに設定されたカーネルの全行についての部分積
和演算を終了して得た演算結果を逐次前記フレームメモ
リの対応する記憶領域へ転送する手段とを備えている。
（作用）
従って、Ｍ個の演算処理ユニットで空間積和演算を行な
うとき、画素データを前記フレームメモリから行単位で
順番に読みｊ１１シて部分積和演算を行ない、各演算処
理ユニットに設定したカーネルの係数行列の要素分だけ
繰り返し累加算して得られた結果をコンボリューション
計算結果として前記フレームメモリの所定画素位置に出
力することができる。
うとき、画素データを前記フレームメモリから行単位で
順番に読みｊ１１シて部分積和演算を行ない、各演算処
理ユニットに設定したカーネルの係数行列の要素分だけ
繰り返し累加算して得られた結果をコンボリューション
計算結果として前記フレームメモリの所定画素位置に出
力することができる。
（実施例）
以下、本発明の一実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第２図は本発明に係る画像処理装置の構成を示すブロッ
ク図である。
ク図である。
図において、７個のラッチ回路１１〜１７は、図示しな
い２５６Ｘ２５６の画素マトリックス構成のフレームメ
モリからの８ビツト構成の画素データを順次に保持しつ
つ、転送可能とすべくシリアルに接続され、各ラッチ回
路１１−１７の出力端はいずれもマルチプレクサ１８に
接続されている。このマルチプレクサ１８は、各ラッチ
回路１１〜１７のシフトタイミングで転送される８ビツ
トからなる７個の画素データを１画素ずつ３つのプロセ
シングユニッ）ＰＥ、、ＰＥ２ 、ＰＥ３に同時にパス
ライン１９を介して供給するためのものである。
い２５６Ｘ２５６の画素マトリックス構成のフレームメ
モリからの８ビツト構成の画素データを順次に保持しつ
つ、転送可能とすべくシリアルに接続され、各ラッチ回
路１１−１７の出力端はいずれもマルチプレクサ１８に
接続されている。このマルチプレクサ１８は、各ラッチ
回路１１〜１７のシフトタイミングで転送される８ビツ
トからなる７個の画素データを１画素ずつ３つのプロセ
シングユニッ）ＰＥ、、ＰＥ２ 、ＰＥ３に同時にパス
ライン１９を介して供給するためのものである。
各フロセシングユニッ）ＰＥ、、ＰＥ２ 、ＰＥ３は、
いずれも同一の構成をなし、たとえば演算部、Ａレジス
タ、Ｂレジスタ、Ｄレジスタなどを有する１個の積和プ
ロセッサ（ＭＡＰ）２１と、このＭＡＰ２１によってデ
ータの書き込み読み出しが制御されるＲＡＭ２２と、パ
スライン１９からの画素データを−に記ＤＳＰ２１に転
送制御するバスコントローラ２３とから構成されている
。
いずれも同一の構成をなし、たとえば演算部、Ａレジス
タ、Ｂレジスタ、Ｄレジスタなどを有する１個の積和プ
ロセッサ（ＭＡＰ）２１と、このＭＡＰ２１によってデ
ータの書き込み読み出しが制御されるＲＡＭ２２と、パ
スライン１９からの画素データを−に記ＤＳＰ２１に転
送制御するバスコントローラ２３とから構成されている
。
２４はシフトレジスタであり、各プロセシングエレメン
トＰＥ、、ＰＥ２ 、ＰＥ３での演算結果を所定の桁ま
で落して、元のフレームメモリの対応アドレスに書き込
むためのものである。
トＰＥ、、ＰＥ２ 、ＰＥ３での演算結果を所定の桁ま
で落して、元のフレームメモリの対応アドレスに書き込
むためのものである。
次に、このように構成される画像処理装置において、Ｎ
行Ｎ列１例えば７行×７列の荷重係数行列など、空間積
和演算に必要な係数データＣ１ｊ（ｉ、ｊ ＝ｌ〜７）
を前記各ＰＥ、、ＰＥ２ 、ＰＥ、のＲＡＭ２２に格納
して、フレームメモリの２５６×２５６すべての画素デ
ータについてのマトリックスコンボリューションを実行
する手順について説明する。
行Ｎ列１例えば７行×７列の荷重係数行列など、空間積
和演算に必要な係数データＣ１ｊ（ｉ、ｊ ＝ｌ〜７）
を前記各ＰＥ、、ＰＥ２ 、ＰＥ、のＲＡＭ２２に格納
して、フレームメモリの２５６×２５６すべての画素デ
ータについてのマトリックスコンボリューションを実行
する手順について説明する。
第１図は、行単位でフレームメモリから読み出される画
素データに設定される７個の７×７カーネルと、各プロ
セシングエレメントＰＥｌ 、ＰＥ２、ＰＥ５で並列処
理されるマトリックスコンボリューションの対応関係を
示している。この第１図では、第ｊ行の画素行に対して
３つのプロセシングユニットＰＥ、、ＰＥ２ 、ＰＥ３
が分担する７つのカーネルｋ（ｋ＝１〜７）を、それぞ
れ矩形の大枠により示している。
素データに設定される７個の７×７カーネルと、各プロ
セシングエレメントＰＥｌ 、ＰＥ２、ＰＥ５で並列処
理されるマトリックスコンボリューションの対応関係を
示している。この第１図では、第ｊ行の画素行に対して
３つのプロセシングユニットＰＥ、、ＰＥ２ 、ＰＥ３
が分担する７つのカーネルｋ（ｋ＝１〜７）を、それぞ
れ矩形の大枠により示している。
例えば、フレームメモリの第ｊ行から８ビツトの画素デ
ータが所定のサイクルで出力されると、７個のラッチ回
路にＰ １． ｊからＰ ７．ｊが順次に転送され、保
持される。これら７つの画素データは、マルチプレクサ
により順に３個のプロセシングニレメン）ＰＥに転送さ
れるが、各ＰＥでは先ずバスコントローラにより画素デ
ータを積和プロセッサのＡレジスタに記憶する。それと
同時にＲＡＭから所定の荷重係数がＢレジスタに転送さ
れ、演算部でこれらＡレジスタとＢレジスタの内容を掛
は合わせ、結果をＤレジスタに転送し、このＤレジスタ
において累加算される。
ータが所定のサイクルで出力されると、７個のラッチ回
路にＰ １． ｊからＰ ７．ｊが順次に転送され、保
持される。これら７つの画素データは、マルチプレクサ
により順に３個のプロセシングニレメン）ＰＥに転送さ
れるが、各ＰＥでは先ずバスコントローラにより画素デ
ータを積和プロセッサのＡレジスタに記憶する。それと
同時にＲＡＭから所定の荷重係数がＢレジスタに転送さ
れ、演算部でこれらＡレジスタとＢレジスタの内容を掛
は合わせ、結果をＤレジスタに転送し、このＤレジスタ
において累加算される。
次に、マルチプレクサを切り科えて、次の画素データに
ついて同様の演ｔす処理を行ない、これをマトリックス
の次数回つまり７回繰り返す。これにより、仮想された
カーネル】、２．３を分担する第１のプロセシングニレ
メンｌ−Ｐ Ｅ 、には、まずＰ １．ｊ Ｘ Ｃ１，
１カらＰ７．ｊ ＸＣ？、１ ｉテノ積和結果、つまり
カーネルｌの中心画素データＰ４．ｊ＋３についての第
１演算の結果がＤレジスタに記憶されることになる。そ
こで、このＤレジスタの内容をＲＡＭに格納して、同様
にカーネル２の中心画素データＰ４．ｊ＋２についての
第２演算結果を計算し、ＲＡＭに格納する。更に同様に
、カーネル３の中心画素データＰ４．ｊ＋１についての
第３演算結果を計算し、ＲＡＭに格納する。次に、ラッ
チ回路の画素データを１つシフトして同様の演算処理を
行なうと、Ｐ２．ｊ ＸＣＩ、１からＰ８．ｊ ＸＣ７
゜１までの積和結果、つまり画素データＰ５．ｊ＋３に
ついての第１演算の結果がＤレジスタに記憶される。こ
れを再びＲＡＭに格納し、次々に繰り返すと、カーネル
１．２．３の各中心画素Ｐｉ、ｊ＋３、Ｐｉ、ｊ＋２
、 Ｐｉ、ｊ＋１ （ｉ＝４〜２５３）についての
それぞれ第１演算、第２演算、第３演算の結果がＰＥ、
のＲＡＭに記憶される。
ついて同様の演ｔす処理を行ない、これをマトリックス
の次数回つまり７回繰り返す。これにより、仮想された
カーネル】、２．３を分担する第１のプロセシングニレ
メンｌ−Ｐ Ｅ 、には、まずＰ １．ｊ Ｘ Ｃ１，
１カらＰ７．ｊ ＸＣ？、１ ｉテノ積和結果、つまり
カーネルｌの中心画素データＰ４．ｊ＋３についての第
１演算の結果がＤレジスタに記憶されることになる。そ
こで、このＤレジスタの内容をＲＡＭに格納して、同様
にカーネル２の中心画素データＰ４．ｊ＋２についての
第２演算結果を計算し、ＲＡＭに格納する。更に同様に
、カーネル３の中心画素データＰ４．ｊ＋１についての
第３演算結果を計算し、ＲＡＭに格納する。次に、ラッ
チ回路の画素データを１つシフトして同様の演算処理を
行なうと、Ｐ２．ｊ ＸＣＩ、１からＰ８．ｊ ＸＣ７
゜１までの積和結果、つまり画素データＰ５．ｊ＋３に
ついての第１演算の結果がＤレジスタに記憶される。こ
れを再びＲＡＭに格納し、次々に繰り返すと、カーネル
１．２．３の各中心画素Ｐｉ、ｊ＋３、Ｐｉ、ｊ＋２
、 Ｐｉ、ｊ＋１ （ｉ＝４〜２５３）についての
それぞれ第１演算、第２演算、第３演算の結果がＰＥ、
のＲＡＭに記憶される。
第４図は、３次の荷重係数行列をカーネル係数とするコ
ンボリューション計算の説明図である。
ンボリューション計算の説明図である。
この場合を例にしてカーネルと部分積和演算の関係につ
いて説明すると、一般に３×３カーネルのコンポルージ
ョン計算結果は、 Ｐｉｊ＝ΣＣｎｍＰ ｉｎｎ、 ｊａｍ（ただし、−１
≦ｎ、ｍ≦１） と表わされ、ＰｉＪは第５図に示す９通りの仮想カーネ
ルでの積和値の要素とみられる。
いて説明すると、一般に３×３カーネルのコンポルージ
ョン計算結果は、 Ｐｉｊ＝ΣＣｎｍＰ ｉｎｎ、 ｊａｍ（ただし、−１
≦ｎ、ｍ≦１） と表わされ、ＰｉＪは第５図に示す９通りの仮想カーネ
ルでの積和値の要素とみられる。
第５図は、フレームメモリ１からの同一の画素（斜線部
分）について設定される９通りのカーネル仮想位置の説
明図である。これらの仮想カーネルは、第４図の３次の
荷重係数行列と対応して示されている。このように、フ
レームメモリ画素一定とし仮想カーネルを設定する方式
でマトリクスコンボリューション処理を実行すると、フ
レームメモリから画素データを引き山すスルーブツトを
向上させることができる。
分）について設定される９通りのカーネル仮想位置の説
明図である。これらの仮想カーネルは、第４図の３次の
荷重係数行列と対応して示されている。このように、フ
レームメモリ画素一定とし仮想カーネルを設定する方式
でマトリクスコンボリューション処理を実行すると、フ
レームメモリから画素データを引き山すスルーブツトを
向上させることができる。
再び第１図に戻って、 Ｉ’Ｅ、でカーネル１の中心画
素Ｐｉ、ｊ＋３ （１＝ ４〜２５３）についての第
１演算を行なっている時には、第２のプロセシングニレ
メンＩ・ＰＥ２では転送された同じ第ｊ行の７つの画素
データについて仮想ｙれたカーネル６での第６演算の積
和値が計算される。すなわち、Ｐｉ、ｊ ＸＣＩ、６か
らＰ７．ｊ ＸＣ７，８まテノ積和結果、つまり画素デ
ータＰ４．ｊ−２についてのｉ６演算の結果が、それ以
前に計算されたＰ４．ｊ−２についての第５演算までの
加算値にＤレジスタで加算され、これが対応するＲＡＭ
に一旦格納される。
素Ｐｉ、ｊ＋３ （１＝ ４〜２５３）についての第
１演算を行なっている時には、第２のプロセシングニレ
メンＩ・ＰＥ２では転送された同じ第ｊ行の７つの画素
データについて仮想ｙれたカーネル６での第６演算の積
和値が計算される。すなわち、Ｐｉ、ｊ ＸＣＩ、６か
らＰ７．ｊ ＸＣ７，８まテノ積和結果、つまり画素デ
ータＰ４．ｊ−２についてのｉ６演算の結果が、それ以
前に計算されたＰ４．ｊ−２についての第５演算までの
加算値にＤレジスタで加算され、これが対応するＲＡＭ
に一旦格納される。
同様に、ＰＥ、でカーネル２の中心画素Ｐｉ、ｊ＋２（
Ｘ＝４〜２５３）についての第２ｎ；１算を行なってい
る時には、仮想されたカーネル７での第７演算の積和値
が計算され、その後ラッチ回路の画素データがシフトさ
れて第ｊ−２行の全画素Ｐｉ、ｊ−２（ｉ＝４〜２５３
）についてのｉ６演算までの結果と、第ｊ−３行の全画
素Ｐｉ、ｊ−３（ｉ ＝ ４〜２５３）についての第７
演算までの結果がＰＥ２のＲＡＭに記憶される。
Ｘ＝４〜２５３）についての第２ｎ；１算を行なってい
る時には、仮想されたカーネル７での第７演算の積和値
が計算され、その後ラッチ回路の画素データがシフトさ
れて第ｊ−２行の全画素Ｐｉ、ｊ−２（ｉ＝４〜２５３
）についてのｉ６演算までの結果と、第ｊ−３行の全画
素Ｐｉ、ｊ−３（ｉ ＝ ４〜２５３）についての第７
演算までの結果がＰＥ２のＲＡＭに記憶される。
この時、カーネル４．５を分担する第３のプロセシング
エレメントＰＥ５では転送された同じ第１行のそれぞれ
７つの画素データについて、まず仮想されたカーネル４
での第４演算の積和値が計算され、次にカーネル５での
第５演算の積和値が計算されて、全画素Ｐ ｉ、ｊ
（ｉ ＝ ４〜２５３）について仮想されるカーネル４
の第４演算までの結果と、全画素Ｐ ｉ、ｊ−１（ｉ
＝ ４〜２５３）について仮想されるカーネル４の第４
演算までの結果とがＰＥ、のＲＡＭに記憶される。
エレメントＰＥ５では転送された同じ第１行のそれぞれ
７つの画素データについて、まず仮想されたカーネル４
での第４演算の積和値が計算され、次にカーネル５での
第５演算の積和値が計算されて、全画素Ｐ ｉ、ｊ
（ｉ ＝ ４〜２５３）について仮想されるカーネル４
の第４演算までの結果と、全画素Ｐ ｉ、ｊ−１（ｉ
＝ ４〜２５３）について仮想されるカーネル４の第４
演算までの結果とがＰＥ、のＲＡＭに記憶される。
つまり、フレームメモリからの７つの画素データに対し
て７個の７×７カーネルを設定し、３つのプロセシング
エレメントＰＥｌ、ＰＥ２ 、ＰＥ３が係数データとの
間でそれぞれ３．２．２回の部分積和演算を繰り返し実
行することによって、行ベクトル単位で出力される画像
について設定されたカーネルの全行分の部分積和演算を
終了した時点で逐次にコンボリューション結果を得るこ
とができる。それが各プロセシングエレメントのバスコ
ントローラで１６ビツトのシフトレジスタに転送され、
ここで指定されただけシフトされたデータは、その」二
位８ビットだけフレームメモリの対応する記憶領域に転
送される。
て７個の７×７カーネルを設定し、３つのプロセシング
エレメントＰＥｌ、ＰＥ２ 、ＰＥ３が係数データとの
間でそれぞれ３．２．２回の部分積和演算を繰り返し実
行することによって、行ベクトル単位で出力される画像
について設定されたカーネルの全行分の部分積和演算を
終了した時点で逐次にコンボリューション結果を得るこ
とができる。それが各プロセシングエレメントのバスコ
ントローラで１６ビツトのシフトレジスタに転送され、
ここで指定されただけシフトされたデータは、その」二
位８ビットだけフレームメモリの対応する記憶領域に転
送される。
このようにして、フレームメモリがあたかも仮想された
カーネルで埋められたようにフレームメモリからの画素
データが入力されてコンボリューション計算を実行して
いって、フレームメモリ全体についての空間積和演算が
完成する。
カーネルで埋められたようにフレームメモリからの画素
データが入力されてコンボリューション計算を実行して
いって、フレームメモリ全体についての空間積和演算が
完成する。
このような仮想カーネル方式によりマトリックスコンボ
リューションを計算するとき、その次数Ｎ＝７、プロセ
シングニレメンＩ・のｆｉＭ＝３として演算に必要な時
間は、プロセシングエレメントでの単位積和演算の時間
を１．ｏｌｊ、ｓｅｃと仮定したとき、２５１３ Ｘ２
５ｆｉ Ｘ３．Ｏ＝ １９６ｍ５ｅｃ、 Ｍ＝ ４とす
れば２５８ Ｘ２５ｆｌ Ｘ２．Ｏ＝ １３１ ｍ５ｅ
ｃと、従来の空間積和演算を７次まで行なうための画像
処理装置での演算時間に比べて、著しく短縮される。
リューションを計算するとき、その次数Ｎ＝７、プロセ
シングニレメンＩ・のｆｉＭ＝３として演算に必要な時
間は、プロセシングエレメントでの単位積和演算の時間
を１．ｏｌｊ、ｓｅｃと仮定したとき、２５１３ Ｘ２
５ｆｉ Ｘ３．Ｏ＝ １９６ｍ５ｅｃ、 Ｍ＝ ４とす
れば２５８ Ｘ２５ｆｌ Ｘ２．Ｏ＝ １３１ ｍ５ｅ
ｃと、従来の空間積和演算を７次まで行なうための画像
処理装置での演算時間に比べて、著しく短縮される。
なお上記実施例では、７次のマトリックスコンポリュー
ションについて説明したが、ラッチ回路の段数を変えれ
ば異なる次数の処理が可能であり、その場合でも演算効
率を十分高くできる。
ションについて説明したが、ラッチ回路の段数を変えれ
ば異なる次数の処理が可能であり、その場合でも演算効
率を十分高くできる。
（発明の効果）
以上述べたように、本発明によれば、高次の空間積和演
算を少ない演算回路で高速に実行するようにした画像処
理装置を提供できる。
算を少ない演算回路で高速に実行するようにした画像処
理装置を提供できる。
第１図は、本発明装置における折返し演算の手順を説明
するための図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、３次の空間積和演算を説明するため
の図、第４図〜第５図は、本発明における仮想カーネル
方式のマトリックスコンボリューションを説明するため
の図である。 １１〜１７・・・ラッチ回路、１８・・・マルチプレク
サ、１９・・・パスライン、ＰＥＩ 、ＰＥ２ 、ＰＥ
５・・・プロセシングエレメント。
するための図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、３次の空間積和演算を説明するため
の図、第４図〜第５図は、本発明における仮想カーネル
方式のマトリックスコンボリューションを説明するため
の図である。 １１〜１７・・・ラッチ回路、１８・・・マルチプレク
サ、１９・・・パスライン、ＰＥＩ 、ＰＥ２ 、ＰＥ
５・・・プロセシングエレメント。
Claims (1)
- フレームメモリに記憶された複数個の画素データから
なる画像とＮ行Ｎ列の係数データとの間でマトリックス
コンボリューションを実行する画像処理装置において、
前記フレームメモリから順次に読み出される画素データ
を少なくともＮ個連続してラッチする手段と、ラッチさ
れた画素データにＮ側のＮ×Ｎカーネルを設定しそれら
と前記係数データとの間でのＮ回の部分積和演算を平均
的に分担して実行するＭ個（Ｍ≦Ｎ）の演算処理ユニッ
トと、前記部分積和演算の結果を記憶するとともに設定
されたカーネルの全行についての部分積和演算を終了し
て得た演算結果を逐次前記フレームメモリの対応する記
憶領域へ転送する手段とを有することを特徴とする画像
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259950A JPS62119682A (ja) | 1985-11-20 | 1985-11-20 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259950A JPS62119682A (ja) | 1985-11-20 | 1985-11-20 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119682A true JPS62119682A (ja) | 1987-05-30 |
Family
ID=17341170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259950A Pending JPS62119682A (ja) | 1985-11-20 | 1985-11-20 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232481A (ja) * | 1988-07-22 | 1990-02-02 | Honda Motor Co Ltd | ピークデータ抽出装置 |
| EP3262651A4 (en) * | 2015-08-07 | 2018-03-21 | Hewlett-Packard Enterprise Development LP | Crossbar arrays for calculating matrix multiplication |
-
1985
- 1985-11-20 JP JP60259950A patent/JPS62119682A/ja active Pending
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