JPS62164180A

JPS62164180A - コンボリユ−シヨンを用いる画像信号処理装置

Info

Publication number: JPS62164180A
Application number: JP61005095A
Authority: JP
Inventors: Mitsuo Kurakake; 鞍掛　三津雄; Shoichi Otsuka; 大塚　昭一
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1986-01-16
Filing date: 1986-01-16
Publication date: 1987-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はコンボリューションを用いる画像信号処理装置
に関する。本発明による装置は例えば産業用ロボットに
おける対象物を識別するビジュアルセンサ等に関連して
用いられる。

〔従来の技術、および発明が解決しようとする問題点〕

画像認識装置における画像信号処理装置は、種々の分野
において知られている。これらの画像信号処理装置にお
ける共通の課題の１つに信号処理スピードを向上させる
ことがある。すなわち画像信号処理においては一般に、
ぼう大な量の画像データについてコンボリューション演
算等の空間的信号処理を施こすので、信号処理の計算自
体に相当時間がか＼る上に、信号処理装置と画像データ
が記憶されているメモリとの間のデータ転送回数が非常
に多くデータ転送にも相当時間がか＼る。

このような時間は、特に画像信号信号処理が産業用ロボ
ットのビジュアルセンサ等のリアルタイムで作動させる
ような用途においては、応答特性上問題となっていた。

前者、すなわち信号処理計算時間の問題については主と
して分解能を考慮してアルゴリズムの単純化、或いは信
号処理装置の高速化といった試みがなされている。また
後者、すなわちデータ転送時間の問題については、高速
メモリの活用、バスの高速化等が試みられている。しか
しながらいずれについても経済性の観点から制限がある
のは避けられものであった。

従来の産業用ロボット用画像信号処理装置を第６図を用
いて説明する。この画像信号処理装置は、システムデー
タバスｌＯＯに接続された演算制御装置ｃＰＵ　１　、
処理プログラム等が記憶された主記憶装置２および入出
力コントローラ３から成るコンピュータを有する。また
画像信号処理装置は、画像データバス１０１に接続され
た画像信号処理部、すなわち、画像データフレームメモ
リ４、マルチプレクサ５、ベクトルコンボリューション
プロセッサ１０、係数レジスタ１１、双方向性ゲート９
および画像処理制御回路（図示せず）を有している。画
像データフレームメモリ４および制御回路はシステムデ
ータバス１００にも接続されている。

画像データフレームメモリ４は、複数のメモリユニット
４１１〜４１ｎを有している。各々のメモリユニットは
、例えばメモリユニット４１について述べると、ダイナ
ミックＲＡＭ４１　とシリアル入出力回路４２とから成
る。ダイナミック）ｌＡＭ４１は、各メモリセルが８ビ
ツトである２５６　Ｘ　２５６個のメモリセルを有して
いる。シリアル入出力回路４２は、２５６個のシフトレ
ジスタを存し、２５６個のデータについてシリアルシフ
トが可能であると共に、２５６個のデータをダイナミッ
クＲＡＭ４１の１列、すなわち２５６個のメモリセルに
同時にアクセス可能なようになっている。データフレー
ムメモリ４として夕゛イナミックＲＡＭ４１を用いてし
）るのは、２５６ｘ　２５６個もの大量のデータを比較
的低価格のメモリによって記憶させるためである。しか
しながらダイナミックｌ？ＡＭは伍速性は期待できない
。

従って、通常のランダムアクセスによりデータを１個ご
とアクセスを行うと、ダイナミックＲＡｌ’ｌへのアク
セス時間が相当か＼る。そこで、シリアル入出力回路４
２を設けて１列車位でアクセス可能にしている。

すなわち、画像データを入力時は、ＣＣＤカメラ等のイ
メージセンサにて対象物を走査し、走査データを画像人
力６としてＡ／Ｄ変換器して８ビツトのディジタルデー
タに変換しマルチプレクサ５を介してシリアル入出力回
路４２に順次格納する。

１ライン走査後、シリアル入出力回路４２に２５６個の
データが順次ストアされると、これら２５６個のデータ
が同時に所望の行アドレスラインに接続されたダイナミ
ックＲＡＭ４１のメモリセルに記憶される。以下同様に
画像データを記憶していく。

画像処理時は、所望の行アドレスラインに接続されたダ
イナミックＲＡＭ４１の２５６個のメモリセルの値が同
時にシリアル入出力回路４２に装荷され、装荷されたデ
ータがゲート１６、画像データバス１０１、双方向性ゲ
ート９を介してベクトルコンボリューションプロセッサ
１０に入力されて、画像演算処理が行なわれる。演算処
理結果はダイナミックＲＡＭ４１に記憶される。演算処
理結果は、上記同様２５６個同時にシリアル入出力回路
４２に読み出され、それぞれ順次Ｄ／Ａ変換器７に送出
されてアナログの画像信号に変換され、ＣＲＴディスプ
レイ８に印加され、表示される。

このように低価格で大容量のデータ記憶に適するダイナ
ミックＲＡＭの低速性を改善し、しがも高価格化を回避
せんとして上述のシリアル入出力回路を設けた画像デー
タフレームメモリ４を採用している。

画像制御回路（図示せず）はデータフレームメモリ４、
マルチプレクサ５、ゲート９，１６、ベクトルコンボリ
ューションプロセッサ１０等を制御する。コンピュータ
は画像信号処理部と他の処理部、例えば産業用ロボット
の操作部等との調整の下に画像信号処理部を総括制御す
る。

この例示においては画像信号処理装置として、ベクトル
コンボリューションプロセッサ１０とベクトルコンボリ
ューション演算を行う際の重み係数を記憶している係数
レジスタ１１を示している。

ベクトルコンボリューションは一方向におけるたたみ込
み積分を行うものである。注目画像データＤｉｊの隣接
するそれぞれ１個の画像データについて重み係数ωｍ　
　（ｍ＝０．１，２）とした場合、第７図に図示の画像
データアレイについての例として０°、４５°、９０°
、１３５°方向の３次のベクトルコンボリューションＧ
は、それぞれ、次の如く与えられる。

ａ、０°方向Ｇ、＝　Σ　　　　　Σ　　　Ｄｉｊωｍ１＝ｉ−１〜
ｉ＋ｌ　　ｊ＝ｃｏｎｓｔｍ＝０〜２ｂ、４５°方向Ｇ４５−　Σ　　　　　Ｄｉｊωｍ１＝ｉ−１〜ｉ＋１ｊ＝ｊ＋１〜ｊ−１ …＝Ｏ〜２ｃ、９０”方向Ｇ９０＝　Σ　　　　　Σ　　　Ｄｉｊωｍ１＝ｃｏｎ
ｓｔ　　　ｊ＝ｊ−１〜ｊ＋１ｍ＝ｏ〜２ｄ、１３５°方向Ｇ、、Ｓ　＝　Σ　　　Ｄｉｊωｍｔ＝ｉ＋１〜１−１ｊ＝ｊ＋１”ｊ−１ｍ＝ｏ〜２他の方向、１８０°、２２５°、２７０°、３１５°方
向については省略する。

Ｉｎのベクトルコンボリューション演算を行うに際し、
０°方向については、ダイナミックＲＡＭ４１からの１
列のデータ読出しにより２５６個の画像データがシリア
ル入出力回路４２に読み出され、これについて順次、注
目画像データを右方向にずらして計算していけば良く、
１回シリアル入出力回路４２へのデータ読出しにより、
２５６個のベクトルコンボリューションが得られる。

ところがＯ°以外の方向、例えば９０°方向についてみ
れば、注目画像データＤｉｊについて、ｊ−１゜３、ｊ
＋１の３列に係るＤｊ＋　ｊ−１＋　　Ｄｔｊｔ　　Ｄ
ｉ、　ｊ＋１の画像データが必要であるから、３回のデ
ータ読出しが必要となる。すなわち、シリアル入出力回
路４２を設けても、特定方向、この例示においてはＯ°
力方向ベクトルコンボリューションの計算のデータ読出
の高速性に寄与するにすぎず、他の方向については、シ
リアル入出力回路を介すると、通常のデータ１個ごとの
ランダムアクセスの場合よりアクセス時間が長くなると
いう問題がある。

また通常のランダムアクセスでは、依然としてデータ読
出しの高速性に欠けるものであった。

本発明の目的は、シリアルアクセスメモリ回路付画像デ
ータフレームメモリの特徴−を活用しつつ、経済的にか
つベクトルコンボリューションの方向性に依存されず、
高速演算処理可能な、コンボリューションを用いる画像
信号処理を行うことにある。

〔問題点を解決するだめの手段〕

本発明によれば、マトリクス状に配設されて成る複数の
メモリセル、およびマトリクスの１行の複数のメモリセ
ルに同時にデータ読出又は書込むように構成され且つ該
読出又は書込データをシリアルに転送可能なシリアル入
出力回路を有し、複数の画像データを記憶するデータ記
憶装置、該データ記憶装置のメモリセル内の記憶装置に
基づく一定の関係にある複数の画像データについて画像
信号演算を行う画像処理装置、および前記データ記憶装
置と前記画像処理装置との間に、前記画像処理装置にお
ける画像信号演算を行う複数の画像データの個数に応じ
て設けられた複数のデータ保持手段であって、各データ
保持手段は前記データ記憶装置のマトリクスの複数行分
のデータを保持する容量を有し、前記データ記憶装置よ
り高速な読出および書込動作を行なうように構成され、
各データ保持手段がそれぞれ独立に動作し得るように構
成されたもの、を具備し、該画像処理装置は乗算器を有
し、該乗算器により、画像信号から変換されたディジタ
ル化画像情報に対し鮮鋭化、雑音除去、エツジ抽出等の
ためのコンボリューションが行われることを特徴とする
コンボリユーシヨンを用いる画像信号処理装置、が提供
される。

〔実施例〕

本発明の一実施例としての画像信号処理装置の構成図を
第１図およびプロセッサとバッファ回路の回路図を第３
図に示す。

第１図において、画像信号処理装置は、双方向性ゲート
１３．１４を介して第１および第２のバス１１０．１２
０に接続されたデータ記憶装置２０、同様に双方向性ゲ
ー１−１５．１６を介して第１および第２のバス１１０
．１２０に接続されたデータ記憶装置３０、係数レジス
タ１１、画像信号処理装置としてのベクトルコンボリュ
ーションプロセッサ１０１データ保持手段としてのマル
チラインバッファ回路４０、単方向性ゲート１７、およ
び制御１回路１９を有している。データ記憶装置２０゜
３０および制御回路１９はシステムバス１００にも接続
されている。ＣＰＵ１、主メモリ２および入出力コント
ローラ３より構成されたコンピュータ部は従来と同様で
ある。また第１図には、簡略化のため、第６図における
マルチプレクサ５、カメラ６、Ｄ／Ａコンバータ７、デ
ィスプレイ８は図示してない。

データ記憶装置２０．３０はともにメモリセル部２１．
３１とシリアルアクセスメモリ２２．３２から構成され
ており、同一仕様の下で装造されている。すなわちメモ
リセル部２１．３１はともにダイナミックＲＡＭで第２
図に示すように（２５６行）Ｘ　（２５６列）　＝　６
４　Ｋバイトのメモリセルを有し、各メモリセルは８ビ
ツトである。この実施例では、データ記憶装置２０は、
画像信号処理用データ、すなわち、第６図を参脇すると
、カメラで走査されＡ／Ｄ変換された画像人力６は、マ
ルチプレクサ５を介して保存された８ビツト、２５６階
調のグレースケールのデータを１メモリセルに１画素の
画像データとして記憶するのに用いる。他方、データ記
憶装置３０はベクトルコンポリニージョンの結果を保存
するのに用いる。勿論データ記憶装置２０．３０の使用
目的は、Ｌ記とは逆であってもよい。

シリアルアクセスメモリ　（入出力回路）２２゜３２は
ともに、２５６個のシフトレジスタおよびポインタシフ
トレジスタを有しており、メモリセル２１．３１の１行
上の２５６メモリセルに同時に２５６個のデータを書込
み、又は読出しすることが可能であり、シフトレジスタ
はサイクリックに２５６個のデータをシフトすることが
可能であると共に、ポインタシフトレジスタで指定され
た列アドレス画像データから順次、データを入力または
出力することかできるようになっている。

第３図に、コンボリューションプロセッサｌＯ１係数レ
ジスタ１１およびマルチラインバッファ回路４００回路
図を示す。プロセッサ１０は乗算器１０’ｌ、　１０２
．１０３　、加算器１０４、レジスタ１０５　、ライン
バッファ１０６およびゲート回路１０７が図示のように
接続されている。係数レジスタ１１はそれぞれ係数ω。

、ω１．ω２が設定された３個のレジスタ１１１〜１１
３により構成されており、これらのレジスタＩｌｌ〜１
１３がプロセッサ１０の乗算器１０１〜１０３に接続さ
れている。マルチラインバッファ回路４０は、パスライ
ン１２０に接続されたバッファゲート４０１〜４０３、
マルチラインバッファメモリ４２１〜４２３、マルチプ
レクサ４３１〜４３３およびレジスタ４５１〜４５３が
図示の如く接続されている。

各レジスタ４５１〜４５３がプロセッサ１００乗算器１
０１〜１０３に接続されており、演算に用いる画像デー
タＤ。、Ｄ＋、Ｄ２を与える。したがって、プロセッサ
１０は、係数ω。、ω１．ω２、画像データＤ６．Ｄ１
．Ｄ２について、次式で定義されるベクトルコンポリュ
ーション演算グラディエンドＧを行う。

Ｇ＝ω。Ｄ０＋ωＩＤＩ＋ωｔ　Ｄ　Ｚプロセッサ１０
内の１ラインバツフア１０６およびゲート回路１０７は
、上記ベクトルコンボリューションを空間的に拡張する
ためのものである。

マルチラインバッファ回路４０の１系列、バッファゲー
ト４０１　、マルチラインバッファメモリ４２１、マル
チプレクサ４３１、レジスタ４５１の動作を述べる。デ
ータ記憶装置２０のシリアルアクセスメモリ２２内の２
５６個のデータがバス１２０を介してシリアルにバスバ
ッファ４０１に入力される。

パスバッファ４０１を介した２５６個のデータがマルチ
ラインバッファメモリ４２１の所定のラインに転送され
て保存される。マルチラインバッファメモリ４２１は、
本実施例においては、第５図に概略の構成を示すように
３行×２５６画素データ／行のメモリ容量を存するスタ
ティックＲＡＭで構成されている。マルチラインバッフ
ァメモリ４２１に記憶された画像データは必要に応じて
読出され、マルチプレクサ４３１、レジスタ４５１を介
して乗算器１０１に出力される。他の２系列も同様に動
作する。マルチプレクサ４３１〜４３３は、それぞれ対
応するマルチラインバッファメモリ　４２１〜４２３か
らのデータをレジスタ４５１〜４５３に出力する一方、
必要に応じて、バス１２０からのデータをレジスタ４５
１゜４５２、４５３とシリアルに転送する。

次に当該画像信号処理装置の動作を第４図に示すベクト
ルコンボリューション演算動作を示す概念図を参照して
述べる。

第７図における３１５°方向のベクトルコンボリューシ
ョンを行う場合について述べる。

先ず、データ記憶装置２０のメモリセル２１の第１列目
の２５６個の画像データＤ　Ｉ＋　＋〜Ｄ　、、　、、
６をシリアルアクセスメモリ２２にて読出し、ゲート１
４、バス１２０　、バッファゲート４０１〜４０３を介
しそれぞれ各マルチラインバッファメモリ　４２１〜４
２３の第０行目に入力する。以下同様に、メモリセル２
１の第２列目、第３列目の画像データＤ２．１〜Ｄ２．
２い、Ｄｚ＋＋　〜Ｄ３．２５ｋをマルチラインバッフ
ァメモリ４２１〜４２３の第１行目および第２行目に格
納する。

次に注目画像データＤ＋＝Ｄｚ、ｚとし、その３１５゜
方向両隣の画像データＤ　ａ　＝　Ｄ　＋　、　＋　、
Ｄ　ｚ　＝　Ｄ　３、。

をそれぞれのマルチラインバッファメモリ４２１〜４２
３からレジスタ４５１〜４５３を介して取り出し乗算器
１０１−１０３に印加する。プロセッサ１０は上記画像
データ、Ｄ＋、＋　、０２１２　、ｋ３および係数ω。

、ω１．ω２を用いて、ベクトルコンボリューション演
算について次のグラディエンドＧＧ＝ω。Ｄ、＋ωｌＤ
！＋ω２　Ｄ　！に基づく演算を行う。その結果は、レ
ジスタ１０５、ゲート１７、バス１１０、双方向性ゲー
ト１５を介して、データ記憶装置３０のシリアルアクセ
ス・メモリ３２に印加する。

以下同様に、注目画像データＤ１をＤ２．１、Ｄ２，４
、・・・Ｄ２，２いをずらせた上記ベクトルコンボリュ
ーション演算を順次行い、シリアルアクセスメモリ３２
に結果を出力していく。以上にて、第１行目について、
０２．２．０２１３　、・・・ＤＺ＋２ＳＳ、Ｄｚ＋ｚ
ｓｂ　、Ｄｚ、＋　の順に注目画像データとするベクト
ルコンボリューションがシリアルアクセスメモリ３２に
入力されたことになる。シリアルアクセスメモリにおい
て、出力結果の配列がメモリセル２１の注目画像データ
の格納アドレスに対応するようにサイクリック・シフト
を行い、得られたすべての結果をメモリセル３２の第２
行目に同時に書込む。

上記シリアルアクセスメモリ３２におけるシフト動作お
よび書込動作と並行して、メモリセル２１から４列目の
画像データＤ４．．〜Ｄ４＋Ｚ’ｉ６をマルチラインバ
ッファメモリ°４２１〜４２３の第０行目に転送する。

これにより、各マルチラインバッファメモリ４２１〜４
２３には、第０行目に画像データＤ４９．〜Ｄ４．ｚｓ
ａ第１行目にＤ２．１〜Ｄｚ、ｚｓｔｈ、第２行目にＤ
３，１〜Ｄ：＋、ｚｓ６が格納されている。

したがって、また、注目画像データと両隣の画像データ
を用いて演算を行う。以下、前記と同様に３１５°方向
のベクトルコンボリューションを行い、データ記憶装置
３０のメモリセル３１に記憶していく。

すべてのデータについて３１５°方向のベクトルコンボ
リューション演算を完了すれば、メモリセル３１に記憶
された結果はＣＩ？Ｔディスプレイ８に表示される。

他の４５°、９０°、１３５°、２２５°、２７０°方
向のベクトルコンボリューション演算についても同様の
演算が行われる。

０”、１８０°方向のベクトルコンボリューション演算
については、演算に用いるデータをバス１２０、レジス
タ４５１．４５２．４５３の順で転送すればよく、マル
チラインバッファメモリは使用しない。

第３図において、５次のベクトルコンポリューシランイ
ンテグラルに適用する場合には、乗算器１０１〜１０３
を５台、係数用レジスタ１１１〜１１３を５個、各マル
チラインバッファメモリ　４２１〜４２３を５行分のメ
モリ容量に拡張すればよい。

第５図に本発明の他の一実施例として、コンボリューシ
ョンプロセッサと、ラインバッファ回路の回路図を示す
。こへでは画像データ入力が直接にレジスタ５０．５１
．５２に入り、格納されたデータは、アドレス指定信号
と共にマルチプレクサ４７．４８．４９に入れられる。

その出力は乗算器用ＲＡＭに送られ格納される。

一方シリアルアクセスメモリ付きのＤＲＡＭを使って、
シリアルアクセスメモリからシーケンシャルに１行毎に
フレームメモリをアクセスすると高速ＳＲＡＭなみの速
度で作動させることができるので、例えば０°方向ベク
トルコンボリユーシヨンを高速に実施できるので、繰返
してＯ°方向ベクトルコンボリューションを行い、その
和をとるように加算器１０４を用いて加算し、記憶作用
のあるレジスタ１０５を介して制御装置に出力を送るこ
とによりマトリクスコンボリューションを行うことがで
きる。

また、レジスタ１０５の読出し出力は、■ラインバッフ
ァレジスタ１０６を介してゲート回路より加算器１０４
に入力することができる。

第５図の装置において、乗算器用ＲＡＭは小容量高速動
作のものを必要とするが、一方、ＣＰＬＩにより乗算結
果を予め準備しておくバッファ用ＤＲＡＭは比較的低速
でよく、更にこのＤＲＡＭは、低価格であるにも拘らず
記憶容量が大きいので有用である。

以上はコンボリューションの荷重係数が一定の場合であ
るから荷重係数を変更する場合にはＤＲＡＭ４１から乗
算器用ＲＡＭｌ０１〜１０３に新しい乗算器用テーブル
ルックアップ・データをローディングする必要があり、
この場合オーバヘッド（停止）時間を最短化することが
要求される。之に対応するために、ＤＲＡＭからシリア
ルアクセスメモリを経由してデータを転送できる構成に
しである。

第１図の装置においては、大容量の画像データを記憶す
る比較的低速動作のデータ記憶装置と画像信号処理装置
との間に、データ記憶装置よりも高速動作でランダムア
クセス可能な比較的小規模のデータ保持手段を設けられ
、全体として経済的で高速な画像信号の処理が行われる
。

フレームメモリを構成する各ＤＲＡＭに夫々シリアルア
クセスメモリＳＡＭをイ寸属させ、ＤＲＡＭにはローデ
ィングデータを予め記憶させておき、データ読出し後は
シリアルアクセスメモリを介して乗算器用ＲＡＭに高速
データ転送が行われる。またスタティックＲＡＭに替え
てシリアルアクセスメモリを付属させたＤＲＡＭは記憶
容量が大であり製造価格は比較的低度である。

第１図装置においては、ＲＡＭ乗算器の高速ローディン
グ方式を採用することにより、シリアルアクセスメモリ
部は１語あたり１００ｎｓ　（ナノ秒）程度の転送動作
時間が可能である。変数が８ビツトとすると乗算器用の
テーブルは２５６種類の乗算器用テーブルデータが必要
となり、これを転送するのに約２５，６μｓのオーバヘ
ッド時間で処理できる。

通常コンボリューションには数１０〜数Ｌｏｏｍｓ（ミ
リ秒）の時間がか＼ることを考慮すればこのオーバヘッ
ド時間約２５．６μｓは問題にならない程度の値である
。

〔発明の効果〕

本発明によれば、シリアルアクセスメモリ回路付画像デ
ータフレームメモリの特徴を活用しつつ、経済的にかつ
ベクトルコンボリューションの方向性に依存されず、高
速演算処理可能な、コンボリューションを用いる画像信
号処理を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての画像信号処理装置の
構成図、第２図は第１図のメモリセル内のデータストアアレイを
示す図、第３図は第１図におけるプロセッサおよびマルチライン
バッファ回路の回路図、第４図は第１図および第３図の装置のベクトルコンボリ
ューション演算動作を示す概念図、第５図は本発明の他
の実施例としてのコンボリューション・プロセッサの回
路図、第６図は従来の画像信号処理装置の構成図、第７図は画
像データ角度に関するベクトルコンボリューションの信
号形態を示す図、である。（符号の説明）１１・・ＣＰＵ。２・・・主メモリ、３・・・Ｉ１０コントローラ、１０・・・ヘクトルコンボリューションインテグラルプ
ロセッサ、１１・・・係数レジスタ、１３〜１７・・・ゲート、工９・・・制御回路、２０・・・データ記憶装置、２１・・・メモリセル部、２２・・・シリアルアクセスメモリ、３０・・・データ記憶装置、３１・・・メモリセル部、３２・・・シリアルアクセスメモリ、４０・・・マルチラインバッファ回路、１０１〜１０３
・・・乗算器、１０４・・・加算器、１０５・・・レジスタ、１０６・・・１ラインバツフア、１０７・・・ゲート回路、１１１〜１１３・・・係数レジスタ、４０１〜４０３・・・バッファゲート、４２１〜４２３
・・・マルチラインバッファメモリ、４３１・・・４３
３・・・マルチプレクサ、４５１〜４５３・・・レジス
タ。

Claims

【特許請求の範囲】１、マトリクス状に配設されて成る複数のメモリセル、
およびマトリクスの１行の複数のメモリセルに同時にデ
ータ読出又は書込むように構成され且つ該読出又は書込
データをシリアルに転送可能なシリアル入出力回路を有
し、複数の画像データを記憶するデータ記憶装置、該データ記憶装置のメモリセル内の記憶装置に基づく一
定の関係にある複数の画像データについて画像信号演算
を行う画像処理装置、および前記データ記憶装置と前記
画像処理装置との間に、前記画像処理装置における画像
信号演算を行う複数の画像データの個数に応じて設けら
れた複数のデータ保持手段であって、各データ保持手段
は前記データ記憶装置のマトリクスの複数行分のデータ
を保持する容量を有し、前記データ記憶装置より高速な
読出および書込動作を行うように構成され、各データ保
持手段がそれぞれ独立に動作し得るように構成されたも
の、を具備し、該画像処理装置は乗算器を有し、該乗算器により、画像信号から変換されたディジタル化
画像情報に対し鮮鋭化、雑音除去、エッジ抽出等のため
のコンボリューションが行われることを特徴とするコン
ボリューションを用いる画像信号処理装置。