JPS6267684A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS6267684A JPS6267684A JP60208152A JP20815285A JPS6267684A JP S6267684 A JPS6267684 A JP S6267684A JP 60208152 A JP60208152 A JP 60208152A JP 20815285 A JP20815285 A JP 20815285A JP S6267684 A JPS6267684 A JP S6267684A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は５フレームメモリなどに記憶されている画素デ
ータに空間積和演算を行なうための画像処理装置に関す
る。
ータに空間積和演算を行なうための画像処理装置に関す
る。
（従来の技術）
撮像装置によって工作機械などのオブジェクトを認識す
るために、フレームメモリに記憶されているディジタル
画像に種々の処理が施されるが：しばしば空間積和演算
（マトリックスコンボリューション）を行なう必要があ
る。
るために、フレームメモリに記憶されているディジタル
画像に種々の処理が施されるが：しばしば空間積和演算
（マトリックスコンボリューション）を行なう必要があ
る。
第３図は、３次の空間積和演算を説明するための図であ
り、処理対象画素データＦ ｉ、ｊ と、加重係数Ｗ
ｉ 、 ｊが同図の様に配列されている場合に、その中
央の画素に対する空間積和の演算結果Ｇｉ。
り、処理対象画素データＦ ｉ、ｊ と、加重係数Ｗ
ｉ 、 ｊが同図の様に配列されている場合に、その中
央の画素に対する空間積和の演算結果Ｇｉ。
Ｊは、
となる、ここで、以下の説明の都合上、これを３つに分
解し、 Ｗｌ、Ｉ ＸＦＩ、１÷Ｗ２．Ｉ Ｘ Ｆ２，１＋Ｗ３
．Ｉ Ｘ Ｆ３，１なる演算を第１演算、 Ｗｌ、２ Ｘ Ｆ １，２＋Ｗ２，２ Ｘ Ｆ２，２＋
Ｗ３，２ Ｘ Ｆ３，２なる演算を第２演算、 Ｗｌ、３ Ｘ Ｆ １，３＋Ｗ２，３ Ｘ Ｆ２，
３＋Ｗ３，３ Ｘ Ｆ ３，３なる演算を第３演算と
称する。
解し、 Ｗｌ、Ｉ ＸＦＩ、１÷Ｗ２．Ｉ Ｘ Ｆ２，１＋Ｗ３
．Ｉ Ｘ Ｆ３，１なる演算を第１演算、 Ｗｌ、２ Ｘ Ｆ １，２＋Ｗ２，２ Ｘ Ｆ２，２＋
Ｗ３，２ Ｘ Ｆ３，２なる演算を第２演算、 Ｗｌ、３ Ｘ Ｆ １，３＋Ｗ２，３ Ｘ Ｆ２，
３＋Ｗ３，３ Ｘ Ｆ ３，３なる演算を第３演算と
称する。
（発明が解決しようとする問題点）
従来、例えば３行×３列の空間積和演算を行なうには、
９個の乗算器と１個の加算器を使用して始めて１画素デ
ータについての並列処理が可能になる。画素データ数が
多いときには、処理時間を短縮するために、並列処理が
不可欠になるが、積和の行列を増やして、鮮明度を高め
ようとする場合には、処理回路のコストが大きくなり、
装置自体の大型化を招く。従って、積和の次数Ｎに対し
て、より少ない演算回路で、かつ並列処理を実現するこ
とが望まれていた。
９個の乗算器と１個の加算器を使用して始めて１画素デ
ータについての並列処理が可能になる。画素データ数が
多いときには、処理時間を短縮するために、並列処理が
不可欠になるが、積和の行列を増やして、鮮明度を高め
ようとする場合には、処理回路のコストが大きくなり、
装置自体の大型化を招く。従って、積和の次数Ｎに対し
て、より少ない演算回路で、かつ並列処理を実現するこ
とが望まれていた。
本発明は、上記の点に鑑みてなされたもので、高次の空
間積和演算を少ない演算回路で高速に実行するようにし
た画像処理装置を提供することを目的にしている。
間積和演算を少ない演算回路で高速に実行するようにし
た画像処理装置を提供することを目的にしている。
（問題点を解決するための手段）
本発明では、フレームメモリに記憶された複数個の画素
データからなる画像とＮ行Ｎ列の係数データとの間でマ
トリックスコンボリューションを実行する画像処理装置
において、前記フレームメモリから順次に読み出される
画素データを少なくともＮ個連続してラッチする手段と
、ラッチされたＮ個の画素データと前記係数データとの
間でＮ列分の部分積和演算を実行するＭ個（ＭＡＮ）の
演算処理ユニットと、前記部分積和演算の結果を記憶す
るとともにＭ行分の部分積和演算を終了して得た演算結
果を前記フレームメモリと対応する記憶領域へ転送する
手段とを備えている。
データからなる画像とＮ行Ｎ列の係数データとの間でマ
トリックスコンボリューションを実行する画像処理装置
において、前記フレームメモリから順次に読み出される
画素データを少なくともＮ個連続してラッチする手段と
、ラッチされたＮ個の画素データと前記係数データとの
間でＮ列分の部分積和演算を実行するＭ個（ＭＡＮ）の
演算処理ユニットと、前記部分積和演算の結果を記憶す
るとともにＭ行分の部分積和演算を終了して得た演算結
果を前記フレームメモリと対応する記憶領域へ転送する
手段とを備えている。
（作用）
従って、Ｍ個の演算処理ユニットで空間積和演算を行な
うとき、Ｎ列分の画素データを前記フレームメモリから
順番に読み出して、Ｍ行分の演算結果を得ることができ
る。
うとき、Ｎ列分の画素データを前記フレームメモリから
順番に読み出して、Ｍ行分の演算結果を得ることができ
る。
（実施例）
以下、本発明の一実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第２図は本発明に係る画像処理装置の構成を示すブロッ
ク図である。
ク図である。
図において、７個のラッチ回路１１〜１７は、図示しな
い２５６Ｘ２５６の画素アト１ノツクフ構成のフレーム
メモリからの８ビツト構成の画素データを順次に保持し
つつ、転送可能とすべくシリアルに接続され、各ラッチ
回路１１〜１７の出力端はいずれもマルチプレクサ１８
に接続されている。このマルチプレクサ１８は、各ラッ
チ回路１１〜１７のシフトタイミングで転送される８ビ
ツトからなる７個の画素データを１画素ずつ３つのプロ
セシングユニッ）ＰＥｔ 、ＰＥ２ 、ＰＥ５に何時に
パスライン１９を介して供給するためのものである。
い２５６Ｘ２５６の画素アト１ノツクフ構成のフレーム
メモリからの８ビツト構成の画素データを順次に保持し
つつ、転送可能とすべくシリアルに接続され、各ラッチ
回路１１〜１７の出力端はいずれもマルチプレクサ１８
に接続されている。このマルチプレクサ１８は、各ラッ
チ回路１１〜１７のシフトタイミングで転送される８ビ
ツトからなる７個の画素データを１画素ずつ３つのプロ
セシングユニッ）ＰＥｔ 、ＰＥ２ 、ＰＥ５に何時に
パスライン１９を介して供給するためのものである。
各プロセシングユニッ）ＰＥ、、ＰＥ２ 、ＰＥ３は、
いずれも同一の構成をなし、たとえば演算部、Ａレジス
タ、Ｂレジスタ、Ｄレジスタなどを有する１個の積和プ
ロセッサ（ＭＡＰ）２１と、このＭＡＰ２１によってデ
ータの書き込み読み出しが制御されるＲＡＭ２２と、パ
スライン１９からの画素データを上記ＤＳＰ２１に転送
制御するパスコントローラ２３とから構成されている。
いずれも同一の構成をなし、たとえば演算部、Ａレジス
タ、Ｂレジスタ、Ｄレジスタなどを有する１個の積和プ
ロセッサ（ＭＡＰ）２１と、このＭＡＰ２１によってデ
ータの書き込み読み出しが制御されるＲＡＭ２２と、パ
スライン１９からの画素データを上記ＤＳＰ２１に転送
制御するパスコントローラ２３とから構成されている。
２４はシフトレジスタであり、各プロセシングエレメン
トＰ Ｅ １ 、 Ｐ Ｅ２ 、 Ｐ Ｅ５での演算
結果を所定の桁まで落して、元のフレームメモリの対応
アドレスに書き込むためのものである。
トＰ Ｅ １ 、 Ｐ Ｅ２ 、 Ｐ Ｅ５での演算
結果を所定の桁まで落して、元のフレームメモリの対応
アドレスに書き込むためのものである。
このように構成される画像処理装置において、次に７行
×７列の加重係数など、空間積和演算に必要な係数Ｃ’
Ｊ（’１ｊ−１〜７）を前記各ＰＥ１ 。
×７列の加重係数など、空間積和演算に必要な係数Ｃ’
Ｊ（’１ｊ−１〜７）を前記各ＰＥ１ 。
ＰＥ２．ＰＥ、 の ＲＡＭ２２に格納して、フレー
ムメモリの２５６Ｘ２５６すべての画素データについて
のマトリックスコンボリューションを実行する手順につ
いて説明する。
ムメモリの２５６Ｘ２５６すべての画素データについて
のマトリックスコンボリューションを実行する手順につ
いて説明する。
第１図は、行単位でフレームメモリから読み出される画
素データと、各プロセシングエレメントＰＥエ 、ＰＥ
２ 、ＰＥ５で並列処理されるマトリックスコンボリュ
ーションの対応関係を示している。
素データと、各プロセシングエレメントＰＥエ 、ＰＥ
２ 、ＰＥ５で並列処理されるマトリックスコンボリュ
ーションの対応関係を示している。
例エバ、フレームメモリの第３行から８ビツトの画素デ
ータが所定のサイクルで出力されると、７個のラッチ回
路にＰＩ、ｊからＦ７．ｊが順次に転送され、保持され
る。これら７つの画素データは、マルチプレクサにより
順に３個のプロセシングエレメントＰＥに転送されるが
、各ＰＥでは先ずパスコントローラにより画素データを
積和プロセッサのＡレジスタに記憶する。それと同時に
ＲＡＭから係数０１，１がＢレジスタに転送され、演算
部でこれらＡレジスタとＢレジスタの内容を掛は合わせ
、結果をＤレジスタに転送し、このＤレジスタにおいて
累加算される。
ータが所定のサイクルで出力されると、７個のラッチ回
路にＰＩ、ｊからＦ７．ｊが順次に転送され、保持され
る。これら７つの画素データは、マルチプレクサにより
順に３個のプロセシングエレメントＰＥに転送されるが
、各ＰＥでは先ずパスコントローラにより画素データを
積和プロセッサのＡレジスタに記憶する。それと同時に
ＲＡＭから係数０１，１がＢレジスタに転送され、演算
部でこれらＡレジスタとＢレジスタの内容を掛は合わせ
、結果をＤレジスタに転送し、このＤレジスタにおいて
累加算される。
次に、マルチプレクサを切り替えて、次の画素データに
ついて同様の演算処理を行ない、これをマトリックスの
次数口つまり７回繰り返す。これにより、第１のプロセ
シングニレメン）ＰＥ、には、Ｐ １．ｊ Ｘ Ｃ１，
１からＰ７．ｊ ＸＣ７，１まテノ積和結果、つまり画
素データＰ ４．ｊ◆３についての第１演算の結果がＤ
レジスタに記憶されることになる。そこで、このＤレジ
スタの内容をＲＡＭに格納して、次に、ラッチ回路の画
素データを１つシフトして同様の演算処理を行なうと、
Ｐ２．ｊＸＣｌ、１からＰ８．ｊ ＸＣ７，１マチＩ７
）積和結果、−）！’１画素データＰ５．ｊ＋３につい
ての第１演算の結果がＤレジスタに記憶される。これを
再びＲＡＭに格納し、次々に繰り返すと、第ｊ＋３行の
全画素Ｐｉ、Ｊ÷３についての第１演算の結果がＰＥ１
のＲＡＭに記憶される。
ついて同様の演算処理を行ない、これをマトリックスの
次数口つまり７回繰り返す。これにより、第１のプロセ
シングニレメン）ＰＥ、には、Ｐ １．ｊ Ｘ Ｃ１，
１からＰ７．ｊ ＸＣ７，１まテノ積和結果、つまり画
素データＰ ４．ｊ◆３についての第１演算の結果がＤ
レジスタに記憶されることになる。そこで、このＤレジ
スタの内容をＲＡＭに格納して、次に、ラッチ回路の画
素データを１つシフトして同様の演算処理を行なうと、
Ｐ２．ｊＸＣｌ、１からＰ８．ｊ ＸＣ７，１マチＩ７
）積和結果、−）！’１画素データＰ５．ｊ＋３につい
ての第１演算の結果がＤレジスタに記憶される。これを
再びＲＡＭに格納し、次々に繰り返すと、第ｊ＋３行の
全画素Ｐｉ、Ｊ÷３についての第１演算の結果がＰＥ１
のＲＡＭに記憶される。
次に、フレームメモリの第ｊ＋１行からの画素データが
出力され、ラッチ回路にＰ ｔ、３＋ｔからＰ７、ｊ＋
１が順次に転送されると、第１のプロセシングエレメン
トＰＥ１では、ＲＡＭから先の画素データＰ４．ｊ＋３
についての第１＠算の結果をＤレジスタに移しておくと
、同様にｐ １．ｊ＋Ｉ Ｘ Ｃ１，２からＰ ７．ｊ
＋Ｉ Ｘ Ｃ７，２までの積和結果、つまり画素データ
Ｐ４．ｊ＋３についての第１演算と第２演算の和がＤレ
ジスタで加算される。こうして、これを再びＲＡＭに格
納し、ラッチ回路の画素データを１つシフトし次々に同
様の処理を繰り返すと、第ｊ＋３行の全画素Ｐ ｉ、ｊ
＋３ （ｉ＝４〜２５３）についての第１演算と第２
演算との和がＰＥｌのＲＡＭに記憶される。
出力され、ラッチ回路にＰ ｔ、３＋ｔからＰ７、ｊ＋
１が順次に転送されると、第１のプロセシングエレメン
トＰＥ１では、ＲＡＭから先の画素データＰ４．ｊ＋３
についての第１＠算の結果をＤレジスタに移しておくと
、同様にｐ １．ｊ＋Ｉ Ｘ Ｃ１，２からＰ ７．ｊ
＋Ｉ Ｘ Ｃ７，２までの積和結果、つまり画素データ
Ｐ４．ｊ＋３についての第１演算と第２演算の和がＤレ
ジスタで加算される。こうして、これを再びＲＡＭに格
納し、ラッチ回路の画素データを１つシフトし次々に同
様の処理を繰り返すと、第ｊ＋３行の全画素Ｐ ｉ、ｊ
＋３ （ｉ＝４〜２５３）についての第１演算と第２
演算との和がＰＥｌのＲＡＭに記憶される。
ところで、この時、第２のプロセシングエレメントＰＥ
２にも、同じ第ｊ＋１行の７つの画素データが順次に１
つずつシフトされながら転送さレルカ、ＰＥ２では、ま
ずＰｌ、Ｊ＋１ｘｃｌｌｌからＰ ７．ｊ＋ｌ Ｘ Ｃ
７，１までの積和結果、つまり画素データＰ４．ｊ＋４
についての第１演算の結果がＤレジスタで加算され、こ
れが対応するＲＡＭに一旦格納され、ラッチ回路の画素
データがシフトされ第ｊ＋４行の全画素Ｐｉ、ｊ＋４に
ついての第１演算の結果がＰＥ２のＲＡＭに記憶される
。
２にも、同じ第ｊ＋１行の７つの画素データが順次に１
つずつシフトされながら転送さレルカ、ＰＥ２では、ま
ずＰｌ、Ｊ＋１ｘｃｌｌｌからＰ ７．ｊ＋ｌ Ｘ Ｃ
７，１までの積和結果、つまり画素データＰ４．ｊ＋４
についての第１演算の結果がＤレジスタで加算され、こ
れが対応するＲＡＭに一旦格納され、ラッチ回路の画素
データがシフトされ第ｊ＋４行の全画素Ｐｉ、ｊ＋４に
ついての第１演算の結果がＰＥ２のＲＡＭに記憶される
。
次にフレームメモリの第ｊ千３行からの画素データがラ
ッチ回路に転送されるときには、ＰＥ１では第ｊ＋３行
の全画素Ｐｉ、ｊ＋３についての第３演算までの和がＰ
Ｅ、のＲＡＭに記憶され、ＰＥ２では第ｊ＋４行の全画
素Ｐｉ、ｊ＋４についての第２演算までの和がＰＥ２の
ＲＡＭに記憶され、ＰＥ５では第ｊ＋５行の全画素Ｐｉ
、ｊ＋５についての第１演算の結果がＰＥ３のＲＡＭに
記憶される。こうしてフレームメモリの第ｊ＋８行まで
の９行分の画素データが次々に３つのプロセシングエレ
メントで処理されると、そのＤレジスタにはそれぞれ第
ｊ＋３、第ｊ＋４、第ｊ＋５行につぃての演算結果が記
憶される。
ッチ回路に転送されるときには、ＰＥ１では第ｊ＋３行
の全画素Ｐｉ、ｊ＋３についての第３演算までの和がＰ
Ｅ、のＲＡＭに記憶され、ＰＥ２では第ｊ＋４行の全画
素Ｐｉ、ｊ＋４についての第２演算までの和がＰＥ２の
ＲＡＭに記憶され、ＰＥ５では第ｊ＋５行の全画素Ｐｉ
、ｊ＋５についての第１演算の結果がＰＥ３のＲＡＭに
記憶される。こうしてフレームメモリの第ｊ＋８行まで
の９行分の画素データが次々に３つのプロセシングエレ
メントで処理されると、そのＤレジスタにはそれぞれ第
ｊ＋３、第ｊ＋４、第ｊ＋５行につぃての演算結果が記
憶される。
つまり、７行分の部分積和演算を終了した時点で得られ
た、プロセシングエレメントの数に対応した３行分のコ
ンボリューション結果は、各プロセシングエレメントの
パスコントローラで１６ビツトのシフトレジスタに転送
し、ここで指定されただけシフトされたデータは、その
上位８ビツトだけフレームメモリの対応する記憶領域に
転送される。
た、プロセシングエレメントの数に対応した３行分のコ
ンボリューション結果は、各プロセシングエレメントの
パスコントローラで１６ビツトのシフトレジスタに転送
し、ここで指定されただけシフトされたデータは、その
上位８ビツトだけフレームメモリの対応する記憶領域に
転送される。
このようにして、９行分の画素データを処理した後は、
先頭行を３行ずらし、第ｊ＋３行から第ｊ＋１１行まで
の画素データを次々に入力して、次の３行のコンボリュ
ーション結果を得る。これヲ繰り返していって、フレー
ムメモリ全体についての空間積和演算が完成する。
先頭行を３行ずらし、第ｊ＋３行から第ｊ＋１１行まで
の画素データを次々に入力して、次の３行のコンボリュ
ーション結果を得る。これヲ繰り返していって、フレー
ムメモリ全体についての空間積和演算が完成する。
このような行折返し方法によりマトリンクスコンポリュ
ーションを計算するとき、その次数Ｎ＝７、プロセシン
グエレメントの数Ｍ＝３として演算に必要な時間は、従
来の空間積和演算を７次まで行なうための画像処理装置
での演算時間に比べて、著しく短縮される。
ーションを計算するとき、その次数Ｎ＝７、プロセシン
グエレメントの数Ｍ＝３として演算に必要な時間は、従
来の空間積和演算を７次まで行なうための画像処理装置
での演算時間に比べて、著しく短縮される。
なお上記実施例では、７次のマトリックスコンボリュー
ションについて説明したが、ラッチ回路の段数を変えれ
ば異なる次数の処理が可能であり、その場合でも演算効
率を十分高くできる。
ションについて説明したが、ラッチ回路の段数を変えれ
ば異なる次数の処理が可能であり、その場合でも演算効
率を十分高くできる。
（発明の効果）
以上述べたように、本発明によれば、高次の空間積和演
算を少ない演算回路で高速に実行するようにした画像処
理装置を提供できる。
算を少ない演算回路で高速に実行するようにした画像処
理装置を提供できる。
第１図は、本発明装置における折返し演算の手順を説明
するための図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、３次の空間積和演算を説明するため
の図である。 １１〜１７・・・ラッチ回路、１８・・・マルチプレク
サ、１９・・・パスライン、ＰＥｌ 、ＰＥ２ 、ＰＥ
。 ・・・プロセシングエレメント。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻 實
テＩｉ ２３４５６７−＝ 行 第３図
するための図、第２図は、本発明の一実施例を示すブロ
ック図、第３図は、３次の空間積和演算を説明するため
の図である。 １１〜１７・・・ラッチ回路、１８・・・マルチプレク
サ、１９・・・パスライン、ＰＥｌ 、ＰＥ２ 、ＰＥ
。 ・・・プロセシングエレメント。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻 實
テＩｉ ２３４５６７−＝ 行 第３図
Claims (1)
- フレームメモリに記憶された複数個の画素データからな
る画像とＮ行Ｎ列の係数データとの間でマトリックスコ
ンボリューションを実行する画像処理装置において、前
記フレームメモリから順次に読み出される画素データを
少なくともＮ個連続してラッチする手段と、ラッチされ
たＮ個の画素データと前記係数データとの間でＮ列分の
部分積和演算を実行するＭ個（Ｍ≦Ｎ）の演算処理ユニ
ットと、前記部分積和演算の結果を記憶するとともにＭ
行分の部分積和演算を終了して得た演算結果を前記フレ
ームメモリと対応する記憶領域へ転送する手段とを具備
し、Ｍ行分の演算結果を得るようにしたことを特徴とす
る画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208152A JPS6267684A (ja) | 1985-09-20 | 1985-09-20 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208152A JPS6267684A (ja) | 1985-09-20 | 1985-09-20 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267684A true JPS6267684A (ja) | 1987-03-27 |
Family
ID=16551500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208152A Pending JPS6267684A (ja) | 1985-09-20 | 1985-09-20 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267684A (ja) |
-
1985
- 1985-09-20 JP JP60208152A patent/JPS6267684A/ja active Pending
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