JPS60138641A - アドレス拡張回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、ディジタル計算機の制御装置に関する。特に
、ベースアドレスに対して符号付き「２」の補数による
アドレス修飾を行ってアドレス情報を作成するマイクロ
プロセッサと接続されて使用されるアドレス拡張回路に
関する。

〔従来技術の説明〕

従来のアドレス拡張回路を第１図および第２図に基づい
て説明する。第１図はアドレス拡張の手順を示す図であ
り、第２図はアドレス拡張回路の構成を示すブロック構
成図である。第２図にて、１はマイクロプロセッサ、２
は２ビツトレジスタ、３は２ビツト加算器である。

この従来例アドレス拡張回路は、２０ビツトのベースア
ドレスに対し１６ビソトの正の２進数にヨリアドレス修
飾を行うマイクロプロセッサを用いて、２０ビットのベ
ースアドレスを１ビツト拡張して２１ビツトとし、２１
ビツトの拡張アドレス情報を発生させるものである。

すなわち、＋ａ＋はマイクロプロセノ−ＩＪ１により管
理される２０ビツトのベースアドレス部であり、アドレ
ス拡張のために、下位１９ビツトをベースアドレスの下
位１９ビツトとし、」三位１ビ、トを境界情報の初期値
として２進数ｒＯＪにしである。ｔｂｌはマイクロプロ
セッサ１により管理されるアドレス修飾部であり、下位
１６ビノトにアドレス修飾値が設定され、上位４ビツト
はすべて２進数のｒＯＪにしである。　ベースアドレス
部ｔａ＋とアドレス修飾部（ｂｌはマイクロプロセッサ
１にて加算され、その結果として得られるアドレス情報
（Ｃ１はマイクロプロセッサ１から信号（ｆｌおよび信
号（ｆ′）として出力される。信号（ｆｌはアドレス情
報＋ｃ＋の下位１９ビツトに対応し、拡張アドレス情報
（ｅｌの下位１９ビツトとなる。信号（ｆ′）はアドレ
ス情ＩＨ（Ｃ１の上位１ピツ）Ｙに対応し、上記加算に
より発生する境界情報であり、加算の下位１９ビツトに
キャリーがあれば２進数「１」となり、またキャリーが
なければ２進数「０」となる。

ベースアドレスの上位２ビツト（ｄ＋はマイクロプロセ
ッサ１がアドレス情報ＦＣ＋の下位１９ビツトを作成す
る以前に、マイクロプロセッサ」の出力手段により信号
（ｇｌとして出力され、２ピノ１−レジスタ２に書き込
まれ保持される。アドレス情報ｔｃ＋の境界情報Ｙに対
応する信号（ｆ′）とレジスタ２に保持される拡張ベー
スアドレスの上位２ビツトを出力する信号ｔｈ＋とは２
ビット加算器３により加算されて、信号＋ｉ１として出
力される。信号ｆｉｌは拡張アドレス情幸１　＋ｅ＋上
位２ビットとなる。以上の動作により、拡張アドレス情
報（ｅｌは信号＋１１および信号（ｆｌとにて作成され
る。

上記の記述では１ビツトのアドレス拡張の場合を示した
が、Ｌビット（Ｌは正の整数）拡張する場合には、ベー
スアドレス上位を（Ｌ＋１）ピントとし、それに応じて
２ビツトレジスク２を（Ｌ＋１）ビットレジスタに、２
ビツト加算器３を（Ｌ＋１）ビット加算器にする。

このアドレス拡張回路はマイクロプロセンサにより拡張
したベースアドレスの管理が容易であり、少ない付加回
路でアドレス拡張を実行することが可能であり、マイク
ロプロセッサから出力されるアドレス情報から拡張アド
レス情報を作成するまで加算器１段通すのみであるので
、高速処理ができる利点がある。しかし、」１記アドレ
ス拡張回路の欠点は、符号を含む２進数でアドレス修飾
を行うことができないことである。すなわち、符号付き
「２」補数によりアドレス修飾が行えるマイクロプロセ
ッサでアドレス拡張を行う場合に、符号付き「２」の補
数によるアドレス修飾の機能の使用ができない欠点があ
る。

〔発明の目的〕

本発明は、上記アドレス拡張法の欠点を除去するもので
、符号付き「２」の補数によるアドレス修飾を可能とす
るアドレス拡張回路を提供することを目的とする。

〔発明の要点〕

本発明は、上位「Ｌ」ビットの境界情報と下位ｒＭ−−
ＬＪビットのベースアドレスとで構成されたＭビット（
ただし、Ｍは３以上の整数、Ｌは２以上の整数とする。

）のベースアドレス部に対し、符号付き「２」の補数で
アドレス修飾が行われる修飾手段と、上記修飾手段によ
り生成された情報のうち、上記境界情報に対応する修飾
された境界情報と、上記ベースアドレスとをそれぞれ出
力する第一の出力手段と、ｒＭ＋ＮＪビット（ただし、
Ｎは１以上の整数とする。）のベースアドレス部の上位
ｒＮ＋ＬＪビットを出力する第二の出力手股とを有する
マイクロプロセッサを備えたアドレス拡張回路において
、上記第二の出力手段の出力情報を一時記憶する記憶手
段と、上記記憶手段の出力する情報と上記ベースアドレ
スの上位ｒＮ十Ｌ」ビットの情報に対応する値とを加算
する第一の加算手段と、第一の加算手段の出力情報と上
記第一の出力手段から出力する上記修飾された境界情報
とを加算する第二の加算手段とを備えたことを特徴とす
る。

〔実施例による説明〕

以下に、本発明実施例回路を図面に基づいて詳細に説明
する。第３図はアドレス拡張の手順を説明するビット構
成図であり、第４図は本発明の実施例回路の構成を示す
ブロック構成図である。

本実施例回路はマイクロプロセッサ４、第一の３ビツト
レジスタ５．３ビツト加算器６、および第二の３ビツト
加算器７で構成される。マイクロプロセッサ４は、アド
レス情９１（１１の下位１８ビツトすなわらアドレス情
報の一部の情報を含む信号（■）と、アドレス情報（１
１の上部２ビツトすなわちアドレス情報の一部の情報に
アドレス修飾を行った結果の境界情報を含む信号（ｔｌ
と、２１ビットのベースアドレスの上位３ビツトを含む
信号（ρ）とを出力する。マイクロプロセッサ４の信号
（ρ）の出力は３ビノトレジスク５の入力に接続され、
この３ビ、トレジスタ５の出力は第一の３ビツト加算器
６の一方の入力に接続される。情報（０）を含む信号＋
ｒ＋は第一の３ビツト加算器６の他方の入力に接続され
、第一の３ビツト加算器６の出力信号（３１は第二の′
３ビット加算器７の一方の入力に接続され、第二の３ビ
ツト加算器７の他方の入力にはマイクロプロセッサ４の
出力信号（ｔｌが接続される。マイクロプロセッサ４の
出力信号Ｍと第二の３ビツト加算器の出力信号ｔａｌｌ
とは図示されていない外部の回路に接続される。

本実施例回路でば、２０ビツトのベースアドレスに対し
て１６ビツトの符号付き「２」の補数によりアドレス修
飾を行うことを可能としたマイクロプロセッサを用いて
、■ピントヘースアドレスを拡張して２１ビツトのベー
スアドレスとし、２１ピノしの拡張アドレス情報を発生
するものであり、以下にこの動作を詳細に説明する。

まず、第３図（ｊｌはマイクロプロセッサ４により管理
される２０ビツトのベースアドレス部である。

アドレス拡張のために、このベースアドレス部の下位１
８ビツトにベースアドレス下位１８が設定され、このベ
ースアドレス部の上位２ビツトに境界情報の初期値が設
定される。境界情報の初期値は２進数で「Ｏｌ」である
。この境界情報の初期値により、マイクロプロセッサ４
より出力される境界情報の値が取り扱いやすいものとな
る。

第３図（ｋｌはマイクロ符号セ・ノサ４により情理され
るアドレス修飾部であり、下位１６ビツトすなわちＳお
よび２１４〜２０が符号付き「２」の補数であり、符号
Ｓが２進数「１」のとき負数を示し、２進数「０」のと
き正数であることを示す。第３図ｆｋｌの上位４ピッｌ
−Ｘは、１６ビツトの符号付き「２」の補数を２０ビツ
トの数として演算するための補正であり、符号Ｓと同一
の値が設定される。

マイクロプロセッサ４では、ベースアドレス部ｆｊｌと
アドレス修飾部（ｋｌとが加算され、アドレス情報ｆｉ
ｌが生成される。アドレス情報（１）の下位１８ビツト
は拡張アドレス情＠（０）の下位１８ビツトとして使用
され、マイクロプロセッサ４のアドレス信号端子から信
号Ｍとして出力される。アドレス情報＋１１の上位２ビ
ツトＣＩ　Ｃ２はベースアドレス下位１８ビツトに対し
てアドレス修飾を行った結果の境界情報を示すもので、
ＣＩ　Ｃ２＝　ＩＱ　Ｏｊ　（２進数）はアンダーフロ
ーを示し、ＣＩＧ２−ｒｏｌＪ　（２進数）はアンダー
フローもオーバーフローも生じていない状態を示し、Ｃ
Ｉ　Ｃ２＝　ｒｌＯＪ　（２進数）はオーバーフローを
示す。境界情報ＣＩ　Ｃ２はマイクロ符号４のアドレス
信号端子から信号＋１＋として出力される。

情報（（２）はマイクロプロセッサ４により管理される
２１ビツトのベースアドレスの上位３ビツトであり、マ
イクロプロセッサ４がアドレス情報（１）を作成する以
前に、マイクロプロセッサ４の出力手段により信号ｆｉ
１１として出力され、３ビツトレジスタ５に書き込まれ
る。レジスタ５の値は信号ｔｑ＋として出力され、３ビ
ット加笠器６に入力される。

情報ｆｎ）はベースアドレス上位変換値で２進数「１１
１」であり、この値を信号化した信号（ｒｌは第一の３
ビツト加算器６に入力され、信号（ｑｌと加算され、信
号［Ｓｌとして保持される。これにより、ベースアドレ
ス上位は取り扱いやすい形式に変換されて信号（８１と
して保持される。

信号＋３１と信号＋１）は第二の３ピント加算器７によ
り加算され、信号（ｕｌとして出力される。ここで信号
＋１１は２ビット信号であるが上位ビットとして２進数
「０」を付は加え３ビット信号とする。信号（ｕｌは拡
張アドレス情報（０）の上位３ビツトとなる。

以上により符号付き「２」の補数によりアドレス修飾さ
れた２１ビツトの拡張アドレス情報ｔｏ＋が作成される
。

な峯、本発明はＭビット（Ｍは３以上の整数）のベース
アドレス部に対して、（Ｍ＝１）ビット以下の符号付き
「２」の補数によりアドレス修飾を行うことを可能とし
たマイクロプロセッサ４のアドレス拡張にも適用するこ
とができる。この場合には、ベースアドレス上位を（Ｍ
−２）ビットとし、アドレス修飾の符号付き「２」の補
数とその上位ビットであるＸの和がＭとなるようにＸの
数を調整する。

また、拡張するビット数をＮビット（ただし、Ｎは１以
上の整数とする。）とする場合には、本実施例装置にて
、ベースアドレス上位およびへ一スアドレス上位変換値
を（Ｎ＋２）ビットとし、３ビツトレジスタ５、第一の
３ビツト加算器６および第二の３ビツト加算器を（Ｎ＋
２）ビットのちので置きかえることにより、本発明を実
施することができる。

〔発明の効果〕

本発明は、以上説明したように、符号付き「２」の補数
によりアドレス修飾の行なえるマイクロプロセッサに対
して、この機能を生かして容易にアドレス拡張が行える
効果がある。

【図面の簡単な説明】

第１図は従来例回路にかかわるビット構成図。 第２図は従来例回路を示すブロック構成図。 第３図は実施例回路にかかわるビット構成図。 第４図は実施例回路を示すブロック構成図。 １．４・・・マイクロプロセッサ、２・・・２ビツトレ
ジスタ、３・・・２ビツト加算器、５・・・３ビツトレ
ジスタ、６．７・・・３ビツト加算器。 （Ｏ）０２１８　ど−一〜−−−−７２゜（ｃｌ）固 篤　１　ロ 篤　２　図 （ｍ）四テ （ｎ）　ＥＤＩ Ｍ　３　閲 第　４　ロ

Claims (1)

1. 【特許請求の範囲】 （１，１上位ｒＬＪビットの境界情報と下位ｒＭ−ＬＪ
   ビットのベースアドレスとで構成されたＭビット（ただ
   し、Ｍは３以上の整数、Ｌは２以上の整数とする。）の
   ベースアドレス部に対し、符号付き「２」の補数でアド
   レス修飾が行われる修飾手段と、 」１記修飾手段により生成された情報のうち、上記境界
   情報に対応する修飾された境界情報と、上記ベースアド
   レスとをそれぞれ出力する第一の出力手段と、 ｒＭ’４−ＮＪピノ１−（ただし、Ｎは１以」−の整数
   とする。）のベースアドレス部の上位ｒＮ＋ＬＪビット
   を出力する第二の出力手段と を有するマイクロプロセッサを備えたアドレス拡張回路
   において、 上記第二の出力手段の出力情報を一時記憶する記憶手段
   と、 上記記憶手段の出力する情報と上記ベースアドレスの上
   位Ｉ　Ｎ　＋　Ｌ　Ｊビットの情報に対応する値とを加
   算する第一の加算手段と、 この第一の加算手段の出力情報と上記第一の出力手段か
   ら出力する上記修飾された境界情報とを加算する第二の
   加算手段と を備えたことを特徴とするアドレス拡張回路。 ＋２１Ｌ＝２、Ｎ＝１である特許請求の範囲第（１１］
   Ｊ４に記載のアドレス拡張回路。