JP3391020B2 - ダイナミックアドレス変換装置 - Google Patents
ダイナミックアドレス変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムにおいて、プロセッサが出力した論理アドレス
を、実際にメモリをアクセスする物理アドレスに変換す
るダイナミックアドレス変換装置に関する。
ステムにおいて、プロセッサが出力した論理アドレス
を、実際にメモリをアクセスする物理アドレスに変換す
るダイナミックアドレス変換装置に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサシステムにお
けるアドレス変換装置としては、一般にメモリ管理ユニ
ット（ＭＭＵ）と呼ばれるものがある。このＭＭＵはプ
ロセッサから出力されたアドレスに一定のオフセット値
を加算したり、アドレスのビット構成を一定の規則にし
たがって部分的に並べかえたり、メモリ空間をある大き
さのセグメントに分割して各セグメントごとに設定され
ているパラメータの値とプロセッサから出力されたアド
レスにもとづいて物理アドレスを算出したりする。それ
により、メモリの管理や、プログラム効率の向上、メモ
リ空間の効率的運用、論理または仮想メモリ空間の拡張
等が実現される。
けるアドレス変換装置としては、一般にメモリ管理ユニ
ット（ＭＭＵ）と呼ばれるものがある。このＭＭＵはプ
ロセッサから出力されたアドレスに一定のオフセット値
を加算したり、アドレスのビット構成を一定の規則にし
たがって部分的に並べかえたり、メモリ空間をある大き
さのセグメントに分割して各セグメントごとに設定され
ているパラメータの値とプロセッサから出力されたアド
レスにもとづいて物理アドレスを算出したりする。それ
により、メモリの管理や、プログラム効率の向上、メモ
リ空間の効率的運用、論理または仮想メモリ空間の拡張
等が実現される。
【０００３】
【発明が解決しようとする課題】しかしながら、このＭ
ＭＵにおけるアドレス変換は、一定の規則やオフセット
の設定値にしたがって行われるが、それらの規則やオフ
セットの設定値は、回路の構成によって得られる一意的
なものであったり、あるいは、初期設定時に定義された
静的（スタティック）なパラメータであることが多い。
そのため、従来の変換装置では、任意の大きさのデータ
ブロックに対し任意のタイミングでパラメータや規則を
変更したり、ブロックの連続性等を割り付けたりするこ
とができず、融通性に欠けるという問題があった。本発
明は上記問題点を解決するためになされたもので、その
目的とするところは、任意のタイミングでアドレス変換
のための規則やパラメータを変更したり、ブロックの連
続性等を割り付けることができ、変換の自由度のある融
通性にすぐれたダイナミックアドレス変換装置を提供す
ることにある。
ＭＵにおけるアドレス変換は、一定の規則やオフセット
の設定値にしたがって行われるが、それらの規則やオフ
セットの設定値は、回路の構成によって得られる一意的
なものであったり、あるいは、初期設定時に定義された
静的（スタティック）なパラメータであることが多い。
そのため、従来の変換装置では、任意の大きさのデータ
ブロックに対し任意のタイミングでパラメータや規則を
変更したり、ブロックの連続性等を割り付けたりするこ
とができず、融通性に欠けるという問題があった。本発
明は上記問題点を解決するためになされたもので、その
目的とするところは、任意のタイミングでアドレス変換
のための規則やパラメータを変更したり、ブロックの連
続性等を割り付けることができ、変換の自由度のある融
通性にすぐれたダイナミックアドレス変換装置を提供す
ることにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、主プロセッサのアドレスバスに接続
され、主プロセッサから出力される論理アドレスの連続
して取り扱われる領域ごとに付された領域番号が論理ア
ドレスに対応して格納されている領域番号テーブルメモ
リと、領域番号テーブルメモリのデータ出力端にアドレ
ス入力端が接続され、主プロセッサから出力される論理
アドレスとアクセス先の主メモリの物理アドレスとのオ
フセット値が領域番号に対応して書き込まれるオフセッ
トメモリと、オフセットメモリとバス接続され、オフセ
ットメモリの格納値を書換える変換専用プロセッサと、
主プロセッサのアドレスバスおよびオフセットメモリの
データ出力端が入力側に接続され、出力側が主メモリの
アドレス入力端に接続された加算器とを備えたことを特
徴とする。
に、第１の発明は、主プロセッサのアドレスバスに接続
され、主プロセッサから出力される論理アドレスの連続
して取り扱われる領域ごとに付された領域番号が論理ア
ドレスに対応して格納されている領域番号テーブルメモ
リと、領域番号テーブルメモリのデータ出力端にアドレ
ス入力端が接続され、主プロセッサから出力される論理
アドレスとアクセス先の主メモリの物理アドレスとのオ
フセット値が領域番号に対応して書き込まれるオフセッ
トメモリと、オフセットメモリとバス接続され、オフセ
ットメモリの格納値を書換える変換専用プロセッサと、
主プロセッサのアドレスバスおよびオフセットメモリの
データ出力端が入力側に接続され、出力側が主メモリの
アドレス入力端に接続された加算器とを備えたことを特
徴とする。
【０００５】第２の発明は、第１の発明において、オフ
セットメモリに格納されているオフセット値を変換専用
プロセッサにより任意のタイミングで書き換える手段を
備えたことを特徴とする。
セットメモリに格納されているオフセット値を変換専用
プロセッサにより任意のタイミングで書き換える手段を
備えたことを特徴とする。
【０００６】第３の発明は、第１または第２の発明にお
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、論理アドレス
に対応する主メモリの物理アドレスのブロックサイズを
任意に変更する手段を備えたことを特徴とする。
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、論理アドレス
に対応する主メモリの物理アドレスのブロックサイズを
任意に変更する手段を備えたことを特徴とする。
【０００７】第４の発明は、第１または第２の発明にお
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、主メモリ上に
分散している物理アドレスのブロックを論理アドレス上
連続した配置に再構成する手段を備えたことを特徴とす
る。
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、主メモリ上に
分散している物理アドレスのブロックを論理アドレス上
連続した配置に再構成する手段を備えたことを特徴とす
る。
【０００８】第５の発明は、第１または第２の発明にお
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、論理アドレス
上連続している領域が対応する主メモリ上のブロックを
分散配置する手段を備えたことを特徴とする。
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、論理アドレス
上連続している領域が対応する主メモリ上のブロックを
分散配置する手段を備えたことを特徴とする。
【０００９】第６の発明は、第１または第２の発明にお
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、主メモリ上の
任意のブロックへのアクセスを制限する手段を備えたこ
とを特徴とする。
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより書き換えて、主メモリ上の
任意のブロックへのアクセスを制限する手段を備えたこ
とを特徴とする。
【００１０】第７の発明は、第１または第２の発明にお
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより０に書き換えて、主プロセ
ッサの出力する論理アドレスと主メモリ上の物理アドレ
スを一致させる手段を備えたことを特徴とする。
いて、オフセットメモリに格納されているオフセット値
を変換専用プロセッサにより０に書き換えて、主プロセ
ッサの出力する論理アドレスと主メモリ上の物理アドレ
スを一致させる手段を備えたことを特徴とする。
【００１１】
【作用】第１の発明においては、主プロセッサのアドレ
スバスに領域番号テーブルメモリが接続され、メモリに
は主プロセッサから出力される論理アドレスの連続して
取り扱われる領域ごとに付された領域番号が論理アドレ
スに対応して格納されている。領域番号テーブルメモリ
のデータ出力端にオフセットメモリのアドレス入力端が
接続され、そこには主プロセッサから出力される論理ア
ドレスとアクセス先の主メモリの物理アドレスとのオフ
セット値が領域番号に対応して書き込まれる。
スバスに領域番号テーブルメモリが接続され、メモリに
は主プロセッサから出力される論理アドレスの連続して
取り扱われる領域ごとに付された領域番号が論理アドレ
スに対応して格納されている。領域番号テーブルメモリ
のデータ出力端にオフセットメモリのアドレス入力端が
接続され、そこには主プロセッサから出力される論理ア
ドレスとアクセス先の主メモリの物理アドレスとのオフ
セット値が領域番号に対応して書き込まれる。
【００１２】オフセットメモリとバス接続された変換専
用プロセッサにより、オフセットメモリの格納値が書換
えられる。主プロセッサのアドレスバスおよびオフセッ
トメモリのデータ出力端が加算器の入力側に接続され、
加算器の出力側が主メモリのアドレス入力端に接続され
る。それにより、主プロセッサから出力された論理アド
レスにオフセットメモリの格納値が加算されて、主メモ
リ上の物理アドレスに変換される。
用プロセッサにより、オフセットメモリの格納値が書換
えられる。主プロセッサのアドレスバスおよびオフセッ
トメモリのデータ出力端が加算器の入力側に接続され、
加算器の出力側が主メモリのアドレス入力端に接続され
る。それにより、主プロセッサから出力された論理アド
レスにオフセットメモリの格納値が加算されて、主メモ
リ上の物理アドレスに変換される。
【００１３】第２の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より任意のタイミングで書き換えられる。
に格納されているオフセット値が変換専用プロセッサに
より任意のタイミングで書き換えられる。
【００１４】第３の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、論理アドレスに対応し
て主メモリ上の物理アドレスにより指定されるブロック
サイズが任意に変更される。
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、論理アドレスに対応し
て主メモリ上の物理アドレスにより指定されるブロック
サイズが任意に変更される。
【００１５】第４の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、主メモリ上に分散して
いる物理アドレスのブロックが論理アドレス上連続した
配置に再構成される。
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、主メモリ上に分散して
いる物理アドレスのブロックが論理アドレス上連続した
配置に再構成される。
【００１６】第５の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、論理アドレス上連続し
ている領域が対応する主メモリ上のブロックが分散配置
される。
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、論理アドレス上連続し
ている領域が対応する主メモリ上のブロックが分散配置
される。
【００１７】第６の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、主メモリ上の任意のブ
ロックへのアクセスが制限される。
に格納されているオフセット値が変換専用プロセッサに
より書き換えられることにより、主メモリ上の任意のブ
ロックへのアクセスが制限される。
【００１８】第７の発明においては、オフセットメモリ
に格納されているオフセット値が変換専用プロセッサに
より０に書き換えられることにより、主プロセッサの出
力する論理アドレスと主メモリ上の物理アドレスが一致
する。
に格納されているオフセット値が変換専用プロセッサに
より０に書き換えられることにより、主プロセッサの出
力する論理アドレスと主メモリ上の物理アドレスが一致
する。
【００１９】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は第１の発明に係る実施例の概略構成を示すブ
ロック図である。図において、１はメインのプロセッサ
であり、アドレスバス７を介して変換オフセットアドレ
ス格納メモリ（ＯＡＭ）２および加算器５と接続され、
また、プロセッサ１はデータバス８を介してメモリ６と
接続されている。ＯＡＭ２と加算器５との間には変換オ
フセットデータ格納メモリ（ＯＤＭ）３および変換専用
プロセッサ４がバス９，１０を介して並列に接続されて
いる。
る。図１は第１の発明に係る実施例の概略構成を示すブ
ロック図である。図において、１はメインのプロセッサ
であり、アドレスバス７を介して変換オフセットアドレ
ス格納メモリ（ＯＡＭ）２および加算器５と接続され、
また、プロセッサ１はデータバス８を介してメモリ６と
接続されている。ＯＡＭ２と加算器５との間には変換オ
フセットデータ格納メモリ（ＯＤＭ）３および変換専用
プロセッサ４がバス９，１０を介して並列に接続されて
いる。
【００２０】領域番号テーブルメモリであるところのＯ
ＡＭ２は、そのアドレス入力端（図示せず）にアドレス
バス７が接続され、データ出力端（図示せず）にバス９
が接続されている。オフセットメモリであるところのＯ
ＤＭ３は、そのアドレス入力端（図示せず）にバス９が
接続され、データ出力端（図示せず）にバス１０が接続
されている。加算器５は入力側にアドレスバス７とバス
１０が接続され、出力側にアドレスバス１１が接続され
ている。アドレスバス１１はメモリ６のアドレス入力端
に接続されている。
ＡＭ２は、そのアドレス入力端（図示せず）にアドレス
バス７が接続され、データ出力端（図示せず）にバス９
が接続されている。オフセットメモリであるところのＯ
ＤＭ３は、そのアドレス入力端（図示せず）にバス９が
接続され、データ出力端（図示せず）にバス１０が接続
されている。加算器５は入力側にアドレスバス７とバス
１０が接続され、出力側にアドレスバス１１が接続され
ている。アドレスバス１１はメモリ６のアドレス入力端
に接続されている。
【００２１】次に動作について説明する。最初に初期設
定として、変換専用プロセッサ４がプロセッサ１の論理
アドレス定義をＯＡＭ２に書き込む。具体的には、プロ
セッサ１の論理アドレスマップにおいて連続して扱われ
る最小領域ごとに同一の番号を付して、その番号を論理
アドレスに対応させてＯＡＭ２に書き込む。つまり、論
理アドレスと領域番号との対応を表した領域番号テーブ
ルが作成される。次いで、変換専用プロセッサ４はプロ
セッサ１の論理アドレス定義領域の各先頭アドレス（論
理アドレス）と、メモリ６の対応する領域の先頭アドレ
ス（物理アドレス）との差分（オフセット値ＯＤ）を算
出し、領域番号とオフセット値ＯＤとの対応を表したテ
ーブルを作成し、ＯＤＭ３へ格納して初期設定を終了す
る。
定として、変換専用プロセッサ４がプロセッサ１の論理
アドレス定義をＯＡＭ２に書き込む。具体的には、プロ
セッサ１の論理アドレスマップにおいて連続して扱われ
る最小領域ごとに同一の番号を付して、その番号を論理
アドレスに対応させてＯＡＭ２に書き込む。つまり、論
理アドレスと領域番号との対応を表した領域番号テーブ
ルが作成される。次いで、変換専用プロセッサ４はプロ
セッサ１の論理アドレス定義領域の各先頭アドレス（論
理アドレス）と、メモリ６の対応する領域の先頭アドレ
ス（物理アドレス）との差分（オフセット値ＯＤ）を算
出し、領域番号とオフセット値ＯＤとの対応を表したテ
ーブルを作成し、ＯＤＭ３へ格納して初期設定を終了す
る。
【００２２】次に、プロセッサ１が作動し、メモリアク
セス時にアドレスバス７に論理アドレスＬＡを出力す
る。論理アドレスＬＡはＯＡＭ２および加算器５に入力
される。ＯＡＭ２は論理アドレスＬＡに対応する領域番
号であるところの変換オフセットアドレスＯＡを出力
し、バス９を介してＯＤＭ３へ入力する。ＯＤＭ３は、
ＯＡに対応するオフセット値ＯＤを出力し、バス１０を
介して加算器５へ入力する。加算器５は論理アドレスＬ
Ａとオフセット値ＯＤを加算して物理アドレスＰＡと
し、アドレスバス１１へ出力する。その結果、ＰＡがメ
モリ６に入力されて、メモリ６がアクセスされる。な
お、変換専用プロセッサ４はプロセッサ１の動作と並行
して、任意のタイミングでＯＡＭ２のＯＡおよびＯＤＭ
３のＯＤを書換えることが可能であり、それにより、動
的なアドレス変換が可能になる。
セス時にアドレスバス７に論理アドレスＬＡを出力す
る。論理アドレスＬＡはＯＡＭ２および加算器５に入力
される。ＯＡＭ２は論理アドレスＬＡに対応する領域番
号であるところの変換オフセットアドレスＯＡを出力
し、バス９を介してＯＤＭ３へ入力する。ＯＤＭ３は、
ＯＡに対応するオフセット値ＯＤを出力し、バス１０を
介して加算器５へ入力する。加算器５は論理アドレスＬ
Ａとオフセット値ＯＤを加算して物理アドレスＰＡと
し、アドレスバス１１へ出力する。その結果、ＰＡがメ
モリ６に入力されて、メモリ６がアクセスされる。な
お、変換専用プロセッサ４はプロセッサ１の動作と並行
して、任意のタイミングでＯＡＭ２のＯＡおよびＯＤＭ
３のＯＤを書換えることが可能であり、それにより、動
的なアドレス変換が可能になる。
【００２３】図２は図１の実施例における実際の動作を
示す説明図である。図において、プロセッサ１は自分の
論理アドレス空間を２つの領域に分割して領域Ａ、領域
Ｂとし、領域Ａの範囲を００００ｈ〜１ｆｆｆｈ、領域
Ｂの範囲を３０００ｈ〜４ｆｆｆｈと設定する。それに
より、ＯＡＭ２にはアドレスごとにに領域を区別するた
めの変換オフセットアドレスＯＡが書き込まれる。図示
例では、領域Ａに００１０ｈが、領域Ｂに００２０ｈが
書き込まれる。
示す説明図である。図において、プロセッサ１は自分の
論理アドレス空間を２つの領域に分割して領域Ａ、領域
Ｂとし、領域Ａの範囲を００００ｈ〜１ｆｆｆｈ、領域
Ｂの範囲を３０００ｈ〜４ｆｆｆｈと設定する。それに
より、ＯＡＭ２にはアドレスごとにに領域を区別するた
めの変換オフセットアドレスＯＡが書き込まれる。図示
例では、領域Ａに００１０ｈが、領域Ｂに００２０ｈが
書き込まれる。
【００２４】次に、論理アドレスの領域Ａ，Ｂと、対応
するメモリ６上の物理アドレス領域とのオフセット値Ｏ
Ｄが変換専用プロセッサ４により算出され、ＯＤＭ３上
にＯＡに対応して書き込まれる。図示例では、領域Ａを
指す００１０ｈに６０００ｈが、領域Ｂを指す００２０
ｈに１０００ｈが書き込まれる。これは、領域Ａが物理
アドレス上の６０００ｈ〜７ｆｆｆｈに対応し、同じく
領域Ｂが４０００ｈ〜５ｆｆｆｈに対応することであ
る。
するメモリ６上の物理アドレス領域とのオフセット値Ｏ
Ｄが変換専用プロセッサ４により算出され、ＯＤＭ３上
にＯＡに対応して書き込まれる。図示例では、領域Ａを
指す００１０ｈに６０００ｈが、領域Ｂを指す００２０
ｈに１０００ｈが書き込まれる。これは、領域Ａが物理
アドレス上の６０００ｈ〜７ｆｆｆｈに対応し、同じく
領域Ｂが４０００ｈ〜５ｆｆｆｈに対応することであ
る。
【００２５】ここでプロセッサ１が論理アドレスＬＡと
して４０００ｈを出力すると、それは領域Ｂであるから
ＯＡＭ２からはＯＡとして００２０ｈが出力される。次
に、ＯＤＭ３からはＯＤとして１０００ｈが出力され
る。その結果、加算器５では、ＬＡの４０００ｈにＯＤ
の１０００ｈが加算されてＰＡとして５０００ｈが出力
され、メモリ６上のアドレス５０００ｈがアクセスされ
る。
して４０００ｈを出力すると、それは領域Ｂであるから
ＯＡＭ２からはＯＡとして００２０ｈが出力される。次
に、ＯＤＭ３からはＯＤとして１０００ｈが出力され
る。その結果、加算器５では、ＬＡの４０００ｈにＯＤ
の１０００ｈが加算されてＰＡとして５０００ｈが出力
され、メモリ６上のアドレス５０００ｈがアクセスされ
る。
【００２６】次に第２の発明の実施例について説明す
る。図２において、例えば、領域Ａのオフセット値ＯＤ
が、変換専用プロセッサ４により６０００ｈから１００
０ｈに変更されたとすると、実際にアクセスされるメモ
リ６上の領域Ａの物理アドレスＰＡはそれまでの６００
０ｈ〜７ｆｆｆｈから１０００ｈ〜２ｆｆｆｈへと切り
替えられる。これはプロセッサ１が出力する論理アドレ
ス領域Ａを変更することなく、実際にアクセスされるメ
モリ６上の物理アドレスＰＡのみが変更されることであ
る。しかも、この切替えは任意のタイミングで実行する
ことができる。
る。図２において、例えば、領域Ａのオフセット値ＯＤ
が、変換専用プロセッサ４により６０００ｈから１００
０ｈに変更されたとすると、実際にアクセスされるメモ
リ６上の領域Ａの物理アドレスＰＡはそれまでの６００
０ｈ〜７ｆｆｆｈから１０００ｈ〜２ｆｆｆｈへと切り
替えられる。これはプロセッサ１が出力する論理アドレ
ス領域Ａを変更することなく、実際にアクセスされるメ
モリ６上の物理アドレスＰＡのみが変更されることであ
る。しかも、この切替えは任意のタイミングで実行する
ことができる。
【００２７】次に第３の発明の実施例について説明す
る。図２において、変換専用プロセッサ４によりプロセ
ッサ１がアクセスする論理アドレス領域の範囲を任意の
大きさに設定することができ、また再設定することもで
きる。したがって、アドレス変換を行う領域（セグメン
ト）の大きさを可変かつ自由に設定または変更すること
が可能となる。
る。図２において、変換専用プロセッサ４によりプロセ
ッサ１がアクセスする論理アドレス領域の範囲を任意の
大きさに設定することができ、また再設定することもで
きる。したがって、アドレス変換を行う領域（セグメン
ト）の大きさを可変かつ自由に設定または変更すること
が可能となる。
【００２８】次に第４の発明の実施例について説明す
る。図２において、例えば、物理アドレス２０００ｈ〜
２７ｆｆｈと、３８００ｈ〜３ｆｆｆｈにある２つの別
々のデータブロックに、オフセット値としてそれぞれ１
０００ｈ，２０００ｈを割り当てた場合、これら別々の
物理アドレスにある２つの領域が、プロセッサ１から見
て論理アドレス１０００ｈ〜１ｆｆｆｈの領域にある連
続した１つのデータブロックとしてアクセスされる。こ
のようにして、物理的に分散配置された複数でかつ任意
のアドレスにあるデータブロックの論理的な収集、再構
成を行うことが可能となる。
る。図２において、例えば、物理アドレス２０００ｈ〜
２７ｆｆｈと、３８００ｈ〜３ｆｆｆｈにある２つの別
々のデータブロックに、オフセット値としてそれぞれ１
０００ｈ，２０００ｈを割り当てた場合、これら別々の
物理アドレスにある２つの領域が、プロセッサ１から見
て論理アドレス１０００ｈ〜１ｆｆｆｈの領域にある連
続した１つのデータブロックとしてアクセスされる。こ
のようにして、物理的に分散配置された複数でかつ任意
のアドレスにあるデータブロックの論理的な収集、再構
成を行うことが可能となる。
【００２９】次に第５の発明の実施例について説明す
る。これは前述の実施例とは反対に、論理アドレス１０
００ｈ〜１ｆｆｆｈの領域にある連続した１つのデータ
ブロックをアドレス変換の対象として２つに分け、それ
らのオフセット値ＯＤとして、例えば論理アドレス１０
００ｈ〜１７ｆｆｈに４０００ｈ、１８００ｈ〜１ｆｆ
ｆｈに１０００ｈを割り当てることにより、これらを物
理アドレス５０００ｈ〜５７ｆｆｈと、２８００ｈ〜２
ｆｆｆｈの別々の領域に物理的に分散配置することが可
能となる。
る。これは前述の実施例とは反対に、論理アドレス１０
００ｈ〜１ｆｆｆｈの領域にある連続した１つのデータ
ブロックをアドレス変換の対象として２つに分け、それ
らのオフセット値ＯＤとして、例えば論理アドレス１０
００ｈ〜１７ｆｆｈに４０００ｈ、１８００ｈ〜１ｆｆ
ｆｈに１０００ｈを割り当てることにより、これらを物
理アドレス５０００ｈ〜５７ｆｆｈと、２８００ｈ〜２
ｆｆｆｈの別々の領域に物理的に分散配置することが可
能となる。
【００３０】次に第６の発明の実施例について説明す
る。図１において、オフセット値ＯＤの算出およびＯＤ
Ｍ３への書込みは変換専用プロセッサ４により行われ
る。したがって、算出されるオフセット値ＯＤの範囲に
変換専用プロセッサ４が制限を設けることにより、プロ
セッサ１から見て機能的にはアクセス可能であっても、
ソフトウェアでアクセスがプロテクトされた領域をメモ
リ６上に持つことができる。しかも、そのプロテクトさ
れる領域をダイナミックに変更することが可能である。
る。図１において、オフセット値ＯＤの算出およびＯＤ
Ｍ３への書込みは変換専用プロセッサ４により行われ
る。したがって、算出されるオフセット値ＯＤの範囲に
変換専用プロセッサ４が制限を設けることにより、プロ
セッサ１から見て機能的にはアクセス可能であっても、
ソフトウェアでアクセスがプロテクトされた領域をメモ
リ６上に持つことができる。しかも、そのプロテクトさ
れる領域をダイナミックに変更することが可能である。
【００３１】次に第７の発明の実施例について説明す
る。図１において、変換専用プロセッサ４がある領域の
オフセット値ＯＤを０、すなわちオフセットなしの状態
に設定すると、プロセッサ１からその領域へのアクセス
は、アドレス変換装置を経由するものの論理アドレスと
物理アドレスが等価となる。しかもその等価とする領域
をダイナミックに変更することが可能である。
る。図１において、変換専用プロセッサ４がある領域の
オフセット値ＯＤを０、すなわちオフセットなしの状態
に設定すると、プロセッサ１からその領域へのアクセス
は、アドレス変換装置を経由するものの論理アドレスと
物理アドレスが等価となる。しかもその等価とする領域
をダイナミックに変更することが可能である。
【００３２】これら実施例で述べたように、本発明のダ
イナミックアドレス変換装置では、変換専用プロセッサ
４が、アドレスを変換する規則やパラメータを、自由に
変更したり任意のタイミングで変化させたりすることが
できることにより、任意の大きさのデータブロックに対
して、任意のタイミングでパラメータや規則、ブロック
の連続性等を割り付けることができ、融通性に富んだ、
変換の自由度の高いアドレス変換を行うことができる。
イナミックアドレス変換装置では、変換専用プロセッサ
４が、アドレスを変換する規則やパラメータを、自由に
変更したり任意のタイミングで変化させたりすることが
できることにより、任意の大きさのデータブロックに対
して、任意のタイミングでパラメータや規則、ブロック
の連続性等を割り付けることができ、融通性に富んだ、
変換の自由度の高いアドレス変換を行うことができる。
【００３３】また、任意のタイミング、任意の大きさの
データブロックについて、変換を行う範囲を制限した
り、変換をしないように設定することができることによ
り、プロセッサ１に対して、自由な管理機能と高度な柔
軟性を有する論理アドレス空間を提供することができ
る。さらには、これらのダイナミックアドレス変換装置
を、伝送データバッファにおけるデータ処理に適用する
と、これまでブロック転送によるデータ群のコピー等で
行っていた分散配置／収集、結合等の処理を、数回のオ
フセット切替えを行うだけで非常に高速かつ容易に行う
ことができるようになる。
データブロックについて、変換を行う範囲を制限した
り、変換をしないように設定することができることによ
り、プロセッサ１に対して、自由な管理機能と高度な柔
軟性を有する論理アドレス空間を提供することができ
る。さらには、これらのダイナミックアドレス変換装置
を、伝送データバッファにおけるデータ処理に適用する
と、これまでブロック転送によるデータ群のコピー等で
行っていた分散配置／収集、結合等の処理を、数回のオ
フセット切替えを行うだけで非常に高速かつ容易に行う
ことができるようになる。
【００３４】
【発明の効果】以上述べたように第１の発明によれば、
主プロセッサから出力される論理アドレスをその連続し
て取り扱われる領域ごとに領域番号を付し、その番号ご
とのオフセット値を変換専用プロセッサにより書換え可
能にしたことにより、アドレス変換がダイナミックとな
る。また、第２の発明によれば任意のタイミングでオフ
セット値が書き換えられ、第３の発明によれば論理アド
レスに対応する主メモリの物理アドレスのブロックサイ
ズが任意に変更され、第４の発明によれば主メモリ上に
分散している物理アドレスのブロックが論理アドレス上
の連続した配置に再構成され、第５の発明によれば論理
アドレス上連続している領域の対応する主メモリ上のブ
ロックが分散配置され、第６の発明によれば主メモリ上
の任意のブロックへのアクセスが制限され、第７の発明
によればオフセット値を０に書き換えて主プロセッサの
出力する論理アドレスと主メモリ上の物理アドレスとが
一致される。
主プロセッサから出力される論理アドレスをその連続し
て取り扱われる領域ごとに領域番号を付し、その番号ご
とのオフセット値を変換専用プロセッサにより書換え可
能にしたことにより、アドレス変換がダイナミックとな
る。また、第２の発明によれば任意のタイミングでオフ
セット値が書き換えられ、第３の発明によれば論理アド
レスに対応する主メモリの物理アドレスのブロックサイ
ズが任意に変更され、第４の発明によれば主メモリ上に
分散している物理アドレスのブロックが論理アドレス上
の連続した配置に再構成され、第５の発明によれば論理
アドレス上連続している領域の対応する主メモリ上のブ
ロックが分散配置され、第６の発明によれば主メモリ上
の任意のブロックへのアクセスが制限され、第７の発明
によればオフセット値を０に書き換えて主プロセッサの
出力する論理アドレスと主メモリ上の物理アドレスとが
一致される。
【００３５】それにより、主プロセッサの出力した論理
アドレスを主メモリ上の物理アドレスへ変換する際の規
則やパラメータを任意のタイミングで変更することが可
能となり、ブロックサイズの変更、ブロックの連続性等
の割り付けや、ブロックの分散／収集、結合、プロテク
ト等の処理が容易かつ高速に実行可能となり、アドレス
変換の融通性、柔軟性および自由度が増す。
アドレスを主メモリ上の物理アドレスへ変換する際の規
則やパラメータを任意のタイミングで変更することが可
能となり、ブロックサイズの変更、ブロックの連続性等
の割り付けや、ブロックの分散／収集、結合、プロテク
ト等の処理が容易かつ高速に実行可能となり、アドレス
変換の融通性、柔軟性および自由度が増す。
【図１】本発明に係る実施例の概略構成を示すブロック
図である。
図である。
【図２】図１の実施例における実際の動作を示す説明図
である。
である。
１ プロセッサ
２ 変換オフセットアドレス格納メモリ（ＯＡＭ）
３ 変換オフセットデータ格納メモリ（ＯＤＭ）
４ 変換専用プロセッサ
５ 加算器
６ メモリ
７ アドレスバス
８ データバス
９，１０ バス
１１ アドレスバス
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−219342（ＪＰ，Ａ)
特開 平２−245842（ＪＰ，Ａ)
特開 昭60−81655（ＪＰ，Ａ)
特開 昭64−13647（ＪＰ，Ａ)
特開 昭62−69335（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/00 - 12/06
G06F 12/10
Claims (7)
- 【請求項１】 主プロセッサのアドレスバスに接続さ
れ、主プロセッサから出力される論理アドレスの連続し
て取り扱われる領域ごとに付された領域番号が論理アド
レスに対応して格納されている領域番号テーブルメモリ
と、 領域番号テーブルメモリのデータ出力端にアドレス入力
端が接続され、主プロセッサから出力される論理アドレ
スとアクセス先の主メモリの物理アドレスとのオフセッ
ト値が領域番号に対応して書き込まれるオフセットメモ
リと、 オフセットメモリとバス接続され、オフセットメモリの
格納値を書換える変換専用プロセッサと、 主プロセッサのアドレスバスおよびオフセットメモリの
データ出力端が入力側に接続され、出力側が主メモリの
アドレス入力端に接続された加算器と、 を備えたことを特徴とするダイナミックアドレス変換装
置。 - 【請求項２】 請求項１記載のダイナミックアドレス変
換装置において、オフセットメモリに格納されているオ
フセット値を変換専用プロセッサにより任意のタイミン
グで書き換える手段を備えたことを特徴とするダイナミ
ックアドレス変換装置。 - 【請求項３】 請求項１または２記載のダイナミックア
ドレス変換装置において、オフセットメモリに格納され
ているオフセット値を変換専用プロセッサにより書き換
えて、論理アドレスに対応する主メモリの物理アドレス
のブロックサイズを任意に変更する手段を備えたことを
特徴とするダイナミックアドレス変換装置。 - 【請求項４】 請求項１または２記載のダイナミックア
ドレス変換装置において、オフセットメモリに格納され
ているオフセット値を変換専用プロセッサにより書き換
えて、主メモリ上に分散している物理アドレスのブロッ
クを論理アドレス上連続した配置に再構成する手段を備
えたことを特徴とするダイナミックアドレス変換装置。 - 【請求項５】 請求項１または２記載のダイナミックア
ドレス変換装置において、オフセットメモリに格納され
ているオフセット値を変換専用プロセッサにより書き換
えて、論理アドレス上連続している領域が対応する主メ
モリ上のブロックを分散配置する手段を備えたことを特
徴とするダイナミックアドレス変換装置。 - 【請求項６】 請求項１または２記載のダイナミックア
ドレス変換装置において、オフセットメモリに格納され
ているオフセット値を変換専用プロセッサにより書き換
えて、主メモリ上の任意のブロックへのアクセスを制限
する手段を備えたことを特徴とするダイナミックアドレ
ス変換装置。 - 【請求項７】 請求項１または２記載のダイナミックア
ドレス変換装置において、オフセットメモリに格納され
ているオフセット値を変換専用プロセッサにより０に書
き換えて、主プロセッサの出力する論理アドレスと主メ
モリ上の物理アドレスを一致させる手段を備えたことを
特徴とするダイナミックアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06907494A JP3391020B2 (ja) | 1994-03-14 | 1994-03-14 | ダイナミックアドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06907494A JP3391020B2 (ja) | 1994-03-14 | 1994-03-14 | ダイナミックアドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07253930A JPH07253930A (ja) | 1995-10-03 |
| JP3391020B2 true JP3391020B2 (ja) | 2003-03-31 |
Family
ID=13392075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06907494A Expired - Fee Related JP3391020B2 (ja) | 1994-03-14 | 1994-03-14 | ダイナミックアドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391020B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009072605A1 (ja) * | 2007-12-06 | 2009-06-11 | Nec Corporation | アレイプロセッサ向けアドレス生成装置と方法並びにアレイプロセッサ |
| JP2012194819A (ja) * | 2011-03-17 | 2012-10-11 | Mitsubishi Electric Corp | プログラム切替回路、および電子機器 |
-
1994
- 1994-03-14 JP JP06907494A patent/JP3391020B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07253930A (ja) | 1995-10-03 |
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