JPS63317868A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS63317868A JPS63317868A JP15243887A JP15243887A JPS63317868A JP S63317868 A JPS63317868 A JP S63317868A JP 15243887 A JP15243887 A JP 15243887A JP 15243887 A JP15243887 A JP 15243887A JP S63317868 A JPS63317868 A JP S63317868A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- system bus
- register
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶手段を備える処理装置が複数台システム
バスを介して接続されたデータ処理システムに関する。
バスを介して接続されたデータ処理システムに関する。
従来、この種のデータ処理システムでは、システムバス
上においてアドレス割付けを行なった共有記憶手段をシ
ステムバス上に設け、この共有記憶手段を用いて各処理
装置間のデータ通信を行々っている。
上においてアドレス割付けを行なった共有記憶手段をシ
ステムバス上に設け、この共有記憶手段を用いて各処理
装置間のデータ通信を行々っている。
ところで従来のデータ処理システムでは、各処理装置間
のデータ通信を行なうため、前述のようにシステムパス
上でアドレス割付けを行なった共有記憶手段をシステム
パス上に設けなければならず、さらに、１回のデータ通
信のためにシステムパスを２回使用せねばならず、デー
タ処理システムのスループットヲ低下させるという欠点
がある。
のデータ通信を行なうため、前述のようにシステムパス
上でアドレス割付けを行なった共有記憶手段をシステム
パス上に設けなければならず、さらに、１回のデータ通
信のためにシステムパスを２回使用せねばならず、デー
タ処理システムのスループットヲ低下させるという欠点
がある。
本発明によるデータ処理システムは自処理装置から発行
されるメモリ要求に付随するメモリアドレスに応答でき
る上限のメモリアドレスを保持する自系メモリスペース
レジスタと、前記システムパスからのメモリ要求に付随
するメモリアドレスに応答できる下限アドレスと上限ア
ドレスとを保持しその処理装置が保有する記憶手段のシ
ステムパス上のアドレス範囲を指示するシステムパスメ
モリスペースレジスタと、前記自処理装置から発行され
るメモリ要求に付随するメモリアドレスと該自系メモリ
スペースレジスタに保持されている上限のアドレスとを
比較するアドレス比較手段と。
されるメモリ要求に付随するメモリアドレスに応答でき
る上限のメモリアドレスを保持する自系メモリスペース
レジスタと、前記システムパスからのメモリ要求に付随
するメモリアドレスに応答できる下限アドレスと上限ア
ドレスとを保持しその処理装置が保有する記憶手段のシ
ステムパス上のアドレス範囲を指示するシステムパスメ
モリスペースレジスタと、前記自処理装置から発行され
るメモリ要求に付随するメモリアドレスと該自系メモリ
スペースレジスタに保持されている上限のアドレスとを
比較するアドレス比較手段と。
前記システムパスからのメモリ要求に付随するメモリア
ドレスト該システムバスメモリスペースレノスタに保持
されているアドレス範囲とを比較するシステムパスアド
レス比較手段とを備え、システムの初期設定時に各処理
装置が自メモリスペースレジスタに上限アドレスを設定
し、又所定の処理装置が前記システムパスに持続される
全ての処ｑ装置内のシステムパスメモリス波−スレジス
タに、所定の上限・下限アドレスを設定する設定手段を
有することを特徴としている。
ドレスト該システムバスメモリスペースレノスタに保持
されているアドレス範囲とを比較するシステムパスアド
レス比較手段とを備え、システムの初期設定時に各処理
装置が自メモリスペースレジスタに上限アドレスを設定
し、又所定の処理装置が前記システムパスに持続される
全ての処ｑ装置内のシステムパスメモリス波−スレジス
タに、所定の上限・下限アドレスを設定する設定手段を
有することを特徴としている。
次に本発明について実施例によって説明する。
第１図に示すようにシステムパス３５に複数（Ｎ個（Ｎ
は２以上の整数））のデータ処理装置１０〜２１０が接
続されている。
は２以上の整数））のデータ処理装置１０〜２１０が接
続されている。
第２図を参照して、第１のデータ処理装置１０は第１の
処理装置２０及び第１の記憶装置３０を備えている。そ
して、この第１の処理装置２０はメモリ要求ンジスタ６
０．メモリスペースレジスタ７０．システムパスメモリ
スペースレジスタ８０、メモリアドレス比較回路１００
．システム。
処理装置２０及び第１の記憶装置３０を備えている。そ
して、この第１の処理装置２０はメモリ要求ンジスタ６
０．メモリスペースレジスタ７０．システムパスメモリ
スペースレジスタ８０、メモリアドレス比較回路１００
．システム。
パスアドレス比較回路１１０．アドレスセレクタ１２０
、及びシステムパスアドレス制御回路１５０を備えてい
る。
、及びシステムパスアドレス制御回路１５０を備えてい
る。
メモリアドレス比較回路１００はメモリ要求アドレスレ
ジスタ６０の内容トのメモリスペースレジスタ７０の内
容とを比較する。システムパスアドレス比較回路１１０
は、システムパスメモリアドレス信号４０とシステムパ
スメモリスペースレジスタ８０の内容とを比較するシス
テムパスアドレス比較回路である。
ジスタ６０の内容トのメモリスペースレジスタ７０の内
容とを比較する。システムパスアドレス比較回路１１０
は、システムパスメモリアドレス信号４０とシステムパ
スメモリスペースレジスタ８０の内容とを比較するシス
テムパスアドレス比較回路である。
アドレスセレクタ１２０は、メモリ要求アドレスレジス
タ６０とシステムパスアドレス制御回路１５０は、メモ
リアドレス比較回路１００での比較結果、有効であると
システムパス要求線５０を有効として、システムパスア
ドレスイネーブル１６０を有効とし、メモリ要求アドレ
スレジスタ６０の内容をシステムパスメモリアドレス信
号６０として出力する。なお、第２のデータ処理装置〜
第Ｎのデータ処理装置は第１のデータ処理装置と同様に
構成されている。
タ６０とシステムパスアドレス制御回路１５０は、メモ
リアドレス比較回路１００での比較結果、有効であると
システムパス要求線５０を有効として、システムパスア
ドレスイネーブル１６０を有効とし、メモリ要求アドレ
スレジスタ６０の内容をシステムパスメモリアドレス信
号６０として出力する。なお、第２のデータ処理装置〜
第Ｎのデータ処理装置は第１のデータ処理装置と同様に
構成されている。
第１図及び第２図を参照して、第１のデータ処理装置１
０が自装置の記憶装置３０をアクセスする際、まずメモ
リ要求アドレスレジスタ６０にアドレスが設定される（
このアドレスはメモリスペースレジスタ７０に設定され
た上限以下に設定される）。
０が自装置の記憶装置３０をアクセスする際、まずメモ
リ要求アドレスレジスタ６０にアドレスが設定される（
このアドレスはメモリスペースレジスタ７０に設定され
た上限以下に設定される）。
メモリアドレス比較回路１００でメモリスペースレジス
タ７０の内容とメモリ要求アドレスレジスタ６０の内容
とが比較され、比較の結果、無効であると、メモリ要求
アドレスがメモリスペースレジスタ７０に設定された上
限以下であると、アドレスセレクタ１２０によってメモ
リ要求アドレスレジスタ６０が選択され、メモリアドレ
ス信号１４０として、第１の記憶装置３０がアクセスさ
れる。
タ７０の内容とメモリ要求アドレスレジスタ６０の内容
とが比較され、比較の結果、無効であると、メモリ要求
アドレスがメモリスペースレジスタ７０に設定された上
限以下であると、アドレスセレクタ１２０によってメモ
リ要求アドレスレジスタ６０が選択され、メモリアドレ
ス信号１４０として、第１の記憶装置３０がアクセスさ
れる。
一方、第１のデータ処理装置１０が第Ｎのデ−夕処理装
置２１０内の記憶装置２３０をアクセスする場合、メモ
リ要求アドレスレジスタ６ｏにアドレスが設定される（
このアドレスは第Ｎのデータ処理装置２１０内の記憶装
置２３０のアドレスとして予め設定されている）。メモ
リアドレス比較回路１００でメモリスペースレジスタ７
０の内容とメモリ要求アドレスレジスタ６０の内容とが
比較され、比較の結果、有効であると、メモリ要求アド
レスがメモリスペースレジスタ７０に設定された上限を
越えると、システムバスアドレス要求回路１５０はシス
テムバス要求線５０を有効として、システムバスアドレ
スイネーブル１６０を有効とし、メモリ要求アドレスレ
ジスタ６０をシステムバスメモリアドレス信号４０とし
てシステムバス３５へ出力する。
置２１０内の記憶装置２３０をアクセスする場合、メモ
リ要求アドレスレジスタ６ｏにアドレスが設定される（
このアドレスは第Ｎのデータ処理装置２１０内の記憶装
置２３０のアドレスとして予め設定されている）。メモ
リアドレス比較回路１００でメモリスペースレジスタ７
０の内容とメモリ要求アドレスレジスタ６０の内容とが
比較され、比較の結果、有効であると、メモリ要求アド
レスがメモリスペースレジスタ７０に設定された上限を
越えると、システムバスアドレス要求回路１５０はシス
テムバス要求線５０を有効として、システムバスアドレ
スイネーブル１６０を有効とし、メモリ要求アドレスレ
ジスタ６０をシステムバスメモリアドレス信号４０とし
てシステムバス３５へ出力する。
第Ｎのデータ処理装置２１０では、システムバス３５の
内容とシステムバスメモリスペースレジスタ２８０の内
容とをシステムバスアドレス比較回路２１１０で比較し
、この比較の結果、有効であると、即チ、システムバス
３５のメモリアドレスが第Ｎのデータ処理装置２１０内
の記憶装置２３０のアドレスとしてあらかじめ設定され
ているアドレスと一致すると、第Ｎのデータ処理装置２
１０のシステムバスアドレス比較回路２１１０はアドレ
ス選択信号２１３０を有効とする。第Ｎのデータ処理装
置２１０では、アドレスセレクタ２１２０によシステム
バスメモリアドレス信号が選択され。
内容とシステムバスメモリスペースレジスタ２８０の内
容とをシステムバスアドレス比較回路２１１０で比較し
、この比較の結果、有効であると、即チ、システムバス
３５のメモリアドレスが第Ｎのデータ処理装置２１０内
の記憶装置２３０のアドレスとしてあらかじめ設定され
ているアドレスと一致すると、第Ｎのデータ処理装置２
１０のシステムバスアドレス比較回路２１１０はアドレ
ス選択信号２１３０を有効とする。第Ｎのデータ処理装
置２１０では、アドレスセレクタ２１２０によシステム
バスメモリアドレス信号が選択され。
システムバスメモリアドレス信号（メモリアドレス信号
）２１４０によシ第Ｎの記憶装置２３０がアクセスされ
る。
）２１４０によシ第Ｎの記憶装置２３０がアクセスされ
る。
なお１本発明のシステムバスメモリスペースレジスタで
下限アドレスから上限アドレス、上限アドレスから下限
アドレスを固定値とすることにより、いずれか１つの設
定で他方の設定を省略する事も実現可能である。
下限アドレスから上限アドレス、上限アドレスから下限
アドレスを固定値とすることにより、いずれか１つの設
定で他方の設定を省略する事も実現可能である。
ここで第３図に、システムバスからみたメモリアドレス
の割シ付けを示す。下限・上限アドレス３００は、第１
のデータ処理装置１０のシステムバスメモリスペースレ
ジスタ８０によシ決定され。
の割シ付けを示す。下限・上限アドレス３００は、第１
のデータ処理装置１０のシステムバスメモリスペースレ
ジスタ８０によシ決定され。
下限・上限アドレス３１０は、第Ｎのデータ処理装置２
１０のシステムバスメモリスペースレジスタ２３０によ
シ決定される。
１０のシステムバスメモリスペースレジスタ２３０によ
シ決定される。
以上説明したように本発明では、記憶手段を有する各デ
ータ処理装置に特定のデータ処理装置が。
ータ処理装置に特定のデータ処理装置が。
システムバス上のメモリアドレス割付けを行なうことに
よシ、互いの処理装置の記憶手段を共有するようにした
から、システムバス上にデータ通信のだめの共有記憶手
段を必要とせず、さらにデータ通信を容易に行なうこと
ができる。
よシ、互いの処理装置の記憶手段を共有するようにした
から、システムバス上にデータ通信のだめの共有記憶手
段を必要とせず、さらにデータ通信を容易に行なうこと
ができる。
【図面の簡単な説明】
第１図は本発明によるデータ処理システムの一実施例を
示すブロック図、第２図は第１のデータ処理装置の一実
施例を示すブロック図、第３図はメモリアドレスの割り
付けを説明するだめの図である。１０・・・第１のデー
タ処理装置、２０・・・第１の処理装置、３０・・・第
１の記憶装置、３５・・・システムバス、４０・・・シ
ステムバスメモリアドレス信号、５０・・・システムバ
ス要求線、６０・・・メモリ要求アドレスレジスタ、７
０・・・メモリスペースレジスタ、８０・・・システム
バスメモリスペースレジスタ。 １００−・・メモリアドレス比較回路、１１ｏ・・・シ
ステムバスメモリアドレス比較回路、１２ｏ・・・アド
レスセレクタ、１３０・・・アドレス選択信号、１４ｏ
・・・メモリアドレス信号、１５ｏ・・・システムバス
アドレス制御回路、１６０・・・システムバスアドレス
イネーブル、２１０・・・第Ｎのデータ処理装置、２２
０−・・第Ｎのメモリスペースレジスタ、２３０・・・
第Ｎのシステムバスメモリスペースレジスタ、３００，
３１０・・：下限・上限アドレス。
示すブロック図、第２図は第１のデータ処理装置の一実
施例を示すブロック図、第３図はメモリアドレスの割り
付けを説明するだめの図である。１０・・・第１のデー
タ処理装置、２０・・・第１の処理装置、３０・・・第
１の記憶装置、３５・・・システムバス、４０・・・シ
ステムバスメモリアドレス信号、５０・・・システムバ
ス要求線、６０・・・メモリ要求アドレスレジスタ、７
０・・・メモリスペースレジスタ、８０・・・システム
バスメモリスペースレジスタ。 １００−・・メモリアドレス比較回路、１１ｏ・・・シ
ステムバスメモリアドレス比較回路、１２ｏ・・・アド
レスセレクタ、１３０・・・アドレス選択信号、１４ｏ
・・・メモリアドレス信号、１５ｏ・・・システムバス
アドレス制御回路、１６０・・・システムバスアドレス
イネーブル、２１０・・・第Ｎのデータ処理装置、２２
０−・・第Ｎのメモリスペースレジスタ、２３０・・・
第Ｎのシステムバスメモリスペースレジスタ、３００，
３１０・・：下限・上限アドレス。
Claims (1)
- １、システムバスを介して接続され、それぞれが記憶手
段を備える複数の処理装置を有する処理システムにおい
て、自処理装置から発行されるメモリ要求に付随するメ
モリアドレスに応答できる上限のメモリアドレスを保持
する自系メモリスペースレジスタと、前記システムバス
からのメモリ要求に付随するメモリアドレスに応答でき
る下限アドレスと上限アドレスとを保持し、処理装置が
保有する記憶手段のシステムバス上のアドレス範囲を指
示するシステムバスメモリスペースレジスタと、前記自
処理装置から発行されるメモリ要求に付随するメモリア
ドレスと該自系メモリスペースレジスタに保持されてい
る上限のアドレスとを比較するアドレス比較手段と、前
記システムバスからのメモリ要求に付随するメモリアド
レスと該システムバスメモリスペースレジスタに保持さ
れているアドレス範囲とを比較するシステムバスアドレ
ス比較手段とを備え、システムの初期設定時に各処理装
置が自メモリスペースレジスタに上限アドレス設定し、
さらに所定の処理装置が前記システムバスに持続される
全ての処理装置内のシステムバスメモリスペースレジス
タに、所定の上限・下限アドレスを設定する設定手段を
有することを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15243887A JPS63317868A (ja) | 1987-06-20 | 1987-06-20 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15243887A JPS63317868A (ja) | 1987-06-20 | 1987-06-20 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63317868A true JPS63317868A (ja) | 1988-12-26 |
Family
ID=15540538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15243887A Pending JPS63317868A (ja) | 1987-06-20 | 1987-06-20 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63317868A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
-
1987
- 1987-06-20 JP JP15243887A patent/JPS63317868A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619738A (ja) * | 1984-06-26 | 1986-01-17 | Fuji Electric Co Ltd | アドレスマツピング方式 |
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