JPS60219891A - デジタル交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、固定バンド幅の交換伝送路を有するデジタ
ル交換システム用の高いビット速度または広いバンド幅
の交換伝送路を与えるための装置に関する。

［発明の技術的背景］ この発明の装置は個々のユーザーに対して利用されるバ
ンド幅を増加させるために使用される。

こ口で説明される実施Ｂ様は分配制御交換システムとし
て示されているが、この発明の装置およびその概念は固
定バンド幅の独立した交換伝送路を設定することのでき
る任意の形式の中央化された交換システムに適用するこ
とが可能である。したがって分配制御交換システムが説
明されているが、その技術は設定された独立の交換伝送
路を有するデジタル交換システムに適用することが可能
である。

本質的に、分配制御通信システムはすぐれた交換回路網
構成を与えるものである。この構成においては、交換回
路網に対する制御はサブシステムを通じて多重プロセッ
サの形態で分布しており、そのような分布したプロセッ
サはサービスされるサブシステムに対する必要な処理機
能を与えるから、別に認識できる制御または中央化され
たコンピュータの複雑性は存在しない。

したがって、あるシステムに対する一群のＩＩＩ　ｉｌ
ｌ槻能はそれらのサブシステムに与えられたプロセッサ
によって行われる。しかしながら、他のプロセッサによ
りずっと効率よく遂行されることのできる同じサブシス
テムの他の処理機能はそのような他のプロセッサによっ
て遂行される。そのようなシステムの１例はＩＪ　Ｓ　
Ｐ　４２０１８９０明ＩＩ書（１９８０年５月６日）、
同Ｕ　Ｓ　Ｐ　４２０１８９１号明ｍ書およ５同Ｕ　Ｓ
　Ｐ　４２０１８８９号明細書に記載されている。

これらのシステムにおいては交換回路網構成は、回路網
によって伝送される一つおよび他のターミプルの間の多
重チャンネルデジタルＰＣＭ通話ザンプルまたはデータ
のみならず、同じチャンネルがまた分配制御のための経
路選択および制御信号を含んでおり、それらはその回路
網を通って同じ伝送路で伝送される。ライン、トランク
或いは他のデータソースからのデータを伝送しているタ
ーミナルは、他のターミナルユニットを介して他のター
ミナルと通信し、および交換回路網を通って他のターミ
ナルユニットへのｙ路を設定し、維持し、終了させる全
ての装置および制御論理装置を備えているターミナルユ
ニットによってサービスされる。全ての内部処理通信は
交換回路網を通る経路である。時間および空間スイッチ
ングを行なうスイッチング素子を備えたグルーブスイッ
チが設けられ、それ故実在する接続を中断することな（
モジュール的に拡張できる。

現在存在し、前記ＵＳＰに記載されたような交換システ
ムにおいては、例えば６４ＫＢに制限されたチャンネル
当りのバンド幅が存在し、利用できるバンド幅を増加す
るように多重経路を設定することが可能ではないことが
認識されている。経路設定機構は同じ２個のクラスター
上のターミナル間の経路間の相互フレーム保全を有しな
いから、これは正しい。クラスター間の異なった経路を
通る情報サンプルは異なった遅延を受け、出力を混乱さ
せる。これはぞのような分布制御交換システムのバンド
幅を増加させようとするときの大きな問題である。その
ようなシステムで設定された正常な経路は経路に沿った
実際の時間遅延を最少にするハードウェアアルゴリズム
に従って単純に行われる。経路は他のトラフィックの存
在下にそのようなスイッチを通って設定されるから、各
経路における呼び、データおよびメツセージは異なった
遅延を持って設定されることになるであろう。

そのような遅延により、出力ワードは不正確に出力され
る。以下に説明するように、これは前記のようにデータ
を混乱させるフレーム保全問題を構成する。

［発明の目的］ それ故、この発明の目的は、そのようなスイッチを通っ
て６４ＫＢのＮ倍のバンド幅を得ることを可能にする多
重チャンネルリンク経路を設定することのできる装置を
提供することである。この発明のざらに別の目的は、そ
のような多重経路設定間に設定され完全性を維持する回
路を提供することである。

［発明の概要］ この発明は、主スィッチを具備し、複数のデータライン
がこれらのデータライン対間の接続を行なうために１Ｉ
ＩＪ　Ｗされるスイッチによりラインユニットを介して
前記主スィッチに結合され、データライン間の各接続が
前記主スィッチを介して異なった経路を取ることができ
、各経路が所定の制限されたバンド幅を有し、８異なっ
た経路が異なった伝送時間遅延と関連し、そのような伝
送時間遅延により多経路接続が所定のワード長のそれぞ
れを別々のチャンネル中に伝送された前記データと共に
前記制限されたバンド幅を増加させることができず、所
定数のチャンネルがフレームを構成し、前記異なった伝
送時間遅延を補償することにより前記バンド幅を増加す
ることを多チヤンネルリンク経路に許容するための多チ
ヤンネルフレーム関連装置との結合を備えているデジタ
ル交換システムにおいて、前記各ラインに関連して前記
主スィッチを通って受信ラインに伝送するためのワイド
バンドワードフォーマットを形成し、前記ワードのピッ
トの第１の所定数が伝送されるべきデータを示し、第２
の数のビットが前記各ワードに対するフレームを支配す
るタグ番号を示す第１の手段と、各フレーム中前記第２
の数のピット中に含まれた前記タグ番号をインデックス
する第２の手段と、各ラインに位置し、前記ラインがデ
ータを受信しているとき前記第２の所定数のビットをデ
コードして前記ワードに対するフレーム数を与えるよう
に動１作するデコーダ手段と、デコードされた前記フレ
ーム番号にしたがって前記ワードに関連する前記データ
を状態する前記デコーダ手段に結合されたメモリ手段で
あって、同じである前記フレーム番号にしたがって各ワ
ードを再構成するように動作する論理手段を備え、それ
により共通データが前記タグ番号にしたがって前記シス
テムのＮ個の所定の経路を通って伝送されて同じタグ信
号を持つ複数のワードを前記データを受けるラインにお
いて前記Ｎ個の所定の経路の遅延に関係なく再構成し、
Ｎ倍のバンド幅において前記制限されたバンド幅を増加
させるメモリ手段とを具備しているデジタル交換システ
ムを提供するものである。

［発明の実施例］ 本発明の詳細な説明をする前に前述のようにこの発明に
適している分配ＩＩＪｆｉｌ交換システムまたは回路網
はＵ　Ｓ　２４，２０１，８９０号明細層ならびに前述
の他の特許明細書に記載された形式のものである。

しかしながら、この発明は前述のような分配制御交換シ
ステムに限定されるものではない。

いずれにせよその交換システムを簡単に理解するため、
および前述の問題を理解するためにそのシステムについ
て説明することが妥当であると考えられる。

第１図を参照すると分配制御交換システムの簡単なブロ
ック図が示されており、それはグループスイッチ１０を
備え、それを介してターミナルユニット間の複数の接続
が切替えられてターミナルユニットによってサービスさ
れるターミナル間のデータを結合するための伝送路が与
えられる。

ターミナルサブは一つのアクセススイッチ対上でｔ４端
するターミナル群をサービスするためのサブシステムで
ある。

各ターミナルユニットはスイッチ１１のような複数のア
クセススイッチを備え、それは例えば各ターミナルユニ
ットに対して４個のアクセススイッチであってよく、そ
れを通ってターミナルからのデータはグループスイッチ
１０と結合されている。

ｉｔ１単にするために１個の受信ターミナルユニット１
２と１個、の送信ターミナルユニット１３が示されてい
る。各ターミナルユニットは例えば１９２０加入者ライ
ンターミナルまたは４８０のトランクとインターフェイ
スする能力を有している。ターミナルサブユニットは１
１および１６のような一対のアクセススイッチ、例えば
１７のような例えば８個のＴＣＥ。

例えばＢ１のような随意の処理素子およびターミナルユ
ニットに結合されている例えば３０の両方向加入者ライ
ンに多重化されるターミナル装置２０または２１より構
成されている。

ターミナルユニット１２のような各ターミナルユニット
は複数の多重化された伝送リンクによってグループスイ
ッチに結合されている。各ＴＣＥ（Ａ）および（Ｂ）は
２個のそのような伝送リンクによってアクセススイッチ
に結合されており、それは前記特許明ｍ書にも示されて
いる。

図示のようにアクセススイッチＡｓを結合する各伝送リ
ンクは両方向性であり、それは各通路が１方向のデータ
流に対して使用される一対の単方向伝送路を婦えている
。各単方向伝送路はビット直列フォーマットで多重化さ
れた３２チヤンネルのデジタル情報（ＴＤＭ）を伝送す
る。ＴＤＭフォーマットの各フレームは３２チヤンネル
からなり、各チャンネルは１６７ビツトの情報を有して
おり、ピッ１ル伝送速度は４０９６Ｍｂ／ｓである。

伝送速度はシステムを通じてクロックされ、したがって
システムは速度同期どして特徴づけられる。

システムはまた位相同期され、それ政界なったスイッチ
ング素子或いは単一のスイッチング素子の異なったボー
トによってフレーム中のどのピットが同時に受信につい
ての位相関係の要求はない。

この速度同期および位相同期スーｒツチングシステムは
グループスイッチおよび複数のマルチボートスイッチン
グ素子によるスイッチ１１のようなアクセススイッチで
構成される。

これらの素子はまた前述の特許明細■中にも詳しく説明
されている。マルチボートスイッチング素子は３２チャ
ンネル時間スイッチおよび１６ボートスペーススイツチ
として動作する。デジタルスピーチサンプルは１６ビツ
トヂヤンネルワードの１４ピツ！へまでで構成され、残
りの２ビツトはプロトコールピットとして使用される（
チャンネルの他の１４ビツト中のデータの形式を識別す
る〉０このようにしてこの形式のスイッチボードで使用
される１６ボートスイツチング素子は例えば１４ビット
の線形ＰＣＭサンプル、１３ビツトの線形ＰＣＭサンプ
ル、８ビツトのＰＣＭサンプル、または８ビツトのデー
タバイトを切替えるために使用されることができる。

したがって二つのグループのプロセッサが各ターミナル
サブユニット中に含まれる。例えばＴＣＥ　（Ａ）のよ
うな各ＴＣＥではターミナルクラスタと呼ばれる分離さ
れたターミナルグループに対してそれぞれプロセッサが
ある。このクラスタターミナルインターフェイスは１４
および１５のような一対の両方向性リンクによって１１
および１Ｇのような２個のアクセススイッチのそれぞれ
に結合されている。それらのアクセススイッチはそれぞ
れ送信ターミナルユニット１３中のＡＣＥブロセッ勺Ｂ
（■およびＢ（７）のような第２のグループの補助制御
素子（ＡＣＥ＞プロセッサの一つの対にＴＣＥ　（Ａ）
に対するアクセスを与える。前記用１１１１１に記載し
たようなＴＣＥおよびＡＣＥプロセッサは機能を処理す
る別のグループに使用される。

図示のように交換システム全体のフォーマツ１−は前記
米国特許明細書に記載されている。このシステムにおい
ては５１２の直列ビットは一つのフレームを構成し、そ
れはそれぞれ１６ビツトの３２チヤンネルに分割されて
いる。スイッチから直列に送られてきたデータは、スイ
ッチング素子の他のポートに対する送信制ｍ論理装置お
よび等価送信ｆＩＩＩ１１Ｉ論理装置が全て向じ４０９
６Ｍｂで送信するとき速度および位相の両者が同期され
、いかなる瞬間にもフレームの同じビット位置を送信す
る。

他方、受信ターミナルユニット１２中の直列データの受
信は、任意の２つのポートが任意の瞬間に受信できるフ
レーム中の１ビツトに対する関係は必要ないので、速度
同期のみである。したがって受信は位相が非同期である
。送信ターミナルユニッ１−１３および受信ターミナル
ユニット１２はそれぞれ制御論理部分およびランダムア
クセスメモリを備え、それについてはＵ　Ｓ　Ｐ　４２
０１８９０号明細自に記載されている。

図示のように２個のワイドバンドモジュールＷ　Ｂ　Ｍ
装Ｈ２０および２１がＴＣＥ　（Ａ）およびＴＣＥ　（
Ｂ）に結合されており、それにおいて後述するようにワ
イドバンドモジュールＷＢＭ装置２０は送信装［（Ｔｘ
）として示され、ワイドバンドモジュールＷＢＭ装置２
１は受信装置１ｊ（Ｒｘ）どして示されている。各ＷＢ
Ｍはこの発明による広帯域動作を得るために使用されて
いる。バンド幅を改善するために、データは各ターミナ
ルユニットと関係するＴＣＥを介して複数のワイドバン
ドモジュールＷＢＭ装置から伝送され、それ改名ソース
からのデータは多重チャンネルリンク路中に設定される
ことができ、それは各リンクに対して６４ＫＢのＮ　（
８の全体のバンド幅の改善を与える。

各ソースからのデータ路はＮａ全体の和が３０以下であ
れば、６４ＫＢのＮ８倍のバンド幅を有することができ
る。したがって、理論的にはこのシステムの使用におい
て６４ＫＢの３０倍すなわち１９２０ＫＢまでの実効バ
ンド幅を得ることができる。

第２図を参照すると、そのような交換システムにおける
フレーム完全性の問題を説明するための図が示されてい
る。

第２図において、クラスタＡは送信ターミナルユニット
１３と協同するターミナルクラスタを表わし、一方、ク
ラスタＢは送信ターミナルユニット１２と協同するター
ミナルクラスタを表わす。図示のようにスイッチボード
における通常の経路設定は経路に沿った実時間遅延を最
少にするアルゴリズムに従って単純に行われる。経路は
他の論理装置にあるスイッチを通って設定されるから、
各経路は異なった遅延を持って設定される。

第２図に示すように、１６ビツ１〜ワードＷｎが８キロ
ワードの速度（１２８ＫＢ＞でクラスタＡとＢの間で転
送されるものとする。遅延Ｔ１を持つ経路Ｐ１はクラス
タＡとＢの間に設定されて低いバイトに変換し、遅延Ｔ
２を持つ経路Ｐ２はクラスタＡとＢの間に設定されて＾
いバイトに変換する。上述のようにクラスタＡとＢとは
互いに非同期であるから、受信された再構成されたワー
ドの転送時間は任意の時間にすることができる。転送の
時がＰｌからの最新の低いバイトの受信後、非常に短い
時間であったとすると、その場合には＾いバイトの遅延
Ｔ２は低いバイトのそれより少なく、適切に再構成され
たワードがターミナルに対して出力され、第２図では正
しい出力として示されている。そこでは高いバイトのビ
ットは低いバイ１−のビットと同期成いは整列している
。もしも、Ｔ２がＴ１よりも大きければ、出力ワードは
現在の低いバイトとして正しくないものとして出力され
、先行するワードは高いバイトである。これがこのシス
テムと関連するフレーム完全性の問題である。このフレ
ーム完全性の問題は第２図にゆがんだ（ＳｋｅＷ）出ノ
ｊとして示されている。以下説明する解決法はそのよう
なスイッチの予備のバンド幅を使用することである。

図示のようにシステム中の実際のデータ路は１４ビツト
の広さであり、それは１３ビット＋パリティピットであ
る。これに関連して説明する広バンド動作は転送される
べき各信号のタグとなる情報を含む追加のビットを有す
る８データピッ１−を使用している。フレーム完全性の
問題を解決するために第２図のＰｌおよびＰ２のような
経路Ｐｉのそれぞれにおけるサンプルの使用しないビッ
ト位置に共通のフレームカウンタが置かれる。

受信端においては以下説明する回路は出力を適切に際構
成するように受信だサンプルのゆがみをなくす。使用さ
れるフレームカウンタの長さはＵ　Ｓ　Ｐ　４２０１８
９０号明細書中に記載された交換回路網中の生じうるＲ
悪のゆがみを解決できるような充分の長さでなければな
らない。生じうる最長の遅延はほぼ９フレームであり、
最短の遅延は１フレームより短い。実際上９フレーム遅
延を得ることは困難であり、全ての経路設定は最少遅延
時間アルゴリズムを使用するから、最悪の場合のゆがみ
は８フレームよりも小さい。

第３図には問題解決の方法が説明されている。

図示のよ・うに、協同するＲＡＭまたはＣＡＭ／ＲＡＭ
　（Ｃ／Ｒ）を持つ複数の内容アドレス可能なメモリＣ
ＡＭが設けられている。

ＣＡＭ／ＲＡＭ３０．３１．３２および３ＯＮのように
接続されるべき各チャンネルに対して１個のＣ／Ｒが設
けられている。各Ｃ／Ｒの幅は１２ピツトであり、その
８ビツトはデータ用のＲＡＭ部分であり、４ビツトはフ
レームカウンタ用のＣＡＭ部分である。Ｃ／　Ｒ３０乃
至３ＯＮの長さは８ワードであり、それは最大のゆがみ
である。各Ｃ／Ｒは交換システム（ＴＥＲＩ）のターミ
ナルインターフェイスからの１受信チヤンネルとプログ
ラム可能に関連している。全てのＣ／Ｒ書込み動作は入
力フレームカウンタ３３（ＩＦＣ）により与えられるア
ドレスにＪ５いて行われる。出力フレームカウンタ３４
（ＯＦＣ＞は１°ＥＲＩから各チャンネルゼロ中に続い
てインデックスされる。チャンネルゼロ中では書込み動
作は行われないからこれは安全で信頼性がある。したが
って受信したチャンネルワードは回転パターンでＣ／Ｒ
の８フレーム中へ割当てられる。各Ｃ／Ｒはよく知られ
ている部品であり、しばしば連想メモリ（ａｓｓｏｃｉ
ａＮｖｅ　ａ＋ｅｍｏｒｙ）と呼ばれる。そのようなメ
モリにおいては書込まれる全てのワードは頂部に入り、
メモリがオーバーフローするとき最も長く使用されなか
ったワードが底部から消失する。構造的には連想メモリ
各ヒツトに対り”る比較器を追加した通常の読取り／書
込みメモリのようなものである。時には記述者と呼ばれ
る入力セラ］・は全での比較器に送られ、それらの比較
器は入力を蓄積されたワードと整合させる。

本質的にＣＡＭの動作およびフォーマットは周知である
（例えばマグロ−ヒル社発行、エレク；・ロニック・コ
ンピュータ・メモリ・テクノロジーにおいてそのような
メモリはスペシャルメモリとして第９章第２０９頁に記
載されている）。

以下説明するように、このシステムにおいてはＮｘ６４
ＫＢのチャンネル路がＴＸとＲＸとの間のＮ６４ＫＢ路
の設定によってＷＢＭ　（ＴＸ）とＷＢＭ　（ＲＸ）と
の間に設定される。ＴＣＥｌ（ｍに対して・１以上のＷ
ＢＭ　（ＴＸ）およびＷＢＭ（ＲＸ）を設けることがで
きる。

第３図を参照すると、上述の読みだしおよび同期礪構は
全く経済的なものである。４ビツト出力フレームカウン
タ３４は全てのＣ／　Ａ　３０〜３ＯＮに対して関係す
るアドレスを出力し、図示のように０ＦＣ３４の出力は
Ｃ／　Ａ　３０〜３ＯＮの関係するアドレス入力に送ら
れる。フレーム番号である関係するアドレスが与えられ
たとき各Ｃ／Ｒはそのフレーム番号に対する８ビツトデ
ータワードに応答するか、或いは空き信号を出力する。

したがって、各Ｃ／Ｒからの空き信号はＴＥＲＩから制
御タイミンク信号を受けている同期制御回路３５に送ら
れる。システムが同期されていない開始時において、０
ＦＣ３４は同期１１Ｊｔ１１回路３５によりインデック
スされ、全てのＣ／Ｒはそれらがフレームの情報を含ん
でいるか否かを知るために質問される。もしもいくつか
のＣ／Ｒがフレーム１サンプルを含んでいないならば、
そのＯＦＣはインデックスされ、全てのＣ／Ｒは再び質
問される。これはいくつかのＯＦＣの読取りにおいて全
てのＣ／Ｒが空きを示さなくなるまで速い速度で進行さ
れる。

ＯＦＧのサーチインデックスはこの点で停止される。０
ＦＣ３４により示されるようにフレーム完全性に対する
各Ｃ／Ｒ中のバイトは１個の出力ワードに組立てられる
。これは各Ｃ／Ｒからのデータ出力であり、そこでは各
Ｃ／Ｒからのデータは出力際構成として示されている田
カレジスタ３６中で組立てられる。この＠ＯＦＧは次の
出力ワードを取込むためにＴＥＲＩからチャンネル３１
の終わりに続いてインデックスされる。各出力ワードの
取込みで全てのＣ／Ｒが空きでないことが示されるので
フレーム完全性が確保される。Ｃ／　８３０〜３ＯＮの
いくつかにおける空きの指示発生または同様な継続はフ
レーム完全性の喪失を示し、再同期シーケンスを生じさ
せる。以下にさらに説明するようにＣ／Ｒは０ＦＧ３４
の内容が全てのＣ／Ｒに現在ある最低の番号のフレーム
であることを確実にするように制御されることもできる
。各Ｃ／ＲはターミナルインターフェイスであるＴＥＲ
Ｉから受信されたデータ入力を有し、データはデータ入
力を介して各Ｃ／Ｒに供給される。ＴＥＲＩはレジスタ
３１を介してチャンネル割当て制御信号を出力し、それ
は各Ｃ／Ｒ中にチャンネル書込みストローブにしたがっ
て適切なデータを書込む。

入力フレームカウンタ３３は各Ｃ／Ｒに対する循環的な
書込みアドレスを発生し、各書込みアドレスにおいて入
力されるデータはＴＥＲＪから与えられる。本質的に、
分配された制御の交換システムにおけるワイドバンド交
換を行なう装置および方法はまず入力信号を（それがす
でにフレーム化されているか否かに関係なく）８ｋ）−
１ｚで送られるべきブロックにし、次いで８ビツトバイ
トにする。そのシステムにおいてはフレームｑＧＬ：関
連する多チトンネルリンク設定路の番号に対応するＮバ
イトのそれぞれは４ビツトの数ｑでタグを付け　−られ
る。ここでｑはフレーム毎にインデックスされるモジュ
ロ１６である。以下説明するようにこのタグ番号はスイ
ッチを通って送られてきた１６ごットワードの予備ピッ
ト位１ｇ４　、３　、２　、１に挿入きれる。各バイト
はそれからスイッチを通って独立に設定されたｆｉｌ路
を通過する。各仔路はフレーム当り１バイトを伝送する
から、Ｎｍの同時の経路はフレーム当りＮバイトすなわ
ち６４ＫＢのＮ倍を伝送する。異なったｌ！路の遅延に
より導入されるタイミングのゆがみは第３図に示す回路
により目的地において解消される。

回路はワイドバンド伝送路を生成するために同じフレー
ム番号を持つＮバイトと自動的に関係する。

第４図には多チヤンネルフレーム関連回路のさらに詳細
なブロック図が示されている。３０Ａ〜３ＯＮのような
各ＣＡＭはＣＡ　Ｍ　３０Ａに対するＲＡＭ４０および
ＣＡ　Ｍ　３ＯＮに対するＲ　Ａ　Ｍ　４ＯＮのような
ＲＡＭと協同している。各ＲＡＭおよびＣＡＭは一つの
チャンネルに対応しており、その組合わせたものはＦ　
Ａ　Ｍ　１乃至ＦＡＭＮのようなフレーム連想メモリＦ
ＡＭとして示されている。

３０までのＦＡＭが並列にできることに注意されたい。

第４図に示された回路は次のように動作する。

スイッチからの入力データとして示されているＮｍの関
係するサンプルのそれぞれが受信されるとき、それはＮ
ＷのＦＡＭの一つ中に書込まれる。

各メモリは深さが８ワードで幅が１２ビットであり、そ
の８ビツトはＲＡＭ、４ビットはＣＡＭである。ＲＡＭ
およびＣＡＭは３ビット書込みノノウンタ４１により供
給された書込みアドレスを共用する。ＣＡＭはＡＡとし
て示されている別の連想アドレス入力を有し、そのアド
レスは４ビットカウンタである出るカウンタ４２により
供給される。連想モード中ＣＡＭ出力は一つのＲＡＭワ
ード選択ラインを付勢する。１フレ一ム時間（しかし異
なったフレームタグを有する）中受信されたＮ個のサン
プル全てに対するＣＡＭ／ＲＡＭ１ｌ込みアドレスはモ
ジュロ８カウンタにより与えられ、それは各ローカルフ
レームの開始においてインデックスされる。Ｎ個のサン
プルを読み出すために特定のフレームｑと関係する全て
のＮのＦＡＭ　ＣＡＭ部分は関係するアドレスｑを連想
モードに置く。

フレームｑに対する情報が蓄積される位置のＣＡＭ出カ
シカラインてのＦＡＭにおいて付勢され、フレームｑに
対するＲＡＭ内容を選択し、６４ＫＢのＮ倍のゆがみの
除かれたデータが生成される。第４図に示されるように
データ入力はＡＤで示され、前記のようにゆがみの除か
れたデータ出力である。後述するように制御モジュール
４３が示されており、それはＦＡＭの動作モードを制御
し、回路に読取りおよび負荷出力を供給する。

第５図には各ＦＡＭのさらに詳細なブロック図が示され
ている。第５図の回路は次のような信号が結合されてい
る。ＰＣＭＩＮ＋と指示された信号はターミナルインタ
ーフェイスとＵ　Ｓ　Ｐ　４２０１り８０号明ＩＩＩ書
記載のシステムに関連して説明した回路との間のインタ
ーフェイスであるライン共通機能からの１６ビツトＰＣ
Ｍ入力である。このラインの高レベルは付勢であり、実
際の入力は４ビツトまたは４個のデータビンを含んでい
る。

０４０９６Ｌとして示された入力はクロック入力であり
、そのクロックはライン共通機能に共通であり、４．０
９６ＭＢ／ｓの速度である。ＬＯＡＤ入力は１ビツトラ
インであり、それはライン共通機能ＬＣＦからデータを
受信し、メモリ中へ書込む。

ＭＯＤＥ入力は１ラインを構成し、それは高レベルのと
き書込みを示し、低レベルのとき連想を示す。３ピツト
であるＷＡ大入力書込みアドレスであり、付勢されたと
き高レベルである。ＡＡで示された入力は連想アドレス
であり、高レベルで付勢される。入力が高レベル付勢で
あることは第５図では十符号により示されている。ＭＡ
ＴＣＨは正の連想を示す１ライン出力である。出力ＡＤ
は８ビツトよりなり、検索データ出力である。一方入力
ＤＥはＡＤに対する３状態バツフアエネーブルである１
ピットであり、負の符号は低レベルであることを示す。

第５図から明らかなようにＬＣＦ　ＬＯＬＩｔからのワ
ードの１６ビツトの１２を受信する入力レジスタ５０が
示されている。並列入出力レジスタ５１に結合されてい
る負荷信号の適当なタイミングにおいてこれらの１２ビ
ツトはラッチされ、ＣＡＭ５２およびＲＡＭ５３のセグ
メント中へ書込まれる。例えばビットＣ，８，Ａ、９，
８，７．６．５はＲＡＭ５３中へ、ビット４，３，２．
１はＣＡ　Ｍ　５２中へ共にアドレスＷＡにおいて書込
まれる。

ＣＡＭおよびＲＡＭの両者に対するアドレスはアドレス
デコーダ５４により出力され、このアドレスデコーダ５
４は書込みアドレスを受取り、それをマルチプレクサ５
５を介してＣＡＭＪ３よびＲＡＭに結合させる。ＣＡ　
Ｍ　５２は４ピット幅のスタチックＣＡＭの８ワードを
含む。書込みアドレスははＷＡであり、連想アドレスは
ＡＡである。ＣＡＭ５２の連想ライン出力は、ＭＯＤＥ
入力がマルチプレクサ５５をＣＡ　Ｍ　５２から出力を
受信するように付勢する高レベル状態である期間中その
出力としてＲＡＭ５３へ供給される。ＲＡ　Ｍ　５３は
各スタチックＲＡＭの８ビツトの８ワードを含む。ＲＡ
Ｍはアドレスデコーダ５４から、或いはＣＡＭ出力から
ＭＯＤＥの高レベル状態中アドレスを受信する。

ゲート５６が示されており、それはＣＡ　Ｍ　５２の出
力に結合さ１れている。これはオアゲートであり、その
入力はＣＡＭの連想出力のそれぞれからであり、ＣＡＭ
のいずれかの出力が付勢されたとき一致は高レベルとな
る。

ゲート５Ｇの出力はラッチ５７の出力に結合され、その
はラッチ５７はＭＯＤＥが付勢されて付勢されないエツ
ジでラッチされるとき透明 （Ｔ　ｒａｎｓｐａｒｅｎｔ　）モードである。このよ
うにして８個のＲＡＭと１個の一致出力はラッチされる
。

ラッチ５７の出力はＤＥにより付勢されているＲＡＭか
ら８個のラッチ出力におけるオフタル３状態バッフ戸５
８に結合されている。

モジュール５９はＣＡ　Ｍ　５２に書込み信号を与える
論理モジュールである。この論理モジュールは、ＣＡＭ
およびＲＡＭの両者にスイッチング路からデータを受信
しそのデータを並列入出力レジスタ５１からそれに結合
されたとき蓄積させるこを可能にするタイミングダイヤ
グラムにより決定されるようなストローブを発生する。

第６図にはこのシステムに対する書込み動作のタイミン
グフォーマットが示されている。自込み動作のタイミン
グはスイッチのタイミングと両立しなければならず、第
６図に概要示され、更に詳細には第７図に示されている
。第６図の書込み時間中ＷＡは安定であり、ＭＯＤＥは
アクチブでない（低レベル）。ＬＯＡＤ信号はＬＯＡＤ
ストローブを受信するＦＡＭ上のＷＡによりインデック
スされた位置に現在の出力ＰＣＭワードを書込ませる。

すなわち、図にはチャンネル３０ＦＡＭのためのＬＯＡ
Ｄ信号およびチャンネル３１ＦＡＭのためのＬＯＡＤ信
号が示されている。タイミングはフレームカウントおよ
びシステムクロックに対して示されている。

第７図の書込み動作のタイミングをさらに詳細に示した
図において、各チャンネルビットに対する信頼できる動
作を行なうために必要な異なった遅延が示され、また負
荷信号およびＰＣＭＩＮ信号が図示されている。また立
上がりおよび立下がり時間が示され、それはさらにわか
り易いように後で図表で示されている（第１２図参照）
。

第８図にはサーチモードと関連したタイミング動作が示
されている。

サーチモードは多チヤンネル路の設定の時間に使用され
、多フレームｐのＮチャンネルのそれぞれからのサンプ
ルが同時にＮ　ＦＡＭ中に含まれるようにある番号ｐを
決定することを含んでいる。

チャンネルゼロは伝送に使用されることはないから、そ
のとき書込みは生じない。これはサーチ時間として使用
される。第８図は全体のサーチ動作を示し、一方第９図
はタイミングの詳細を示す。

第５図の回路の動作は基本的にはＡＡラインにａ＞ける
第４図のＮ個のＦＡＭのそれぞれに対していくつかのフ
レームアドレスを与え、ＭＯＤＥをアクチブに設定し、
ＭＡＴＣＨ出力を観察することからなる。もしもいくつ
かのＣＡＭ位置がｐに等しいならばＭＡＴＣ）（は付勢
状態になる。もしもＮ個のＦＡＭからのＮ個のＭ　Ａ　
Ｔ　ＣＨ出力がいくつかのｐに対してアクチブであれば
、これは正当なフレーム番号である。もしもそうでなけ
れば、ｐはインデックスされ、動作は続けられる。Ｎ１
１ｌｉｌのＭＡＴＣＨ出力の全てが同時にアクチブにな
る連想アドレスｐにおいてはＭＯＤＥは低レベルとなり
、データおよびＭＡＴＣＩ−１ライン出力をラッチする
。

第８図に示すように、１チ１１ンネルゼロ中に８個まで
の連想アクセスおよび７個までのアドレスインデックス
がある。Ｒ後のアドレスは次のチャンネルゼ０のＵ０始
において再び試みられるから最後の連想に続くインデッ
クスはない。

第１０図には正常の多チヤンネル読取り動作およびその
ような動作のためのタイミングが示されている。サーチ
に続いて１多チャンネル読取り動作がフレーム当り実効
される（ローカルチャンネルゼロ時間）。第１０図に示
すようにこの時間中連想アドレスｐは全てＮのＡＡ大入
力与えられ１、ＭＯＤＥラインは１クロツタサイクル後
低レベルになったとき付勢される。データ出力およびＭ
ＡＴＣＨラインの状態は第１０図に示されるようにＭＯ
ＤＥの低レベルにラッチされる。適切な動作であるとす
れば、Ｎ個の一致ラインは全て付勢され、受信ワードを
構成する情報の検索されたＮバイトはＦＡＭ中にラッチ
される。それらは次いで順番に各ＦＡＭの３状態出カラ
インをエネーブルに付勢することによって読み出される
。

第１１図には第４図に３０〜３ＯＮとして示されたＮ個
ＦＡＭ装置からのＮ個のＡＤバイトを読み出しと関係し
たタイミング関係が示されている。

第１２図には第７．９．１０および１１図に示されたタ
イミングパラメータが示されている。これらのタイミン
グパラメータ４０９６ＭＢ／ｓクロックと両立し、この
クロックもまたこれらの図面に示されている。

第１３図にはワイドバンド動作を行なうためにデータを
別々の経路で伝送されることを可能にするワイドバンド
フォーマットが示されている。本質的に、典型的なスイ
ッチワードフォーマットは第１３図にアイドル、選択、
エスケープおよび５ＰＡＴＡとして示されている。これ
らのフォーマットは前記Ｕ　Ｓ　Ｐ　４２０１８９０号
明ｍ自の第１ｏ図および第１１図に示され、各ワードフ
ォーマットは１６ビツトよりなっている。スイッチワー
ドフォーマット下方には上記説明で使用されているワイ
ドバンドワードフォーマットが示されている。

本質的に、ビットＦ、Ｅ、Ｄはプロ］−コール選択に使
用される。ワイドバンドワードフォーマットにおいても
ビットＦ、Ｅ、Ｄはプロトコール選択に使用される。一
方ビットＣ，Ｂ、Ａ、９，８゜７．６．５はワイドバン
ドワードフォーマツ１−のデータ部分である。一方ビツ
ｌ−４，３，２，１は多フレームタグ信号であり、それ
は図示のように前記ＣＡ　ｆｖｌにより使用される４ピ
ツトタグである。

０のラベルの付されたビットはパリティビットである。

したがって上に示されたワードフォーマットは分配され
た制御スイッチ中で使用されるワードフォーマットと完
全に一致する。スイッチの送信端から上述のワードフォ
ーマットをどのようにして発生させるかはよく知られて
いることである。

ずでに説明したようにターミナルまたはデータラインか
ら入来する信号はブロックに分けられさらに８ピツトの
バイトに分割される。これは各フレームを示７ｊ４個の
ビット番号でタグされた各パイｉ〜を持つ通常の回路を
使用する。上記のようにこれを行なう技術はよく知られ
ており、そのような技術の例は前記りＳＰに記載されて
いる。

第１４図には第３および４図に記載された回路がさらに
明瞭に示されている。ＴＥＲＩとして示されたモジュー
ル７０はスイッチボードからのターミナルインターフェ
イスであり、それは本質的にはアクセススイッチに結合
された２本の両方向性伝送路７１．７２よりなる。ター
ミナルインターフェイスはスイッチからチャンネル割当
て制御モジュール７３への制御タイミングを与える。チ
ャンネル割当て制御モジュール７３はＦ　Ａ　Ｍ　７４
〜７４Ｎのための自込みストローブパルスを発生し、そ
れらのＦＡＭはもちろんＲＡＭおよびＣＡＭを備えてい
る。データはまたモジュール７０から出力され、Ｆ　Ａ
　Ｍ　７４〜’７４ＮのＤ入力に結合される。書込みア
ドレスは入力フレームカウンタ７５から得られ、そのカ
ウンタは上述のように３ビツトカウンタであり、Ｆ　Ａ
　Ｍ中に各フレームのためのアドレスを書込む。同期制
御＠置７７によりインデックスされる出力フレームカウ
ンタ７Ｇは３ビツトカウンタであり、ＦＡＭ中に連想ア
ドレスを書込み、ＦＡＭの一致出力は同期制御装置７７
の入力にそれをインデックスするために導かれる。

ＦＡＭからのデータ出力ＤＯはレジスタ７８に結合され
、それはデータを適切に連続させるための最後の入力／
最初の出力レジスタであってもよい。

それ故ゆがみはない。

第１５Ａ図には書込み動作中のＣＡＭの典型的なブロッ
ク図が示されている。本質的にＣＡＭは８行および４列
よりなり、各行および列は８０のようなメモリセルを備
え、アドレスデコーダ８７は書込みアドレスを受信し、
適当な行アドレスラインにアクセスする。書込み動作中
データラインＤＯ〜Ｄ３は行アドレスラインの付勢によ
り各行に書込まれる。

第１５Ｂ図にはＣＡＭの連想動作が示されている。本質
的に、内容アクセス可能なメモリすなわちＣＡＭは各行
に４ビツト比較器を備えている。

この動作中全ての行の内容はＡＡＯ〜ＡＡ３として示さ
れている連想アドレス入力と比較される。

もしも行の内容が連想アドレスと一致すれば出力ライン
は高レベルである。すでに述べたようにこの形式のメモ
リは広く使用されており、多くの従来技術が存在し、例
えば前記文献に記載されており、多数市販されている。

以上のようにＮを２乃至３０の整数としてＮ６４ＫＢ経
路がフレーム完全性を生成するようにリンクされる多チ
ヤンネルリンク路を設定することによって分配制御交換
システムのバンド幅を増加させることのできるシステム
が得られる。フレーム完全性を設定し、維持するために
多フレーム番号がビット位Ｗ１４乃至１中の１６ビツト
ワード中に挿入されるしたがってＮ本の独立した経路ｈ
（Ｎ　ｍのサンプルに対して設定される。目的端におい
ては同じ多チヤンネルフレーム番号を持つＮ個のサンプ
ルはワードを再構成するために検索される。

第１図に戻って、ＷＢＭ２０〜２１は多チヤンネルフレ
ーム連想回路を備えている。前述のようにソース１のよ
うな各ソースからのワードのＮ１バイトはフレームカウ
ントによってタグを付される。

スイッチボードはＴＣＥ　（Ａ）およびＴＣＥ　（Ｂ）
の間に設定されたＮ１バイトの転送のためのＮ１の独立
した経路を設定する。受信端２１におけるＷＢＭは入力
ソースフレームを再構成するためタグ番号を使用する。

各ＷＢＭは１個のＶＬＳＩ（超高密度集積回路）であり
、それは２から３０のチャンネルと協同するためにプロ
グラム可能であり、基本的に第５図に示したような構成
のものである。

【図面の簡単な説明】

第１図は、この発明の１実施例の分配された制御交換回
路網の簡単なブロック図であり、第２図は、第１図に示
した交換回路網におけるフレーム完全性の問題を説明す
るための図であり、第３図は、フレーム完全性を維持す
るための装置のブロック図であり、第４図は、多フレー
ム連想回路の詳細図であり、第５図は、多フレーム装置
の詳細図であり、第６図および第７図はタイミング図で
あり、第８図はサーチ動作を示すタイミング図であり、
第９図はサーチ動作を示すさらに詳細なタイミング図で
あり、第１０図は読取り動作を示すタイミング図であり
、第１１図はデータ出力のタイミング図であり、第１２
図はタイミング図中の種々の遅延を示す図であり、第１
３図はワイドバンドフォーマットの１例を示す図であり
、第１４図は第１図に示されたワイドバンドモジュール
の詳細なブロック図であり、第１５Ａ図はＣＡＭの書込
み動作を説明するためのブロック図であり、第１５Ｂ図
はＣＡＭの連想動作を説明するためのブロック図である
。 １０・・・グループスイッチ、ｉｉ、　ｉ６・・・アク
セススイッチ、１２・・・受信ターミナルユニット、１
３・・・送信ターミナルユニット、１７・・・ＴＣＥ。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 （１）主スィッチを具備し、複数のデータラインがこれ
   らのデータライン対間の接続を行なうために制御される
   スイッチによりラインユニットを介して前記主スィッチ
   に結合され、データライン間の各接続が前記主スィッチ
   を介して異なった経路を取ることができ、各経路が所定
   の制限されたバンド幅を有し、各界なった経路が異なっ
   た伝送時間遅延と関連し、そのような伝送時間遅延によ
   り多経路接続が所定のワード長のそれぞれを別々のチャ
   ンネル中に伝送された前記データに対して前記制限され
   たバンド幅を増加させることができず、所定数のチャン
   ネルがフレームを構成し、前記異なった伝送時間遅延を
   補償することにより前記バンド幅を増加することを多チ
   ャンネルリンクｆ！路に許容するための多チヤンネルフ
   レーム関連装置との結合を備えているデジタル交換シス
   テムにおいて、 前記各ラインに関連して前記主スィッチを通って受信ラ
   インに伝送するためのワイドバンドワードフォーマット
   を形成し、前記ワードのビットの第１の所定数が伝送さ
   れるべきデータを示し、第２の数のビットが前記各ワー
   ドに対するフレームを支配するタグ番号を示す第１の手
   段と、各フレーム中前記第２の数のビット中に含まれた
   前記夕・グ番号をインデックスする第２の手段と、各ラ
   インに位置し、前記ラインがデータを受信しているとき
   前記第２の所定数のビットをデコードして前記ワードに
   対するフレーム番号を与えるように動作するデコーダ手
   段と、 デコードされた前記フレーム番号にしたがって前記ワー
   ドし関連する前記データを蓄積する前記デコーダ手段に
   結合されたメモリ手段であって、同じである前記フレー
   ム番号にしたがって各ワードを再構成するように動作す
   る論理手段を備え、それにより共通データが前記タグ番
   号にしたがって前記システムのＮ個の所定の経路を通っ
   て伝送されて同じタグ信号を持つ複数のワードを前記デ
   ータを受けるラインにおいて前記ＮＩＩＲの所定の経路
   の遅延に関係なく再構成し、Ｎ倍のバンド幅において前
   記制限されたバンド幅を増加させるメモリ手段とを具備
   していることを特徴とするデジタル交換システム。 （２）前記メモリ手段は、ＮＷＡの経路のそれぞれに対
   してデータ状態部分と関連部分とを有する１個の内容ア
   ドレス可能なメモリＣＡＭと、このＣＡＭに結合され、
   前記フレーム番号を示す前記ＣＡＭに対するアドレス番
   号を与えるように動作する出力フレームカウンタと、前
   記ＣＡ　ＩＶＩに結合され、前記関連するアドレス中前
   記ＣＡＭがデータを有しているか否かを決定するように
   動作する手段と、前記フレームに対し全てのＮ個の経路
   から前記ワードを与えるために前記ＣＡＭに状態された
   データを際構成するためのデータを含む全てのＣＡＭに
   応答する手段とを高えている特許請求の範囲第１項記載
   のデジタル交換システム。 （３）Ｎが２から３０の間の正の整数である特許請求の
   範囲第２項記載のデジタル交換システム。 （４）前記データ状態手段が前記送信ラインおよび前記
   デコーダ手段により検出された各フレーム中前記ＣＡＭ
   中へ前記データを書込む手段からデータを受信する特許
   請求の範囲第２項記載のデジタル交換システム。 （５）前記ＣＡ　Ｍに結合さ２れて前記ＣＡＭのいずれ
   も前記フレーム中データを含まないとき出力を生じるよ
   、うに動作するデータ検出手段と、この出力に応答して
   再同期シーケンスをスタートさせるために前記フレーム
   カウンタをリセットする手段とを備えている特許請求の
   範囲第２項記載のデジタル交換システム。 （６）前記所定のビット長は１６ピツトであり、前記ビ
   ットの第１の所定の数は８であり、タグ番号を示す前記
   ビットの第２の所定の数は４である特許請求の範囲第１
   項記載のデジタル交換システム。 （７）前記ＣＡＭの前記データ蓄積部分は８ビツトを状
   態することができ、前記関連する部分は４ピツトである
   特許請求の範囲第２項記載のデジタル交換システム。 （８）各ＣＡＭの前記データ蓄積部分は前記ＣＡＭに結
   合されて前記データビットを蓄積する動作を行なうラン
   ダムアクセスメモリ（ＲＡＭ）を備え、このＲＡＭは前
   記ＣＡＭに結合されて前記ＣＡＭの全てが前記ｇＡ連す
   るアドレスとの整合を示すとき前記蓄積されたデータを
   出力するように動作する特許請求の範囲第２項記載のデ
   ジタル交換システム。 （９）前記ＲＡＭおよびＣＡＭ各ワード中データを蓄積
   するための同じ書込みアドレスを持ち、前記ＲＡＭは前
   記Ｃデータビットを蓄積し、前記ＣＡＭは前記タグ番号
   を蓄積する特許請求の範囲第８項記載のデジタル交換シ
   ステム。 （１０）前記論理手段は前記ＲＡＭに結合されて前記Ｃ
   ＡＭの全てが整合を示すときに前記データビットをラッ
   チする動作を行なう出力バッファを具備している特許請
   求の範囲第９項記載のデジタル交換システム。 （１１）前記デコーダ手段は、前記メモリ手段中にデー
   タを書込むため前記交換システムからタイミング信号を
   受信するように構成された制御入力を有するチャンネル
   割当て制御回路と、前記メモリ手段に対する書込みアド
   レスを与えるために前記メモリ手段に結合された入力フ
   レームカウンタとを備えている特許請求の範囲第１項記
   載のデジタル交換システム。 （１２）前記システムは、グループスイッチとして割当
   てられた主スィッチを有する分配制御システムであり、
   それにおいて前記データラインは前記グループスイッチ
   に、前記データライン間の接続を行なうアクセススイッ
   チ段を備えた関連するラインターミナルユニットを介し
   て結合されている特許請求の範囲第１項記載のデジタル
   交換システム。 （１３）ワードを構成する共通データをデジタル交換シ
   ステムが送受信できるようにする方法であって、前記ワ
   ードの所定の数は前記交換システムにより構成されてい
   る複数のＮ個のリンク経路に沿って送信される前記ワー
   ドを有するフレームを構成し、各経路は１対のターミナ
   ルを接続し所定のバンド幅を有し、異なった遅延を有す
   ることができ、データのひずみを阻止するために前記異
   なった遅延に関係なく前記各経路から前記共通のデータ
   を受信可能に構成されている方法において、タグ番号を
   表わす多重フレーム番号を一つのワードのＮ個のサンプ
   ルのそれぞれに加算し、各フレームに対して前記多重フ
   レーム番号をインデックスし、 前記番号を前記システムワードの各ワード中の所定のビ
   ット位置に挿入し、 前記交換システムを介して前記Ｎ個のサンプルに対して
   Ｎ個の独立したリンク経路を設定し、各経路の受信目的
   地において前記Ｎ個のサンプルを受信し、 ワードを再構成するように同じタグ番号を有するＮ個の
   サンプルを再構成してＮを正の整数とするとき前記所定
   のバンド幅をＮ倍に実効的に増加させることを特徴とす
   るワードを構成する共通データをデジタル交換システム
   が送受信できるようにする方法。 （１４）Ｎが２から３０の間の正の整数である特許請求
   の範囲第１３項記載の方法。 （１５）前記システムワードが１６ビツトワードであり
   、３２ワードが、ビットフォーマットＦ。 Ｅ、Ｄ、Ｃ，Ｂ、Ａ、９．８．７．６，５．４゜３．２
   ．１．Ｏの各ワードを有するフレームを構成している特
   許請求の範囲第１３項記載の方法。 （１６）前記多フレーム番号が毎フレームごとにモジュ
   ロ１６においてインデックスされる特許請求の範囲第１
   ５項記載の方法。 （１７）前記番号が各ワードのビット４から１に位置し
   ている特許請求の範囲第１５項記載の方法。 （１８）ビットＣ，Ｂ、Ａ、９，８．７，６．５が前記
   ワードにたいするデータを含んでいる特許請求の範囲第
   １７項記載の方法。 （１９）前記サンプルを受信する段階が前記目的地にお
   ける内容アドレス可能なメモリ（ＣＡＭ）中に前記受信
   されたサンプルを蓄積することを含んでいる特許請求の
   範囲第１７項記載の方法。 （２０）前記受信目的地において接続されるべきＮＷＡ
   の経路のそれぞれに対してＣＡＭの一つを配回する過程
   を含む特許請求の範囲第１７項記載の方法。 （２１）分配制御交換回路網のバンド幅を増加させるた
   めの装置であって、前記制陣交換回路網は、スイッチを
   介して１対のデータライン間の接続を形成するために関
   係するターミナルユニットを介して複数のデータライン
   が結合されているグループスイッチを備えた形式のもの
   であり、データライン間の各接続は同じ所定のバンド幅
   でであるが異なった遅延を有する各経路の異なった経路
   を取り、前記異なった遅延適切なシーケンスで受信され
   る異なった経路に沿って送信される共通データが阻止さ
   れ、別々のチトンネルで送信される前記データはそれぞ
   れ所定のワード長を有し、所定数のチャンネルがフレー
   ムを構成し、前記装置は、Ｎ個のリンク経路を介して送
   信される各ワードと関連するフレームを示すタグ信号を
   示す所定数のビットおよび所定数のデータビットを含ん
   でいる送信された各ワードをＮ個のリンク経路に沿って
   送信された前記共通データと受信端において同期するよ
   うに動作する装置において、 前記交換システムに結合され、前記ワードのタイミング
   を示すクロック信号を出力するタイミング制御手段と、 前記受信端に位置して各リンク経路に一つ設けられ、第
   ・１の手段に前記データを蓄積し、第２の関連する手段
   中に前記フレーム表わす関係するアドレスを示す前記タ
   グ信号を蓄積する如く動作する複数のメモリ手段と、 前記メモリ手段をアドレスして出力に前記関係するアド
   レスを示す信号を出力する如く動作する出力フレームカ
   ウンタと、 前記メモリ手段に結合され、それらメモリ手段の全てが
   データを有していることを示す出力信号を出力するよう
   に前記タグ信号中前記メモリ手段の全てがデータを有し
   ているとき一つの状態を決定する手段と、 前記出力信号に応答して前記メモリ手段中に蓄積されて
   いるデータワードを前記出力信号にしたがって再構成す
   る手段とを具備していることを特徴とする分配された制
   御交換回路網のバンド幅を増加させるための装置。 （２２）前記メモリ手段は前記データを蓄積するための
   ランダムアクセスメモリである第１の手段と、前記タグ
   信号を蓄積だめの内容アクセスメモリ（ＣＡＭ）とを具
   億している特許請求の範囲第２１項記載の装置。 （２３）前記メモリ手段に書込みアドレスを与える入力
   フレームカウンタと、前記メモリ手段書込みスト〇−ブ
   を与えてワードを前記交換システムから前記メモリ手段
   中に蓄積されることを許容でるチャンネル割当て制御論
   理装置とを具備している特許請求の範囲第２１項記載の
   装置。 〈２４）前記メモリ手段に結合され、前記メモリ手段の
   いずれからもデータが存在しないことを検出して出力制
   御信号を出力する如く動作する検出手段と、前記出力フ
   レームカウンタに結合されてそれを前記１１Ｊｔｌｌ信
   号を受信したときにインデックスし、前記出力フレーム
   カウンタに前記メモリ手段を再び同期させるためにそれ
   にスタートアドレスを供給させる手段とを具備している
   特許請求の範囲第２１項記載の装置。 （２５）前記ワードはビットフォーマットＦ、Ｅ。 Ｄ、Ｃ，Ｂ、Ａ、９．８．７，６．５，４．３゜２．１
   ．Ｏの１６ピツトワードであり、前記データはピッ・ト
   Ｃ，Ｂ、Ａ、９，８，７，６．５に含まれ、前記タグ信
   号はビット４，３．２．１中に含まれている特許請求の
   範囲第２１項記載の装置。 （２６）３２ワードが１フレームを構成している特許請
   求の範囲第２１項記載の装置。 （２７）Ｎが２から３０までの間の正の整数であり、バ
   ンド幅における前記増加が所定のバンド幅のＮ倍である
   特許請求の範囲第２１項記載の装置。